KR100603931B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

여기에는 반도체 소자 제조방법이 개시된다. 이 반도체 소자 제조방법에 의하면 기판 상에 마스크막을 형성한 후 게이트 트랜치를 형성하고, 상기 게이트 트랜치를 도전 물질로 채워 게이트 전극을 형성한 다음 상기 마스크막을 제거한다. 따라서 게이트 전극과 기판 사이의 오정렬을 방지할 수 있다. 또한 상기 게이트 전극을 도핑되지 않은 폴리실리콘층으로 형성한 후 이온 주입 공정에서 불순물 주입으로 원하는 게이트 전극의 형태를 결정하여, 원하는 형태의 반도체 소자를 용이하게 얻을 수 있다.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자 제조방법을 설명하기 위하여 도시한 공정 순서에 따른 단면도들이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 의한 반도체 소자 제조방법을 설명하기 위하여 도시한 공정 순서에 따른 단면도들이다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 의한 반도체 소자 제조방법을 설명하기 위하여 도시한 공정 순서에 따른 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 리세스 채널(resess channel)을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화, 소량화됨에 따라 모스 트랜지스터 게이트 전극의 폭이 점점 감소하고 있다. 이와 같이 게이트 전극의 폭이 감소하면서 발생되는 문제들을 단채널 현상(short channel effect) 이라 한다. 단채널 현상으로는 문턱 전압(threshold voltage)의 감소, 누설 전류 발생으로 인한 트랜지스터 스위칭 특성 열화, 펀치 쓰루(punch through) 등이 있는데, 이중에서 가장 심각한 문제를 발생 하는 것은 펀치 쓰루이다. 펀치 쓰루는 소오스 영역과 드레인 영역 사이의 공핍 영역이 서로 근접함에 따라 발생하는 것으로, 펀치 쓰루가 발생되면 소오스 영역과 드레인 영역 사이의 항복 전압(breakdown voltage) 특성이 저하되어, 게이트 전극의 역할이 상실된다.
이러한 단채널 현상을 방지하기 위하여 채널 길이를 상대적으로 증대시킬 수 있는 리세스(recess) 채널을 가지는 게이트 전극 구조가 제안되었다. 미합중국 공개특허번호 US 2004/126968호 "모스 트랜지스터의 제조방법"(U.S. Publi No. 6,197,639 "METHOD FOR FABRICATING METAL-OXIDE SEMICONDUCTOR TRANSISTOR")은 리세스 게이트 전극 구조를 형성하여 단채널 현상을 개선할 수 있는 방법을 기술하고 있다.
도 1a 내지 도 1d는 상술한 미합중국 공개특허에 개시된 기술에 의한 트랜지스터 제조방법을 설명하기 위하여 도시한 공정 순서에 따른 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 패드 산화막(11) 및 패드 질화막(13)을 형성한 후, 소정의 공정을 거쳐 소자 분리막(15)을 형성한다. 소자 분리막(15)은 기판 상에 활성 영역을 정의한다. 그리고 도 1b에 도시된 바와 같이, 기판(10)의 활성 영역 상에 형성된 패드 질화막(13), 패드 산화막(11) 및 기판(10)을 차례로 패터닝하여 게이트 트랜치(16)를 형성한다.
이후 패드 질화막(13) 및 패드 산화막(11)을 제거하고, 게이트 산화막(17)을 형성한 후, 폴리실리콘층(19)을 증착한다. 도 1c에 도시된 바와 같이 소자 분리막(15)이 노출될 때까지 폴리실리콘층(19)을 연마한 후, 금속 베리어층(21), 텅스텐 층(23) 및 질화막(25)을 차례로 적층한다. 그리고 도 1d에 도시된 바와 같이 패터닝을 통하여 게이트 전극(30)을 형성한다.
위와 같은 공정에서는 패드 질화막을 제거하고 게이트용 폴리실리콘층을 증착한 후 패터닝하여 게이트 전극을 형성한다. 따라서 도 1d의 A부분 즉, 게이트 도전층(19)의 상부와 기판(19) 사이에 오정렬(mis-align)이 발생될 우려가 있다. 특히 게이트 전극(30)의 오정렬이 발생되면 문턱 전압이 변동되고 이에 따른 전류 변화가 발생되어 정확한 소자 특성을 나타내지 못하는 문제가 있다.
그리고 종래에는 일반적으로 주변영역(peripheral)의 회로에 n형으로 도핑된 폴리실리콘을 사용하는 트랜지스터를 형성하였다. 하지만 현재에는 반도체 소자의 발전에 따라 다양한 특성을 수용할 수 있는 듀얼(dual) 게이트형 시모스(Complementary Metal Oxide Semiconductor : CMOS) 반도체 소자가 주로 제작되고 있다. 그러나 일반적으로 사용되는 n형으로 도핑된 폴리실리콘으로 게이트 전극을 형성한 후, 피모스 전계효과트랜지스터(P-channel Metal Oxide Semicondutor Feild Effect Transistor : PMOSFET)를 형성하고자 하면, n형으로 도핑된 게이트 전극을 p형으로 전환하기 위하여 높은 농도의 p형 불순물을 주입하여야 한다. 따라서 이러한 공정중에 붕소 침투(boron penetration)로 인한 문턱 전압 변화등의 문제가 필연적으로 발생하였다. 따라서 안정적인 소자 특성을 유지하는 것이 힘들었다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 게이트 전극의 오정렬을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 있 다.
본 발명의 다른 목적은 원하는 타입의 게이트 전극을 안정적으로 얻어낼 수 있는 반도체 소자 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위하여 본 발명은 기판 상에 마스크막을 형성하고 소정의 공정을 통하여 소자 분리막을 형성한 후, 활성 영역에 채널 길이를 넓히기 위한 게이트 트랜치를 형성한다. 따라서 반도체 소자의 크기가 작아짐에 따라 발생하는 단채널 현상을 방지할 수 있다. 그리고 상기 게이트 트랜치에 도전 물질을 채워넣어 게이트 전극을 형성한 후, 상기 마스크막을 제거한다. 따라서 패터닝을 통하여 게이트 전극을 형성하는 것이 아니므로, 기판과 게이트 전극 사이에 발생하는 오정렬을 방지할 수 있다.
본 발명에 다른 특징에 의하면, 셀 영역의 게이트 전극과 주변 영역의 게이트 전극을 도핑되지 않은 폴리실리콘층으로 형성한다. 그리고 후속되는 이온 주입 공정에서 불순물을 선택하여 도핑함으로서 용이하고 안정적으로 반도체 소자를 형성할 수 있다. 이때, 셀 영역의 게이트 전극 형성 시 상술한 바와 같이 활성 영역에 게이트 트랜치를 형성하고 도전물질, 즉 도핑되지 않은 폴리실리콘층으로 상기 게이트 트랜치를 채워넣어 게이트 전극을 형성할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면들에 있 어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면상에서 동일한 참조 번호는 동일한 요소를 지칭한다.
(제 1 실시예)
도 2a 내지 도 2d는 본 발명의 일 실시예에 의한 반도체 소자 제조방법을 설명하기 위하여 도시한 공정 순서에 따른 단면도들이다.
도 2a를 참조하면, 기판(100) 상에는 패드 산화막(101) 및 패드 질화막(103)이 형성된다. 패드 산화막(101)은 기판(100) 상의 결정 결함이나 표면 처리를 위해서 소정 온도에서 건식 또는 습식 산화 방식을 이용하여 형성한다. 그리고 일반적으로 패드 질화막(103)은 실리콘 질화막(SiN)으로 형성된다.
상기 패드 질화막(103), 패드 산화막(101) 및 기판(100)을 차례로 식각하여 트랜치(trench)를 형성함과 동시에 활성 영역을 한정한다. 이후 상기 트랜치를 채울 수 있도록 트랜치 절연막용 고밀도 플라즈마(High Density Plasma : HDP) 산화막을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정을 통하여 소정 높이를 가지는 소자 분리막(105)을 형성한다.
도 2b를 참조하면, 소자 분리막(105)에 의하여 정의되는 활성 영역 상에 형성된 패드 질화막(103), 패드 산화막(101) 및 기판(100)을 차례로 패터닝하여 게이트 트랜치(104)를 형성한다. 이러한 게이트 트랜치(104)는 채널 길이를 고려하여 소정의 폭 및 깊이를 갖도록 형성된다. 이후 기판(100)에 포함된 트랜치(104) 하부 에는 열처리 공정등을 이용하여 게이트 산화막(107)을 형성한다.
도 2c를 참조하면, 제 1 도전층을 증착한 후, 패드 질화막(103)을 식각 베리어층으로 하는 화학적 기계적 연마 공정을 거친후, 트랜치(104) 내에 채워진 제 1 도전층(109)을 선택적으로 식각하여 높이를 낮춘다. 이때 제 1 도전층(109)은 일반적으로 폴리실리콘층으로 형성하는 것이 바람직하다.
이후 제 2 도전층(111)을 증착한 후, 패드 질화막(103)을 식각 베리어층으로 하는 화학적 기계적 연마 또는 에치백(etchback) 공정을 수행한다. 이때 제 2 도전층(111)은 실리사이드층 예를 들면, 텅스텐 실리사이드(WSix) 등으로 형성하는 것이 바람직하다. 도면에는 제 1 및 제 2 도전층이 적층된 형태로 도시되어 있으나, 하나의 도전층으로 형성할 수도 있다.
도 2d를 참조하면, 패드 질화막(103) 및 패드 산화막(101)이 제거된다. 이때, 패드 산화막(101)이 제거되면서 소자 분리막(105)의 상부도 일부 식각되어 소자 분리막(105)의 높이가 낮춰진다. 그리고 기판(100)에 포함되지 되지 않은 게이트 전극(112)의 상부가 노출된다.
즉, 본 발명에 의하면, 패드 산화막 및 패드 질화막 즉, 마스크막이 형성되어 있는 상태에서 게이트 전극을 형성함으로서, 게이트 전극과 기판 사이에 발생할 수 있는 오정렬을 방지할 수 있다.
(제 2 실시예)
도 3a 내지 도 3f는 본 발명의 다른 실시예에 의한 반도체 소자 제조방법을 설명하기 위하여 도시한 공정 순서에 따른 단면도들이다.
도면에 있어서, 참조부호 a로 표시된 부분은 셀 영역을 나타내고, 참조부호 b로 표시된 부분은 엔모스트랜지스터(N-Metal Oxide Semiconductor Transistor)가 형성되는 주변 영역(이하 '엔모스 영역'이라 함)이고, 참조부호 c로 표시된 부분은 피모스트랜지스터가 형성되는 주변 영역(이하 '피모스 영역'이라 함)이다. 그러나 참조부호들로 표시된 부분의 구조는 각 영역에 한정하지 않고, 각각 다른 영역의 일부에 형성될 수도 있다.
도 3a를 참조하면, 셀 영역(a), 엔모스 영역(b) 및 피모스 영역(c)을 포함하는 기판(200) 상에는 패드 산화막(201) 및 패드 질화막(203)이 형성된다. 패드 산화막(201) 및 패드 질화막(203)은 제 1 실시예에서 언급한 것과 동일하게 형성된다. 이후 패드 질화막(203), 패드 산화막(201) 및 기판(200)을 차례로 패터닝하여 트랜치를 형성한다. 그리고 고밀도 플라즈마 산화막을 증착한 후, 화학적 기계적 연마 공정을 통하여 소자 분리막(205)을 형성하여 활성 영역을 정의한다.
도 3b를 참조하면, 전체 영역에 포토레지스트 패턴(251)을 형성한 후, 셀 영역(a)에는 게이트 트랜치(204)를 형성한다. 게이트 트랜치(204)는 상기 소자 분리막(205)에 의하여 정의된 활성 영역 상에 형성되며, 채널 길이를 고려하여 소정의 폭 및 높이로 형성된다. 이후 열처리 공정등을 이용하여 기판(201)에 포함된 게이트 트랜치(204) 하부에 게이트 절연막(207)을 형성한다. 그리고 엔모스 영역(b) 및 피모스 영역(c) 그리고 셀 영역(a) 상에 남아있는 포토레지스트 패턴(251)은 세정 공정을 통하여 제거한다.
도 3c를 참조하면, 도전층을 증착한 후 패드 질화막(203)을 식각 베리어층으로 하는 화학적 기계적 연마 공정을 통하여 상기 게이트 트랜치(204)를 채워 셀 영역(a)의 게이트 전극을 이루는 제 1 도전층 패턴(209)을 형성한다. 일반적으로 도전층은 폴리실리콘층을 사용하는데, 본 발명에서는 후속 공정에서 이온 주입을 통하여 원하는 형태의 게이트 전극을 얻을 수 있도록, 도핑되지 않은 폴리실리콘층으로 도전층을 형성하는 것이 바람직하다.
도 3d를 참조하면, 패드 질화막(203) 및 패드 산화막(201)이 제거되어, 셀 영역(a)에서는 기판(200)에 포함되지 않은 셀 영역의 제 1 도전층 패턴(209)의 상부가 노출된다. 이때 패드 산화막(201)이 제거되면서 소자 분리막(205)의 일부가 제거되어, 소자 분리막(205)의 높이가 낮춰진다. 이후 도시되지는 않았지만 셀 영역(a)을 포토레지스트 패턴으로 가린 후, 엔모스 영역(b) 및 피모스 영역(c) 게이트 산화막(도 3e의 211) 및 게이트 전극을 이루는 제 2 도전층 패턴(도 3e의 213b, 213c)을 형성한다. 이때에도 후속되는 이온 주입 공정을 통하여 게이트 전극의 형태를 결정할 수 있도록 도핑되지 않은 폴리실리콘층을 이용하여 제 2 도전층 패턴을 형성하는 것이 바람직하다.
도 3e를 참조하면, 이온 주입 공정을 통하여 셀 영역(a), 엔모스 영역(b) 및 피모스 영역(c)에 제 1 불순물 영역(215, 216, 217)을 형성한다. 이때 상술한 바와 같이 각 트랜지스터의 특성에 맞추어 불순물의 형태를 n형 또는 p형으로 선택하여 주입하여 게이트 전극의 형태를 결정할 수 있으므로, 안정적이며 용이하게 소자를 형성할 수 있다. 도면상에는 모든 영역의 이온 주입 공정이 함께 도시되어 있으나, 셀 영역(a) 상에 형성될 트랜지스터의 형태에 따라서 엔모스 영역(b) 또는 피모스 영역(c) 중 어느 하나가 셀 영역(a)의 이온 주입과 함께 이루어질 수 있다. 예를 들어 셀 영역(a) 상에 형성될 트랜지스터가 엔모스트랜지스터라면, 피모스 영역(c)은 마스크층으로 가린채 셀 영역(a)과 엔모스 영역(b)의 이온 주입이 함께 이루어진다. 하지만 경우에 따라서 셀 영역(a)에 엔모스트랜지스터가 형성되는 경우라도, 소자 특성에 따라 불순물 주입 농도가 달라져야 하는 경우라면 셀 영역(a)과 엔모스 영역(b)이 각각 별개로 이온 주입이 이루어질 수도 있다.
여기서, 도 3d에 도시된 제 1 도전층 패턴(209)은 도핑되지 않은 폴리실리콘층이며, 도 3e에 도시된 제 1 도전층 패턴(209a)은 도핑된 폴리실리콘층이므로 다른 참조번호로 표시하였다.
도 3f를 참조하면, 실리콘 질화막을 증착한 후 이를 전면 식각(blank etch)하여 기판(200) 상에 돌출된 제 1 도전층 패턴(209a) 및 제 2 도전층 패턴(213b, 213c)의 측벽에 스페이서(219)를 형성한다. 이후 셀 영역(a) 상에는 포토레지스트 패턴(253)을 이용하여 셀 영역(a)을 보호한 후, 엔모스 영역(b) 및 피모스 영역(b) 상에는 추가적인 이온 주입 공정을 통하여 제 2 불순물 영역(221, 222)을 형성한다. 이때 각 영역에는 도 3e에서 주입된 불순물과 동일한 형태의 불순물이 추가로 주입된다. 추가적인 이온 주입은 상술한 이온 주입 보다 높은 농도와 에너지로 공정이 이루어져 2 불순물 영역(221, 222)은 제 1 불순물 영역(215, 216 217) 보다 상대적으로 깊은 깊이를 가진다. 비록 엔모스 영역(b) 및 피모스 영역(c)의 이온 주입 공정이 함께 도시되어 있지만, 엔모스 영역(b)과 피모스 영역(c)에 주입될 불 순물의 형태가 다르므로 각 영역에 차례로 이온 주입 공정이 이루어진다. 상기 제 1 불순물 영역(215, 216, 217) 및 제 2 불순물 영역(221, 222)은 이후 공정을 통하여 소스 및 드레인 영역으로 형성된다.
도시되지는 않았지만 상기 결과물 상에 코발트(Co), 티타늄(Ti) 등을 적층한 후 열처리 공정을 이용하여 제 1 및 제 2 도전층 패턴(209a, 213b, 213c)상에 실리사이드를 형성하고, 남은 코발트, 티타늄 등은 제거하는 실리사이드 생성 공정을 추가로 행할 수도 있다. 이후 일반적인 후속 공정을 통하여 반도체 소자를 형성한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 반도체 소자 제조 공정에서 게이트 전극 형성 시 게이트 전극을 패터닝 할 필요가 없다. 따라서 잘못된 패터닝으로 인해 발생할 수 있는 기판과 게이트 전극 사이의 오정렬을 방지하여, 소자의 특성이 변화하는 것을 방지할 수 있다. 또한 게이트 전극 형성시 도핑되지 않은 폴리실리콘층을 사용하고 후속되는 이온 주입 공정에서 원하는 형태의 불순물을 도핑함으로서, 원하는 특성을 가지는 소자를 용이하고 안정적으로 얻어낼 수 있다는 장점이 있다.

Claims (6)

  1. 기판 상에 마스크막을 형성하는 단계와;
    상기 마스크막 및 기판을 차례로 패터닝하고 소자분리막을 형성하여 활성 영역을 정의하는 단계와;
    상기 활성 영역 상에 형성된 마스크막 및 기판을 차례로 패터닝하여 채널 영역을 넓히기 위한 트랜치를 형성하는 단계와;
    상기 기판상에 포함된 상기 트랜치의 하부에 게이트 산화막을 형성한 후 게이트 전극을 형성하기 위한 도전층으로 상기 트랜치를 채우는 단계와; 그리고
    상기 마스크막을 제거하는 단계를 포함하는 반도체 소자 제조방법.
  2. 제 1항에 있어서,
    상기 도전층을 증착하고 연마하여 상기 트랜치를 채우는 단계는
    폴리실리콘층을 증착하고 상기 마스크막이 노출될 때까지 상기 폴리실리콘층을 제거하는 단계와;
    상기 트랜치 내에 채워진 상기 폴리실리콘층의 높이를 낮추는 단계와; 그리고
    상기 트랜치 내에 상기 낮춰진 폴리실리콘층의 높이만큼 실리사이드를 증착하여 상기 트랜치를 채우는 단계를 포함하는 반도체 소자 제조방법.
  3. 셀 영역과 주변 영역을 포함하는 기판 상에 마스크막을 형성하는 단계와;
    상기 마스크막 및 상기 기판을 패터닝하여 활성 영역을 정의하는 소자 분리막을 형성하는 단계와;
    상기 셀 영역의 활성 영역상에 형성된 마스크막 및 상기 기판을 패터닝하여 채널을 넓히기 위한 트랜치를 형성하는 단계와;
    상기 기판에 포함된 상기 트랜치의 하부에 게이트 산화막을 형성한 후, 도핑되지 않은 도전층으로 상기 트랜치를 채워 게이트 전극을 형성하고 상기 마스크막을 제거하는 단계와;
    상기 셀 영역을 가리고, 상기 주변 영역에 도핑되지 않은 도전층으로 이루어진 게이트 전극을 형성하는 단계와; 그리고
    이온 주입 공정을 통하여 상기 게이트 전극의 형태를 결정하고, 상기 기판 상에 불순물 영역을 형성하는 단계를 포함하는 반도체 소자 제조방법.
  4. 제 3항에 있어서,
    상기 도핑되지 않은 도전층은 도핑되지 않은 폴리실리콘층으로 형성하는 반도체 소자 제조방법.
  5. 제 3항에 있어서,
    상기 이온 주입 공정을 통하여 상기 게이트 전극의 형태를 결정하고, 상기 기판 상에 불순물 영역을 형성하는 단계는
    상기 셀 영역 및 주변 영역상에 제 1 이온 주입을 하는 단계와; 그리고
    상기 게이트 전극의 측벽에 스페이서를 형성한 후, 상기 셀 영역을 가리고 상기 주변 영역상에 제 2 이온 주입을 하는 단계를 포함하는 반도체 소자 제조방법.
  6. 제 5항에 있어서,
    상기 제 2 이온 주입 시 불순물의 농도 및 에너지는 상기 제 1 이온 주입 시 불순물의 농도 및 에너지 보다 더 큰 것을 특징으로 하는 반도체 소자 제조방법.
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