CN1154113C

CN1154113C - 电流传感放大器

Info

Publication number: CN1154113C
Application number: CNB998053376A
Authority: CN
Inventors: E��Ŀ�; E·塞文克; �ո��; L·P·贝勒弗罗伊德; R·赛加尔
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1998-12-22
Filing date: 1999-12-13
Publication date: 2004-06-16
Anticipated expiration: 2019-12-13
Also published as: DE69913107D1; KR100597419B1; DE69913107T2; US6205070B1; KR20010041138A; JP2002533862A; CN1298540A; EP1057185B1; TW455882B; EP1057185A1; WO2000038190A1

Abstract

集成电路中的存储器包含有一电流传感放大器。该电路传感放大器包含一第一和第二输入三极管，它带有交叉连接的栅极和漏极，每个三极管均具有一源极，它与存储器位线路中的相应一个相连。来自第一和第二输入三极管的漏极的电流被分别引导至第一和第二负载三极管的源极-漏极沟道。第一和第二输入三极管的漏极分别通过第一和第二负载三极管的源极-栅极连线与一共用节点相连。前述第一和第二负载三极管的栅极/源极电压降的方向被设置成与互补位线和共用节点之间的第一和第二输入三极管的栅极/源极电压降的方向相反。

Description

电流传感放大器

发明领域

本发明涉及一种包括存储器的集成电路，该存储器带有：存储器位线；第一和第二输入三极管，它们具有交叉连接的栅极和漏极，每个三极管均具有一源极，它与存储器位线中的相应一个相连；共用节点；第一和第二负载三极管，第一和第二输入三极管的漏极分别通过第一和第二负载三极管的源极-栅极连线与上述共用节点相连；电流传递接头，它们分别位于上述第一和第二输入三极管的漏极与上述第一和第二负载三极管的源极-漏极沟道之间。

背景技术

美国专利第5253137号公开了一种带电流传感放大器的存储器。所述电流传感放大器对来自一对互补位线路的电流进行调节，因此，位线之间的电位差会总是保持为零。这种电流差可用于生成存储器输出信号。通过使位线之间的电位差保持为恒定，可避免使得位线充电并均衡所需的的延时。

美国专利5253137号的存储器具有两个电源接头。传感放大器的输入通过相应一个位线路与第一电源接头相连。传感放大器包含有两个电流分支线路，传感放大器的各个输入均通过其自己的电流分支线路与第二电源接头相连。每个电流分支线路均包含连续地位于位线与第二电源接头之间的PMOS(P沟道金属氧化物半导体)输入三极管和PMOS负载三极管的源极/漏极沟道。各分支线路内的输入三极管的栅极交叉连接于另一电流分支线路内的输入三极管的漏极。负载三极管的栅极连接于第二电源接头。

在操作中，传感放大器使从传感放大器的输入到第二电源接头的电压降变得相同，这就会形成用于两个电流分支线路的共用节点。同一电流分支线路内的输入三极管和负载三极管的栅极/源极电压基本上是相同的，因为，它们有同样的电流。所说的交叉连接能确保各电流分支线路上的电压降为来自各分支线路的一个三极管的栅极源极电压降之和。

上述电路具有这样的缺陷即：该电路需要有至少两种栅极/源极阈值的电源电压才能运转。

发明内容

本发明的目的是提供一种带存储器和电流传感放大器的集成电路，它可在较低的电源电压下工作。

根据本发明的集成电路，包括：存储器位线；第一和第二输入三极管，它们具有交叉连接的栅极和漏极，每个三极管均具有一源极，它与存储器位线中的相应一个相连；共用节点；第一和第二负载三极管，第一和第二输入三极管的漏极分别通过第一和第二负载三极管的源极-栅极连线与上述共用节点相连；电流传递接头，它们分别位于上述第一和第二输入三极管的漏极与上述第一和第二负载三极管的源极-漏极沟道之间；前述第一和第二负载三极管的栅极/源极电压降的方向被设置成与存储器位线和共用节点之间的第一和第二输入三极管的栅极/源极电压降的方向相反。在所述传感放大器中，沿与输入三极管的栅极源极电压降的方向相反的方向***负载三极管的栅极/源极电压降。因此，从传感放大器的输入到负载三极管的共用节点的电压降为输入三极管与负载三极管的栅极-源极电压降之差，而不是如在先有技术中那样为和。正如在先有技术中一样，交叉连接能确保从传感放大器的输入到共用节点的电压降是相同的。但是，由于所述输入与共用节点之间的这些电压降比在先有技术中的小，所以，较低的电源电压足够用了。

一般地说，存储器单元的互补输出与存储器位线的相应一个相连，整列存储器单元可按这种方式与位线相连，从而，存储器选择信号可确定哪一个存储器单元会对经过位线的电流产生影响。但是，也可使用带单个终端输出的存储器单元。在这种情况下，位线中的一个与存储器单元相连，另一个位线与参考电流源(空单元)相连。

在本发明集成电路的一个实施例中，输入三极管和负载三极管均为有同样导电率类型的三极管。因此，可通过使相同的电流经过负载三极管与输入三极管而很容易地使这些三极管的栅极一源极电压降变得相同。

在本发明集成电路的另一个实施例中，共用节点和位线一样通过一共用的电流源与同一电源接头相连。因此，经过一个负载三极管的沟道的电流的变化会迫使经过另一个负载三极管的电流有相反的变化。

在又一个实施例中，输入三极管的漏极分别通过第一和第二电流源与第二电源接头相连。因此，经过输入三极管的漏极的电流的变化会迫使经过上述漏极与之相连的负载三极管的沟道的电流有相反的变化。这就会使得所述输入与共用节点之间的电压降彼此更紧密地相协从。最佳的是，所述第一和第二电流源是可开关的，因此，如果禁止从存储器中进行读取，则它们可以关闭。更为优选的是，第一和第二电流源均包括一开关，它用于使输入三极管的漏极的电势变成与位线相连的电源的电势。这就能更快地使传感放大器关闭并阻止节点浮动。

附图简述

以下用下述附图说明本发的集成电路的上述和其它的最佳方面。

图1示出了带传感放大器的存储器；

图2示出了传感放大器的实施例；

图3示出了输出缓存器。

优选实施例详述

图1示出了带传感放大器的存储器。该存储器包含有存储器单元，示出了其中的一个存储器单元10。按列来组织存储器单元10，并且，成列的存储器单元10与一对位线11a、b相连。位线11a、b与传感器放大器12相连。

图1仅说明了传感放大器的对本发明的工作起作用的那些方面。传感放大器12包含有一第和第二PMOS输入三极管14a、b，每个三极管均具有与位线11a、b的相应一个相连的源极。每个PMOS输入三极管14a、b的漏极均与另一个PMOS输入三极管14a、b的栅极相连。第一和第二输入三极管14a、b的漏极分别通过第一和第二PMOS负载三极管16a、b的沟道与一共用节点18相连。

操作中，存储器单元10在传感过程中以导电的方式与位线11a、b相连并开始从位线11a、b中抽取电流，从一个位线11a、b中抽取的电流要多于从另一个位线中抽取的电流，这取决于存储器单元10的状态。

传感放大器12将位线11a、b的电位差调至零。位线11a、b之间的电位差是第一输入三极管14a的源极一栅极电压、第二负载三极管16b的栅极-源极电压、第一负载三极管16a的源极-栅极电压以及第二输入三极管14b的栅极-源极电压的连续和：

V(11a-11b)＝-Vgs(14a)+Vgs(16b)-Vgs(16a)+Vgs(14b)

这一电势差已相当恒定，这是因为三极管有高跨导率g(沟道电流变化与栅极源极电压变化之间的比率)：Vgs的变化是比电流因存储器单元的变化小的因数1/g。

此外，输入三极管14a、b的栅极与漏极之间的交叉连接意味着：当存储器单元10提升一个输入三极管14a、b的源极电势从而经过该输入三极管14a、b的沟道的电流上升时，与所述沟道相连的负载三极管16a、b就会使另一个输入三极管14a、b的栅极电势上升，因此，所述另一个输入三极管的源极电势也会上升。所以，会抵消位线之间的电位差。由于这种交叉连接形式了一个回路，故可通过反馈效应来增强上述抵消程度。

理想的是，当存储器单元10所引起的电流变化导致沟道相连的输入三极管14a、b和负载三极管16a、b有同样但相反的栅极一源极电势变化即dVgs(14a)＝-dVgs(16a)且dVgs(14b)＝-dVgs(16b)时，可完全消除位线11a、b之间的电位差。

重要的是注意到，传感放大器12中的栅极-源极电压降的方向是交替的。传感放大器12的所有节点均通过栅极一源极转换点而与其它的节点相连。不会有两个这样的转换点沿相同的方向与栅极-源极电压降相串联。因此，传感放大器12中的节点的电势均不大于远离传感放大器12中任何其它节点的一个栅极一源极电压。

因此，传感放大器10会按非常低的电源电压进行操作。而且，输入三极管14a、b和负载三极管16a、b的后栅极偏压会很相似，因此，输入三极管14a、b和负载三极管16a、b上的源极一栅极电压降在相等的沟道电流下彼此非常地相似。

可以不用PMOS负载三极管16a、b而是使用NMOS(N沟道金属氧化物半导体)负载三极管，其栅极与漏极相连即与共用节点18相连。但是，这在要确保存储器所引起的电流变化会导致负载三极管16a、b和输入三极管14a、b有同样但为相反的栅极-源极电压变化时需要更复杂的三极管匹配。

图2示出了传感放大器12的实施例。除图1所示的部件以外，图2还示出了第一和第二电源接头Vdd、Vss。位线11a、b分别通过负载26a、b与第一电源接头Vdd相连。

除图1所示的部件以外，传感放大器12还包含一第一和第二NMOS电流源三极管22a、b、一PMOS共用阻抗三极管20以及PMOS输出三极管24a、b。

第一输入三极管14a和第一负载三极管16a的漏极的接头通过第一NMOS电流源三极管22a的沟道与第二电源接头Vss相连。第二输入三极管14b和第二负载三极管16b的漏极的接头通过第二NMOS电流源三极管22b的沟道与第二电源接头Vss相连。NMOS电流源三极管22a、b的栅极彼此相连并与一选择输入Yse1相连。

共用节点18通过共用阻抗三极管20的沟道与第一电源接头Vdd相连。共用阻抗三极管20的栅极与第二电源接头Vss相连。

第一PMOS输出三极管24a的栅极和源极与第一输入三极管14a的栅极和源极相并联。第二PMOS输出晶管24b的栅极和源极与第二输入三极管14a的栅极和源极相并联。

操作中，第一和第二NMOS电流源三极管22a、b用于确保能将经过输入三极管14a、b的电流变化完全传给负载三极管16a、b，因此，通过漏极连在一起的输入和负载三极管会有相反的电流变化。这就能更容易地确保由存储器引起的电流变化会导致负载三极管16a、b和输入三极管14a、b有同样但为相反的栅极-源极电压变化。可用其它阻抗电路来代替电流源，但负载三极管中的电流变化会因此变小。

最佳的是，每个电流源三极管22a、b均提供两次静态电流，该电流从各个位线11a、b流过各输入三极管14a、b。因此，流过负载三极管16a、b的静态电流会与流过输入三极管14a、b的电流相同，从而在输入和充电晶管有同样大小时能确保位线11a、b上有同样的电势。因此，负载三极管16a、b和输入三极管14a、b响应电流变化的栅极-源极电压变化会非常地相似。这就能更容易地确保由存储器引起的电流变化会导致负载三极管16a、b和输入三极管14a、b有相同但为相反的栅极-源极电压变化。

输出三极管24a、b抽取与流过输入三极管14a、b的电流成比例的输出电流，该输出电流可用于驱动输出电路(未示出)。

共用阻抗三极管20最好能提供与负载26a、b上的平均电压降相同的电压降。因此，负载三极管16a、b和输入三极管14a、b响应电流变化的栅极-源极电压变化会更加相似。如果输出三极管24a、b抽取出n倍于输入三极管14a、b的电流，则流过位线的电流是流过输入三极管14a、b的电流的n+1倍。所以，阻抗三极管20的源极-漏极阻抗应约为与位线路相连的阻抗的(n+1)/2，以提供同样的电压降。

电流源三极管22a、b最好用于使传感放大器开和关。为此，电流源三极管22a、b的栅极接收一选择信号Yse1。如果信号Yse1为低，则关闭传感放大器，从而不会耗电。如果信号Yse1为高，则传感放大器是正工作的。

传感放大器的小信号分析示出了该传感放大器的与频率有关的行为取决于输入三极管14a、b的栅极源极电容Cc、输入三极管14a、b的漏极-Vss电容Ca并且在较小程度上取决于位线电容Cb。此外，响应率取决于输入三极管14a、b的跨导率和负载三极管16a、b的mg。就复合频率s(i*2*pi*f)而言，位线电压Vx、Vy之差为流过输入三极管14a、b的电流I1、I2之差的线性函数：

Vx-Vy＝{((m-1)g+s(Ca+Cc))/(mg+sCa)}*(I1-I2)/g

由于小频率s和m接近于1，故上述差值是小的。因此，可以看出，传感放大器具有预定的效果即：使位线路的电势保持相等。传感放大器的差值输出电流Io除以存储器单元电流Ic可近似地用下式给出：

Io/Ic＝K/(1+s*2B/A+s*s/(A*A))

也就是说，响应输入电流变化的差值输出电流具有零频率增益系数“K”，且

K＝n/(n+1)

(n是输入三极管14a、b的W/L比率与输出三极管24a、b的W/L比率之间的因子)。输出电流响应率具有第二阶频率依赖性，谐振峰值接近频率A，其中：

A＝g sqrt([n+1]/[(Ca+Cc)*Cb])

(sqrt()是平方根函数)。谐振衰减系数“B” 是：

B＝0.5*{1/(g*Rb)+Cb(m-1)/(Ca+Cc)}/sqrt{(n+1)*Cb/(Ca+Cc)}

Rb是与位线10a、b相连的负载器的阻抗)。应该注意，如果m大于或等于1，则衰减系数肯定大于零。事实上，最佳的是，m＞1能确保电路的稳定性。为了减少瞬时扰动，应B＞0.5。这一点可通过选定m大于1来加以确保。

结果，位线电压的均衡虽不理想的但仍是足够用的，但是，就低位线电容值Cb和高位线电容值Cb来说，衰减系数B都会增加。

就将传感放大器用于多种电路即将不同长度的存储器嵌入不同电路结构内而言，这有特别的优点。在这种情况下，传感放器不需要加以重新设计，从而确保了不同大小存储器的稳定性。

在传感放大器的一个实例中，gRb＝1/3，n＝3，Cb＝1pF且Ca+Cc＝0.2pF。在这种情况下，用于m的至少为1.29的值能确保衰减系数B大于或等于0.5。

传感放大器的延时是由下式给定的：

延时＝{(Ca+Cc)/(g*Rb)+Cb(m-1)}/{(n+1)*g}

当m＝1时，这种延时与位线路电容无关。例如，当n＝3、Ca+Cc＝0.2pF、gRb＝1/3、m＝1且g＝1/(7k欧姆)时，延时值为1.1纳秒。就低至1.5伏的电源电压而言，可以实现这种延时。如果m＞1，则为了确保稳定性，上述延时会随位线电容Cb略有增加，但只要m接近1，对位线电容的依赖就只有很少。

这也能使传感放大器非常适用于多种电路，用来将不同长度的存储器嵌入不同电路结构内。

此外，传感放大器仅使用了小的半导体基底面积，因为，它仅包含有九个三极管，其中只有两个具有比最小尺寸大的尺寸。只使用一个控制信号Yse1，它对时标来说并不重要。会消耗少量电流，一般不超过存储器单元电流的四倍。

图3示出了用于电流传感放大器的输出缓存器。输出缓存器与图1或2所示的传感放大器相连。为清楚起见，仅示出了传感放大器的与输出缓存器相连的那些部分。

图3示出了位线11a、b、输入三极管14a、b、第一和第二输出三极管24a、b以及另外的第一和第二输出三极管30a、b。第一输入三极管14a、第一输出三极管24a和另外的第一输出三极管30a的源极彼此相连并与第一位线11a相连。第一输入三极管14a、第一输出三极管24a和另外的第一输出三极管30a的栅极也彼此相连。与此相似，第二输入三极管14b、第二输出三极管24b和另外的第二输出三极管30b的源极彼此相连并与第二位线11b相连。第二输入三极管14b、第二输出三极管24b和另外的第二输出三极管30b的栅极也彼此相连。

第一和第二输出三极管24a、b的漏极分别与第一和第二输出节点35a、b相连。另外的第一和第二输出三极管30a、b的漏极分别通过第一电流镜32a、33b和第二电流镜32b、33a交叉地与上述第二和第一输出节点相连。

输出缓存器还包括下拉三极管36a、b和交叉连接的逆变器38a、b。第一和第二输出节点35a、b分别连接于第一和第二下拉三极管36a、b的栅极。下拉三极管36a、b的源极连接于Vss，下拉三极管36a、b的漏极连接于交叉连接的逆变器38a、b的相应一个的输入。输出逆变器39与交叉连接的逆变器38a、b之一的输入相连。

在操作中，输出三极管24a、b和另外的输出三极管30a、b均接收取决于位线11a、b之间电流差的栅极一源极电压。因此，流自三极管24a、b，30a、b的漏极的电流以与位线11a、b电流之差成比例的方式而有所不同。来自输出三极管的电流直接流至输出节点35a、b。流自另外三极管30a、b的电流被交叉地反射至输出节点35a、b。所以，流自各输出节点35a、b的电流与流进另外的输出节点35a、b的电流成比例。

相对输出三极管24a、b的三极管大小来设计另外的输出三极管和电流镜三极管32a、b，33a、b的三极管大小的组合，因此，经由相关电流镜32a、b，33a、b流出各输出节点35a、b的电流是比从与另外的输出节点35a、b相连的输出三极管24a、b流进另外的输出节点35a、b大的因数“F”。因数F是由另外的输出晶体第30a、b和输出三极管24a、b的W/L比W1/L1之比“A”(W1/L1)/(W2/L2)与电流反射器的电流放大系数B构成的：F＝B/A。

将因数“F”设计成大于1但小于在将存储器单元连接于位线11a、b时流自两条位线11a、b的电流之比。这一比率用于确保在没有存储器单元以活动的方式与位线11a、b相连时使输出节点35a、b都变低并在以活动的方式连接存储器单元时使输出节点35a、b之一变高。输出节点35a、b中的哪一个变高取决于存储在存储器单元中的位。

因此，只要没有存储器单元以活动的方式与位线11a、b相连，交叉连接的逆变器38a、b就会保持在同样的状态。结果，不需在存储器单元的活动连接之前重置输出缓存器。只有存储在存储器单元内的两种可能的位值之一才会导致能耗，这种能耗用于转换交叉连接的成对逆变器38a、b。

除在电流传感放大器中使用以外，输出级还可用于例如A/D或D/A转换器中的比较器。

在完成了传感之后，可以切断流经输出晶体第24a、b和另外的输出三极管30a、b的电流。在这种状态下，输出缓存器不会抽取DC电流，从而节省了额外的能耗。

输出缓冲器非常快并且可在低电压下工作。在一个实施例中，将值为32的W/L比率用于输出三极管24a、b，将值为16的W/L比率用于另外的输出三极管30a、b，将值为2.8的W/L比率用于电流镜的输入三极管32a、b，将值为6.8的W/L比率用于电流镜的输出三极管33a、b。将值为8的W/L比率用于下拉三极管36a、b，将值为0.93/0.35和1.46/0.55的W/L比率用于交叉连接的逆变器38a、b(与具有最大W/L值的输出逆变器相连的逆变器38b)中的(PMOS W/L)/(NMOS W/L)比率。这就会导致在1.5伏的电源电压下有仅为0.98纳秒的读取延时。所述电路会保持操作直至0.5伏电源电压以下(有增加的延时)。在2.5伏的电源电压下，延时为0.64纳秒。

当然，也可以按与图2的传感放大器相结合的方式使用其它的输出级。例如，可以仅使用一个输出节点35a并且仅使用一个电流镜32b、33a，以便从输出三极管24a以及另外的输出三极管30b与电流镜32b、33a的组合形式中获得同样的增益系数。因此，可将一个输出节点35a用作逻辑输出。在另一个实例中，第一和第二NMOS电流镜可分别与第一和第二输出三极管24a、b相连，第一NMOS电流镜的输出直接与逻辑输出节点相连，第二NMOS电流镜的输出通过PMOS电流镜与输出节点相连。使用来自输出三极管24a、b的电流或它们栅极一源极电压的输出缓存器可以有多种电路变化形式。

Claims

1、一种包括存储器的集成电路，所述存储器带有：

存储器位线；

一第一和第二输入三极管，它们具有交叉连接的栅极和漏极，每个三极管均具有一源极，它与存储器位线中的相应一个相连；

一共用节点；

一第一和第二负载三极管，第一和第二输入三极管的漏极分别通过第一和第二负载三极管的源极-栅极连线与上述共用节点相连；

电流传递接头，它们分别位于上述第一和第二输入三极管的漏极与上述第一和第二负载三极管的源极-漏极沟道之间；

其特征在于，前述第一和第二负载三极管的栅极/源极电压降的方向被设置成与存储器位线和共用节点之间的第一和第二输入三极管的栅极/源极电压降的方向相反。

2、如权利要求1的集成电路，其特征在于，所述第一和第二输入三极管与所述第一和第二负载三极管均为有同样导电率类型的三极管，所述第一和第二负载三极管的栅极分别与第一和第二输入三极管的漏极相连。

3、如权利要求2的集成电路，其特征在于，所述第一和第二输入三极管的源极通过前述位线与第一电源节点相连，所述共用节点通过共用电流源电路与上述第一电源接头相连。

4、如权利要求1的集成电路，其特征在于，所述第一和第二输入三极管的漏极分别通过第一和第二电流源与第二电源接头相连。

5、如权利要求4的集成电路，其特征在于，所述第一和第二电流源可在不能进行存储器读取的零电流状态与能进行存储器读取的供电状态之间转换。

6、如权利要求5的集成电路，其特征在于，所述第一和第二电流源包括一开关部件，它用于在零电流状下使前述第一和第二输入三极管的漏极变成第一电源接头上的电源电压。

7、如权利要求4的集成电路，其特征在于，该集成电路包括第一和第二输出三极管，它带有分别与第一和第二输入三极管的源极和栅极端子相并联的源极和栅极，所述第一和第二输出三极管具有一与前述存储器的输出相连的漏极。

8、如权利要求7的集成电路，其特征在于，该集成电路包括一存储器单元，它与前述位线路相连，其中，所述第一输出三极管的漏极与一输出节点相连，所述第二输出三极管的漏极通过一电流镜与上述输出节点相连，因此，所述第一和第二输出三极管可分别决定电流从输出节点的供给和泄流，第一输出三极管的电流增益系数是比第二输出三极管和电流镜的组合电流增益系数小的系数，该系数小于1，但大于存储器单元以工作状态与位线相连时位线抽出的电流之比。

9、一种集成电路，该集成电路包括：存储器位线；一存储器单元，它与上述存储器位线相连；以及，一电流传感放大器，它与上述存储器位线相连并且具有一第一和第二输出三极管，该三极管具有用于提供缓存差值电流的漏极，所述差值电流取决于存储器单元的逻辑状态，上述集成电路的特征在于，所述第一输出三极管的漏极与一输出节点相连，所述第二输出三极管的漏极通过一电流镜与上述输出节点相连，因此，所述第一和第二输出三极管可分别决定电流从输出节点的供给和泄流，第一输出三极管的电流增益系数是比第二输出三极管和电流镜的组合电流增益系数小的系数，该系数小于1，但大于存储器单元以工作状态与位线相连时位线抽出的电流之比。