KR100597087B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 캐패시터 영역과 로직 영역 사이의 단차를 최소화하여 비아홀 형성 공정시 공정 마진을 여유롭게 확보할 수 있는 반도체 소자의 제조방법에 관한 것으로서,
본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;와, 상기 제 1 층간절연막을 부분 식각하여 트렌치를 형성하는 단계;와, 상기 트렌치를 충분히 채우도록 상기 제 1 층간절연막 상에 제 1 금속층을 적층한 다음, 상기 제 1 층간절연막에 평탄화시켜 상기 트렌치 내에 캐패시터의 하부 전극을 형성하는 단계;와, 상기 하부 전극 상에 캐패시터의 유전막을 형성하는 단계;와, 상기 유전막을 포함한 기판 전면 상에 제 2 금속층을 적층하는 단계;와, 상기 제 2 금속층을 선택적으로 패터닝하여 상기 유전막 상에 캐패시터의 상부 전극, 상기 하부 전극 상에 더미 배선을 동시에 형성하는 단계;와, 상기 상부 전극 및 더미 배선을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 층간절연막의 소정 부위를 식각하여 상기 상부 전극 및 더미 배선을 노출시키는 비아홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
캐패시터, MIM

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3a 내지 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 제 1 층간절연막
206 : 제 1 장벽금속층 207a: 하부 전극
207b : 제 1 콘택 플러그 208 : 유전막
209 : 제 2 장벽금속층 210a : 상부 전극
210b : 더미 배선 210c : 제 1 금속 배선
212 : 제 2 층간절연막 214 : 제 2 콘택 플러그
215 : 제 2 금속 배선
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 캐패시터 영역과 로직 영역 사이의 단차를 최소화하여 비아홀 형성 공정시 공정 마진을 여유롭게 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
혼합 신호 집적 회로(Mixed Signal IC)나 고주파 어플리케이션(RF Application)에서 가장 중요한 부분 중의 하나가 캐패시터이다. 혼합 신호 집적 회로에서의 캐패시터는 주로 PIP(Poly-Silicon/Insulator/Poly-Silicon) 캐패시터를 사용하고 있으나, 고주파 어플리케이션과 같이 매우 낮은 전원(Vcc)을 요구하는 소자에서는 PIP 캐패시터가 적합하지 않다. 이러한 PIP 캐패시터를 대신하여 최근 MIM(Metal/Insulator/Metal) 캐패시터가 제시되었다. MIM 캐패시터는 낮은 전원(Vcc)을 담보할 수 있으며 1fF/㎛2 이상의 높은 정전 밀도를 확보할 수 있는 장점이 있다.
이러한 MIM 캐패시터를 구현하는 기술을 살펴보면 다음과 같다. 도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(101)이 준비되는데 상기 반도체 기판(101)은 크게 캐패시터(capacitor) 영역과 로직(logic) 영역으로 정의되어 있다. 상기 로직 영역에는 도면에 도시하지 않았지만 트랜지스터 등과 같은 아날로그 소자가 미리 형성되어 있다. 이와 같은 상태에서, 기판(101) 전면 상에 제 1 층간절연막(102)을 적층하고, 상기 제 1 층간절연막(102)의 소정 부위를 식각, 제거하여 상기 로직 영역의 트랜지스터와 같은 하부 소자를 노출시키는 제 1 비아홀(103)을 형성한다. 그런 다음, 상기 제 1 비아홀(103)에 금속층을 개재하여 제 1 콘택 플러그(104)를 형성한다.
이어, 도 1b에 도시한 바와 같이 상기 제 1 금속층(105), 유전막(106), 제 2 금속층을 순차적으로 적층한다. 그런 다음, 소정의 감광막 패턴을 이용하여 상기 제 2 금속층을 선택적으로 패터닝하여 캐패시터를 구성하는 일 요소인 상부 전극(107)을 완성한다. 이어서, 도 1c에 도시한 바와 같이 또 다른 감광막 패턴을 이용하여 상기 유전막(106) 및 제 1 금속층(105)을 선택적으로 패터닝하여 캐패시터 영역에는 상부 전극(107), 유전막(106) 및 하부 전극으로 이루어지는 캐패시터를 완성하고 상기 로직 영역에는 상기 제 1 콘택 플러그(104)와 전기적으로 연결되는 제 1 금속 배선을 형성한다.
이와 같은 상태에서, 도 1d에 도시한 바와 같이 기판(101) 전면 상에 제 2 층간절연막을 적층한다. 그런 다음, 상기 상부 전극(107), 하부 전극(105a) 및 제 1 금속 배선(105b)의 소정 부위가 노출되도록 상기 제 2 층간절연막(108)을 선택적으로 패터닝하여 복수개의 제 2 비아홀(109)을 형성한다. 그런 다음, 상기 복수개의 제 2 비아홀(109)에 금속층을 개재하여 각각 상부 전극(107), 하부 전극(105a) 및 제 1 금속 배선(105b)과 연결되는 복수개의 제 2 콘택 플러그(110)를 형성하고, 상기 제 2 콘택 플러그(110)와 전기적으로 연결되도록 상기 제 2 층간절연막(108) 상에 제 2 금속 배선(111)을 형성하면 종래 기술에 따른 반도체 소자 제조방법은 완료된다.
종래의 기술에 있어서, 제 2 층간절연막을 선택적으로 식각, 제거하여 상기 상부 전극, 하부 전극 및 제 1 금속 배선을 노출시키는 제 2 비아홀 형성 공정을 진행함에 있어서, 상기 상부 전극과 하부 전극의 단차 또는 상기 상부 전극과 제 1 금속 배선 간의 단차로 인해 제 2 비아홀들의 깊이가 서로 다르게 된다.
이에 따라, 제 2 층간절연막의 식각에 의한 제 2 비아홀 형성 공정시 상대적으로 상측에 위치한 캐패시터 영역의 상부 전극이 캐패시터 영역의 하부 전극 또는 로직 영역의 제 1 금속 배선보다 미리 노출되어 캐패시터 영역의 상부 전극이 식각으로 손상되는 문제점이 발생한다. 이러한 문제점을 해결하기 위해 종래의 기술에서는 캐패시터 영역의 상부 전극을 노출시키는 제 1 식각 공정과 캐패시터 영역의 하부 전극과 로직 영역의 제 1 금속 배선을 노출시키는 제 2 식각 공정 등 제 2 비아홀 형성을 위한 복수의 층간절연막 식각 공정을 택하고 있다.
그러나, 이와 같이 복수의 제 2 비아홀 형성 공정을 개별적으로 수행함에 따라, 커패시터 영역과 아날로그 회로 영역을 분리하여 각 영역에서 콘택 마스크, 콘택 제조 그리고 마스크 제거 공정을 따로 진행하기 때문에 동일한 공정을 2회에 실시하게 되므로 제조 공정의 수가 증가되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 캐패시터 영역과 로직 영역 사이의 단차를 최소화하여 비아홀 형성 공정시 공정 마진을 여유롭게 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;와, 상기 제 1 층간절연막을 부분 식각하여 트렌치를 형성하는 단계;와, 상기 트렌치를 충분히 채우도록 상기 제 1 층간절연막 상에 제 1 금속층을 적층한 다음, 상기 제 1 층간절연막에 평탄화시켜 상기 트렌치 내에 캐패시터의 하부 전극을 형성하는 단계;와, 상기 하부 전극 상에 캐패시터의 유전막을 형성하는 단계;와, 상기 유전막을 포함한 기판 전면 상에 제 2 금속층을 적층하는 단계;와, 상기 제 2 금속층을 선택적으로 패터닝하여 상기 유전막 상에 캐패시터의 상부 전극, 상기 하부 전극 상에 더미 배선을 동시에 형성하는 단계;와, 상기 상부 전극 및 더미 배선을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 층간절연막의 소정 부위를 식각하여 상기 상부 전극 및 더미 배선을 노출시키는 비아홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;와, 상기 제 1 층간절연막을 부분 식각하여 트렌치를 형성하는 단계;와, 상기 트렌치를 충분히 채우도록 상기 제 1 층간절연막 상 에 제 1 금속층 및 유전막을 위한 절연막을 적층한 다음, 상기 제 1 층간절연막에 평탄화시켜 상기 트렌치 내에 캐패시터의 하부 전극 및 유전막을 형성하는 단계;와, 상기 유전막을 포함한 기판 전면 상에 제 2 금속층을 적층하는 단계;와, 상기 제 2 금속층을 선택적으로 패터닝하여 상기 유전막 상에 캐패시터의 상부 전극, 상기 하부 전극 상에 더미 배선을 동시에 형성하는 단계;와, 상기 상부 전극 및 더미 배선을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;와, 상기 층간절연막의 소정 부위를 식각하여 상기 상부 전극 및 더미 배선을 노출시키는 비아홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 유전막은 500∼1000Å의 두께로 형성할 수 있다.
바람직하게는, 상기 제 1 금속층은 텅스텐층으로 구성할 수 있다.
바람직하게는, 상기 제 2 금속층은 알루미늄-구리 합금으로 형성할 수 있다.
본 발명의 특징에 따르면, 캐패시터를 구성하는 하부 전극 또는 하부 전극과 유전막을 로직 영역의 콘택 플러그가 형성되는 층간절연막을 소정 부분 식각한 트렌치 내에 형성시킴으로써 상기 유전막 상에 형성되는 상부 전극이 로직 영역의 금속 배선과 단차가 거의 발생하지 않기 때문에 후속의 상기 상부 전극 및 금속 배선을 노출시키는 비아홀 형성 공정시 상기 상부 전극의 과식각 문제를 미연에 방지할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설 명하기로 한다. 도 2a 내지 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이고, 도 3a 내지 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자의 제조 공정은 먼저, 도 2a에 도시한 바와 같이 캐패시터 영역과 로직 영역으로 정의되어 있는 반도체 기판(201)을 준비한다. 도면에 도시하지 않았지만 상기 로직 영역 모스 트랜지스터 등의 소자가 형성되어 있다. 이와 같은 상태에서, 상기 반도체 기판(201) 상에 제 1 층간절연막(202)을 적층한다. 상기 제 1 층간절연막(202)은 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), O3-TEOS, d-TEOS 등과 같은 TEOS 계열의 산화막 또는 고밀도 플라즈마 화학기상증착법(High Density Plasma CVD)을 이용하여 적층하는 FSG(Fluorine Silicate Glass), USG(Undoped Silicate Glass) 또는 SiH4 막 또는 BPSG를 사용하여 형성할 수 있다.
그런 다음, 상기 제 1 층간절연막(202) 상에 감광막을 도포하고 제 1 비아홀(204) 영역에 해당하는 부위의 제 1 층간절연막(202)을 노출시키도록 선택적으로 패터닝하여 제 1 감광막 패턴203)을 형성한다. 이어, 상기 제 1 감광막 패턴203)을 식각 마스크로 이용하여 상기 로직 영역의 트랜지스터와 같은 하부 소자(도시하지 않음)를 노출시키도록 상기 제 1 층간절연막(202)의 소정 부위를 식각, 제거하여 제 1 비아홀(204)을 형성한다.
제 1 비아홀(204)이 형성된 상태에서, 도 2b에 도시한 바와 같이 상기 기판(201) 전면 상에 재차 감광막을 도포하고 트렌치(205) 영역에 상응하는 부위의 제 1 층간절연막(202)을 노출시키도록 선택적으로 패터닝하여 제 2 감광막 패턴을 형성한다. 이어, 상기 제 2 감광막 패턴을 식각 마스크로 이용하여 상기 캐패시터 영역의 제 1 층간절연막(202)을 소정 두께만큼 식각, 제거하여 트렌치(205)를 형성한다. 상기 제 1 층간절연막(202)이 식각되는 두께는 후속의 공정으로 형성되는 캐패시터의 하부 전극(207a)의 두께에 상응한다. 따라서, 상기 트렌치(205)의 깊이는 상기 캐패시터의 하부 전극(207a) 두께에 따라 유동적이나 3000∼7000Å 정도가 바람직하다.
이와 같은 상태에서, 상기 트렌치(205) 및 제 1 비아홀(204)을 포함한 기판(201) 전면 상에 제 1 장벽금속층(206)을 적층한다. 상기 제 1 장벽금속층(206)은 Ti의 단일층 또는 Ti/TiN의 이중층으로 형성할 수 있다. Ti/TiN의 이중층으로 형성하는 경우, 이온 금속 플라즈마(Ionized Metal Plasma, 이하 IMP로 칭함) 방법 또는 콜리메이터(Collimator) 스퍼터링 방법에 의한 Ti층 증착과 금속유기화학기상증착(Metal Organic Chemical Vapor Deposition, 이하 MOCVD라 칭함) 방법에 의한 TiN 증착을 순차적으로 수행한다. 그런 다음, 상기 트렌치(205) 및 제 1 비아홀(204)을 충분히 매립하도록 상기 제 1 장벽금속층(206) 상에 제 1 금속층을 적층한다. 여기서, 상기 제 1 금속층으로는 텅스텐층이 사용될 수 있으며, 상기 제 1 금속층의 적층 두께는 상기 제 1 비아홀(204) 지름의 1.5 배 이상으로 하는 것이 바람직하다. 이어, 화학기계적연마(Chemical Mechanical Polishing) 공정 등을 이용하여 상기 제 1 금속층을 상기 제 1 층간절연막(202)에 평탄화시킨 다. 이에 따라, 상기 로직 영역의 제 1 비아홀(204)에는 제 1 콘택 플러그(207b)가 형성되고, 상기 캐패시터 영역의 트렌치(205)에는 캐패시터의 하부 전극(207a)이 완성된다.
제 1 콘택 플러그(207b)와 캐패시터의 하부 전극(207a)이 완성된 상태에서, 도 2c에 도시한 바와 같이 상기 기판(201) 전면 상에 유전막(208)을 적층한다. 상기 유전막(208)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiON) 등의 단일층을 사용할 수 있으며, 실리콘 질화막/실리콘 산화질화막의 이중층으로 구성할 수도 있다. 또한, 상기 유전막(208)은 500∼1000Å의 두께로 적층하는 것이 바람직하다.
이와 같은 상태에서, 상기 캐패시터의 하부 전극(207a)의 소정 부위에만 남도록 상기 유전막(208)을 선택적으로 패터닝하여 캐패시터를 구성하는 일 요소인 유전막(208)을 완성한다. 그런 다음, 상기 패터닝된 유전막(208)을 포함한 기판(201) 전면 상에 제 2 장벽금속층(209) 및 제 2 금속층(210)을 순차적으로 적층한다. 여기서, 상기 제 2 장벽금속층(209)은 상기 제 1 장벽금속층(206)과 마찬가지로 Ti의 단일층 또는 Ti/TiN의 이중층 구조로 형성할 수 있으며, 상기 제 2 금속층(210)은 알루미늄-구리(Al-Cu)층이 바람직하며, 상기 알루미늄-구리(Al-Cu)층 이외에 상기 유전막(208)과 반응성이 약하고 일함수가 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 등과 같은 금속이 사용될 수 있다.
이와 같은 상태에서, 도 2d에 도시한 바와 같이 상기 제 2 금속층(210) 상에 감광막을 도포한 다음, 선택적으로 패터닝하여 캐패시터의 상부 전극(210a), 로직 영역의 제 1 금속 배선(210c) 및 상기 하부 전극(207a)과 전기적으로 연결되는 더미 배선(210b)을 정의하는 제 2 감광막 패턴(211)을 형성한다. 이어, 상기 제 2 감광막 패턴(211)을 식각 마스크로 이용하여 상기 정의된 영역 이외의 노출된 제 2 금속층(210) 및 제 2 장벽금속층(209)을 식각, 제거한다. 이에 따라, 상기 캐패시터 영역에는 캐패시터를 구성하는 상부 전극(210a)이 완성되고 또한 후속의 공정으로 형성되는 제 2 콘택 플러그(214)와 상기 하부 전극(207a)을 전기적으로 연결시켜주기 위한 더미 배선(210b)이 형성된다. 상기 로직 영역에는 상기 제 1 콘택 플러그(207b)와 전기적으로 연결되는 제 1 금속 배선(210c)이 형성된다.
상기 제 2 금속층(210) 및 제 2 장벽금속층(209)의 패터닝으로 형성된 상부 전극(210a), 더미 배선(210b) 및 제 1 금속 배선(210c) 사이에는 도면에 도시된 바와 같이 단차가 거의 발생하지 않는다. 이는 상기 하부 전극(207a)이 상기 제 1 층간절연막(202)이 식각되어 형성된 트렌치(205)에 형성되기 때문이다.
이와 같은 상태에서, 도 2e에 도시한 바와 같이 상기 상부 전극(210a), 더미 배선(210b) 및 제 1 금속 배선(210c)을 포함한 기판(201) 전면 상에 제 2 층간절연막(212)을 적층한다. 여기서, 상기 제 2 층간절연막(212)은 상기 제 1 층간절연막(202)에 사용 가능한 물질을 적용할 수 있다. 그런 다음, 상기 제 2 층간절연막(212)의 소정 부위를 식각, 제거하여 복수개의 제 2 비아홀(213)을 형성한다. 상기 복수개의 제 2 비아홀(213)에 의해 상기 상부 전극(210a), 더미 배선(210b) 및 제 1 금속 배선(210c)이 노출된다. 여기서, 상기 제 2 비아홀(213) 형성 공정시 전술한 바와 같이 상기 상부 전극(210a), 더미 배선(210b), 제 1 금속 배선(210c)을 노출시키는 각각의 제 2 비아홀(213)들의 높이(d1, d2, d3)가 거의 비슷하기 때문에 상기 상부 전극(210a)이 상기 더미 배선(210b) 또는 제 1 금속 배선(210c)이 노출되기 전에 과식각(over etch)될 가능성이 낮다.
복수개의 제 2 비아홀(213)이 형성된 상태에서, 도 2f에 도시한 바와 같이 상기 복수개의 제 2 비아홀(213)을 충분히 채우도록 상기 제 2 층간절연막(212) 상에 적층한 다음, 상기 금속층을 상기 제 2 층간절연막(212)에 평탄화시켜 복수개의 제 2 콘택 플러그(214)를 형성한다. 이어, 상기 제 2 콘택 플러그(214)와 전기적으로 연결되도록 상기 제 2 층간절연막(212) 상에 제 2 금속 배선(215)을 형성하면 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 완료된다.
본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 다음과 같다.
먼저, 도 3a에 도시한 바와 같이 캐패시터 영역과 로직 영역으로 정의되어 있는 반도체 기판(201)을 준비한다. 도면에 도시하지 않았지만 상기 로직 영역 모스 트랜지스터 등의 소자가 형성되어 있다. 이와 같은 상태에서, 상기 반도체 기판(201) 상에 제 1 층간절연막(202)을 적층한다. 이어, 본 발명의 제 1 실시예의 도 2a에서와 같이 로직 영역과 캐패시터 영역에 각각 제 1 비아홀(204)과 트렌치(205)를 형성한다.
그런 다음, 도 3b에 도시한 바와 같이 상기 트렌치(205) 및 제 1 비아홀(204)을 포함한 상기 제 1 층간절연막(202) 상에 제 1 장벽금속층(206), 제 1 금속층 및 유전막(208)을 순차적으로 적층한다. 이 때, 상기 유전막(208)은 상기 트렌치(205) 내에 소정 두께만큼 개재되도록 해야 하며 이에 따라, 상기 트렌치(205) 내에 적층되는 제 1 장벽금속층(206), 제 1 금속층 및 유전막(208)의 두께를 상호 고려해야 한다. 이와 같은 상태에서, 화학기계적연마 공정 등을 이용하여 상기 유전막(208), 제 1 금속층 및 제 1 장벽금속층(206)을 상기 제 1 층간절연막(202)에 평탄화시킨다. 이에 따라, 상기 제 1 비아홀(204) 내에는 제 1 콘택 플러그(207b)와 완성되며, 상기 트렌치(205) 내에는 제 1 금속층 및 제 1 장벽금속층(206)으로 구성되는 하부 전극(207a)이 완성되며, 상기 하부 전극(207a) 상에는 캐패시터를 구성하는 유전막(208)이 형성된다. 여기서, 제 1 장벽금속층(206), 제 1 금속층 및 유전막(208)을 구성하는 물질은 본 발명의 제 1 실시예에서 기술한 물질들을 사용할 수 있다.
이와 같은 상태에서, 도 3c에 도시한 바와 같이 상기 기판(201) 전면 상에 제 2 장벽금속층(209)과 제 2 금속층(210)을 순차적으로 적층한다. 이 때의 상기 제 2 장벽금속층(209) 및 제 2 금속층(210) 역시 본 발명의 제 1 실시예에서 기술한 물질들 중 어느 한 물질로 구성할 수 있다. 그런 다음, 도 3d에 도시한 바와 같이 상기 제 2 금속층(210) 상에 감광막을 도포한 다음, 선택적으로 패터닝하여 캐패시터의 상부 전극(210a), 로직 영역의 제 1 금속 배선(210c) 및 상기 하부 전극(207a)과 전기적으로 연결되는 더미 배선(210b)을 정의하는 감광막 패턴을 형성한다. 이어, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 정의된 영역 이외의 노출된 제 2 금속층(210) 및 제 2 장벽금속층(209)을 식각, 제거한다. 이에 따 라, 상기 캐패시터 영역에는 캐패시터를 구성하는 상부 전극(210a)이 완성되고 또한 후속의 공정으로 형성되는 제 2 콘택 플러그(214)와 상기 하부 전극(207a)을 전기적으로 연결시켜주기 위한 더미 배선(210b)이 형성된다. 상기 로직 영역에는 상기 제 1 콘택 플러그(207b)와 전기적으로 연결되는 제 1 금속 배선(210c)이 형성된다.
상기 제 2 금속층(210) 및 제 2 장벽금속층(209)의 패터닝으로 형성된 상부 전극(210a), 더미 배선(210b) 및 제 1 금속 배선(210c) 사이에는 도면에 도시된 바와 같이 단차가 동일하다. 이는 캐패시터의 하부 전극(207a)과 유전막(208)이 상기 제 1 층간절연막(202)이 식각되어 형성된 트렌치(205) 내에 형성되었기 때문이다.
이와 같은 상태에서, 도 3e에 도시한 바와 같이 상기 상부 전극(210a), 더미 배선(210b) 및 제 1 금속 배선(210c)을 포함한 기판(201) 전면 상에 제 2 층간절연막(212)을 적층한다. 여기서, 상기 제 2 층간절연막(212)은 상기 제 1 층간절연막(202)에 사용 가능한 물질을 적용할 수 있다. 그런 다음, 상기 제 2 층간절연막(212)의 소정 부위를 식각, 제거하여 복수개의 제 2 비아홀(213)을 형성한다. 상기 복수개의 제 2 비아홀(213)에 의해 상기 상부 전극(210a), 더미 배선(210b) 및 제 1 금속 배선(210c)이 노출된다. 여기서, 상기 제 2 비아홀(213) 형성 공정시 전술한 바와 같이 상기 상부 전극(210a), 더미 배선(210b), 제 1 금속 배선(210c)을 노출시키는 각각의 제 2 비아홀(213)들의 높이(d1, d2, d3)가 동일하기 때문에 상기 상부 전극(210a)이 상기 더미 배선(210b) 또는 제 1 금속 배선(210c)이 노출되기 전에 과식각(over etch)될 가능성은 없다.
복수개의 제 2 비아홀(213)이 형성된 상태에서, 도 2f에 도시한 바와 같이 상기 복수개의 제 2 비아홀(213)을 충분히 채우도록 상기 제 2 층간절연막(212) 상에 적층한 다음, 상기 금속층을 상기 제 2 층간절연막(212)에 평탄화시켜 복수개의 제 2 콘택 플러그(214)를 형성한다. 이어, 상기 제 2 콘택 플러그(214)와 전기적으로 연결되도록 상기 제 2 층간절연막(212) 상에 제 2 금속 배선(215)을 형성하면 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 완료된다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
캐패시터를 구성하는 하부 전극 또는 하부 전극과 유전막을 로직 영역의 콘택 플러그가 형성되는 층간절연막을 소정 부분 식각한 트렌치 내에 형성시킴으로써 상기 유전막 상에 형성되는 상부 전극이 로직 영역의 금속 배선과 단차가 거의 발생하지 않기 때문에 후속의 상기 상부 전극 및 금속 배선을 노출시키는 비아홀 형성 공정시 상기 상부 전극의 과식각 문제를 미연에 방지할 수 있게 된다. 이에 따라, 반도체 소자의 제조 공정시 공정 마진을 여유롭게 확보할 수 있게 된다.

Claims (5)

  1. 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 부분 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 충분히 채우도록 상기 제 1 층간절연막 상에 제 1 금속층을 적층한 다음, 상기 제 1 층간절연막에 평탄화시켜 상기 트렌치 내에 캐패시터의 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 캐패시터의 유전막을 형성하는 단계;
    상기 유전막을 포함한 기판 전면 상에 제 2 금속층을 적층하는 단계;
    상기 제 2 금속층을 선택적으로 패터닝하여 상기 유전막 상에 캐패시터의 상부 전극, 상기 하부 전극 상에 더미 배선을 동시에 형성하는 단계;
    상기 상부 전극 및 더미 배선을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;
    상기 층간절연막의 소정 부위를 식각하여 상기 상부 전극 및 더미 배선을 노출시키는 비아홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 부분 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 충분히 채우도록 상기 제 1 층간절연막 상에 제 1 금속층 및 유전막을 위한 절연막을 적층한 다음, 상기 제 1 층간절연막에 평탄화시켜 상기 트렌치 내에 캐패시터의 하부 전극 및 유전막을 형성하는 단계;
    상기 유전막을 포함한 기판 전면 상에 제 2 금속층을 적층하는 단계;
    상기 제 2 금속층을 선택적으로 패터닝하여 상기 유전막 상에 캐패시터의 상부 전극, 상기 하부 전극 상에 더미 배선을 동시에 형성하는 단계;
    상기 상부 전극 및 더미 배선을 포함한 기판 전면 상에 층간절연막을 적층하는 단계;
    상기 층간절연막의 소정 부위를 식각하여 상기 상부 전극 및 더미 배선을 노출시키는 비아홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 유전막은 500∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 금속층은 텅스텐층으로 구성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 금속층은 알루미늄-구리 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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