CN114429942A - 一种半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制备方法，包括：衬底，所述衬底上具有介质层，所述介质层内具有栅极结构及若干顶层金属互连结构；沟槽，从所述介质层的顶面延伸至所述介质层内，且位于相邻的所述顶层金属互连结构之间；MIM电容结构，位于所述沟槽内，且向上延伸至高于所述介质层的顶面；绝缘层，覆盖所述衬底及所述MIM电容结构。在所述介质层内形成所述沟槽，通过在所述沟槽内形成所述MIM电容结构，降低所述MIM电容结构与所述介质层之间的高度差，在不改变原有金属互连结构各膜层厚度的情况下，使所述绝缘层的厚度可以满足在T2Mx类型的顶层金属互连结构上制备所述MIM电容的工艺。
Description
技术领域
本发明涉及半导体制备领域，尤其涉及一种半导体器件及其制备方法。
背景技术
电容器件常用与射频、单片微波等集成电路中作为电子无源器件。常见的电容元件包括金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)电容、PN结电容以及金属-绝缘层-金属(Metal-Insulator-Metal，MIM)电容等。其中，MIM电容在某些特殊应用中可以提供较好的频率及温度相关特性，在半导体制备中，MIM电容可以形成于层间金属以及顶层金属互连结构中，也降低了集成电路制备的复杂度。
半导体顶层金属互连结构(Top Metal)有T4Mx(绝缘层厚度为上一层金属互联层的厚度的四倍)、T2Mx(绝缘层的厚度为上一层金属互联层的厚度的两倍)和UTM三种类型。其中，T2Mx类型的顶层金属互连结构的形成电连接件需要的绝缘层的厚度较小，且小于MIM电容工艺所需的厚度，使得无法在T2Mx类型的顶层金属互连结构上形成MIM电容。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，实现在T2Mx类型的顶层金属互连结构上形成MIM电容。
为了达到上述目的，本发明提供了一种半导体器件，包括：
衬底，所述衬底上具有介质层，所述介质层内具有栅极结构及若干顶层金属互连结构，每个顶层金属互连结构均包括至少两层电连接的金属互联层；
沟槽，从所述介质层的顶面延伸至所述介质层内，且位于相邻的所述顶层金属互连结构之间；
MIM电容结构，位于所述沟槽内，且向上延伸至高于所述介质层的顶面；
绝缘层，覆盖所述衬底及所述MIM电容结构。
可选的，所述沟槽的侧壁与所述沟槽的底部之间构成一钝角。
可选的，所述沟槽的深度为
可选的，所述MIM电容结构的侧壁与所述沟槽的侧壁之间具有间隙。
可选的，所述MIM电容结构包括：
下极板，位于所述沟槽内，覆盖所述沟槽的部分底面；
介电层，覆盖所述下极板的上表面；
上极板，位于所述介电层上且覆盖部分所述介电层。
可选的，所述半导体器件还包括：
金属布线层，位于所述绝缘层上，且通过若干电连接件与所述顶层金属互连结构、所述上极板及所述下极板电连接。
可选的，所述绝缘层的厚度为
基于同一种发明构思，本发明还提供一种半导体器件的制备方法，包括：
提供衬底，在所述衬底上具有介质层，且所述介质层内具有栅极结构及若干顶层金属互连结构，每个顶层金属互连结构均包括至少两层电连接的金属互联层；
刻蚀所述介质层，以形成沟槽，所述沟槽从所述介质层的顶面延伸至所述介质层内，且所述沟槽位于相邻的所述顶层金属互连结构之间；
在所述沟槽内形成MIM电容结构，所述MIM电容结构向上延伸至高于所述介质层的顶面；
在所述介质层上形成绝缘层，所述绝缘层覆盖所述MIM电容结构及所述介质层。
可选的，形成所述MIM电容结构的步骤包括：
在所述介质层上形成堆叠层，所述堆叠层覆盖所述介质层及所述沟槽，所述堆叠层包括依次堆叠于所述介质层上的第一金属层、介电材料层及第二金属层；
刻蚀除去所述介质层表面及部分所述沟槽内的所述堆叠层，剩余的所述第一金属层、所述介电材料层及所述第二金属层分别构成所述MIM电容结构的下极板、介电层及上极板；
其中，所述下极板覆盖所述沟槽的部分底面，所述介电层覆盖所述下极板的上表面，所述上极板覆盖部分所述介电层。
可选的，形成所述MIM电容结构之后，还包括：
在所述介质层上形成所述绝缘层，所述绝缘层填充所述沟槽并覆盖所述介质层及所述MIM电容结构；
对所述绝缘层进行平坦化工艺；
刻蚀所述绝缘层，在所述绝缘层内形成露出所述顶层金属互连结构、所述上极板及所述下极板的开口；
在所述绝缘层上形成金属布线层以及在所述开口中形成电连接件，所述金属布线层通过若干所述电连接件与所述顶层金属互连结构、所述上极板及所述下极板电连接。
本发明提供一种半导体器件及其制备方法，包括：衬底，所述衬底上具有介质层，所述介质层内具有栅极结构及若干顶层金属互连结构；沟槽，从所述介质层的顶面延伸至所述介质层内，且位于相邻的所述顶层金属互连结构之间；MIM电容结构，位于所述沟槽内，且向上延伸至高于所述介质层的顶面；绝缘层，覆盖所述衬底及所述MIM电容结构。在所述介质层内形成所述沟槽，通过在所述沟槽内形成所述MIM电容结构，降低所述MIM电容结构与所述介质层之间的高度差，在不改变原有金属互连结构各膜层厚度的情况下，使所述绝缘层的厚度可以满足在T2Mx类型的顶层金属互连结构上制备所述MIM电容的工艺。
附图说明
图1为本发明提供的一种半导体器件的制备方法的流程图；
图2～9为本发明提供的一种半导体器件的制备方法相应步骤对应的结构示意图；
其中，附图说明为：
100-衬底；102-介质层；104-金属互连结构；108-介质阻挡层；110-沟槽；112-氧化层；114-第一金属层；115-下极板；117-介电层；116-介电材料层；118-第二金属层；120-第一刻蚀停止层；119-上极板；122-第二刻蚀停止层；124-绝缘层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
图9为本实施例提供的一种半导体器件的结构示意图，如图9所示，所述半导体器件包括：衬底100，所述衬底100上具有介质层102，所述介质层102内具有栅极结构及若干顶层金属互连结构104，每个顶层金属互连结构104均包括至少两层电连接的金属互联层；沟槽110，从所述介质层102的顶面延伸至所述介质层102内，且位于相邻的所述顶层金属互连结构104之间；MIM电容结构，位于所述沟槽110内，且向上延伸至高于所述介质层102的顶面；绝缘层124，覆盖所述介质层102及所述MIM电容结构。
所述MIM电容结构包括：下极板115，位于所述沟槽110内，且覆盖所述沟槽110的部分底面；介电层117，覆盖所述下极板115的上表面；上极板119，位于所述介电层117上且覆盖部分所述介电层117。
所述MIM电容结构与所述沟槽110之间还包括氧化层112，具体而言，所述氧化层112覆盖所述介质层102及所述沟槽110的内壁，所述MIM电容结构形成于所述氧化层112上。使所述MIM电容结构与所述沟槽110之间绝缘。此外，所述MIM电容结构的侧壁与所述沟槽110的侧壁之间具有间隙，避免所述MIM电容结构与所述顶层金属互连结构104之间距离过近造成的漏电或短路现象。
进一步地，所述绝缘层124上还包括金属布线层(未图示)，所述金属布线层通过贯通所述绝缘层124的若干电连接件与所述顶层金属互连结构104、所述上极板119及所述下极板115电连接。为了满足T2Mx类型的顶层金属互连结构对于形成所述电连接件的所述绝缘层124厚度的需求，所述绝缘层124的厚度为
由于MIM电容结构的厚度及其工艺要求的所述绝缘层124的厚度之和为
T2Mx类型的顶层金属互连结构提供的所述绝缘层124的厚度不足以直接在所述介质层102上直接形成所述MIM电容结构，所以本发明通过在相邻的所述顶层金属互连结构104的之间的所述介质层102内形成所述沟槽110，并在所述沟槽110中形成所述MIM电容结构，降低所述MIM电容结构与所述介电层102之间的高度差，在不改变所述绝缘层124厚度的情况下，实现在T2Mx类型的顶层金属互连结构上形成所述MIM电容结构。其中，所以所述沟槽110的深度为
此外，所述沟槽110的侧壁与所述沟槽110的底部之间构成一钝角，且所述钝角的角度大于100°，使所述沟槽110的侧壁角度更加平缓，进而使后续在所述沟槽110侧壁上形成的膜层的厚度具有更好的均匀性，也便于后续膜层的去除。
图1为本实施例提供的一种半导体器件的制备方法的流程图，如图1所示，本发明提供了一种半导体器件的制备方法，包括：
步骤S1：提供衬底，在所述衬底上具有介质层，且所述介质层内具有栅极结构及若干顶层金属互连结构，每个顶层金属互连结构均包括至少两层电连接的金属互联层；
步骤S2：刻蚀所述介质层，以形成沟槽，所述沟槽从所述介质层的顶面延伸至所述介质层内，且所述沟槽位于相邻的所述顶层金属互连结构之间；
步骤S3：在所述沟槽内形成MIM电容结构，所述MIM电容结构向上延伸至高于所述介质层的顶面；
步骤S4：在所述介质层上形成绝缘层，所述绝缘层覆盖所述MIM电容结构及所述介质层。
图2～9为本发明提供的一种半导体器件的制备方法的相应步骤对应的结构示意图，下面结合附图2～9对本实施例提供的一种半导体器件的制备方法进行更详细的描述，其中图示了本发明的可选实施例。
如图2所示，提供衬底100，在所述衬底100上形成介质层102，所述介质层102内具有栅极结构(未图示)及若干顶层金属互连结构104，每个所述顶层金属互连结构104至少由两层电连接的金属互连层成。
本实施例中，所述介质层102具有多个膜层，但不以此为限。
在所述介质层102上形成介质阻挡层108，所述介质阻挡层108覆盖所述介质层102及所述顶层金属互连结构104。所述介质阻挡层108的材料为氮掺杂碳化硅(NDC)，所述介质阻挡层108可以防止所述顶层金属互连结构104中的金属材料与其它膜层直接接触，进而防止金属材料的扩散；同时所述介质阻挡层108也可以充当刻蚀停止层。
如图3所示，在所述介质阻挡层108上形成对准标记(AM，alignment mark)层，并对所述对准标记层进行曝光工艺，以形成对准标记。进而以所述对准标记层为掩膜刻蚀相邻的所述顶层金属互连结构104之间的所述介质阻挡层108及所述介质层102的部分厚度，以形成从所述介质层102的顶面延伸至所述介质层102内的沟槽110。其中，所述沟槽110的深度为
且所述沟槽110的侧壁与所述沟槽110的底部之间构成一钝角，所述钝角的角度大于100°，提高在所述沟槽110侧壁上形成的膜层的厚度均匀性的同时便于后续膜层的除去。
需要说明的是，使用对准标记层为掩膜刻蚀形成所述沟槽110，可以避免添加新的掩膜版，达到减少工艺步骤及成本的目的。
如图4所示，在所述介质阻挡层108上以此形成氧化层112及堆叠层，所述氧化层112覆盖所述介质阻挡层108及所述沟槽110，所述堆叠层覆盖所述氧化层112，所述堆叠层包括依次堆叠于所述氧化层112上的第一金属层114、介电材料层116、第二金属层118。
所述第一金属层114可以为金属铝、金属钛与氮化钛的叠层，所述介电材料层116的材料为氮化硅，所述第二金属层118的材料为氮化钛。
进一步地，在所述堆叠层上形成第一刻蚀停止层120，所述第一刻蚀停止层120覆盖所述堆叠层。所述第一刻蚀停止层120的材料可为氮化硅。
如图5所示，刻蚀所述第一刻蚀停止层120与所述第二金属层118，除去所述介质层102上及部分所述沟槽110内的所述第一刻蚀停止层120与所述第二金属层118，剩余的所述第二金属层118形成所述MIM电容结构的上极板119。
在形成所述上极板119的过程中，为了使所述上极板119外的所述第二金属层118去除干净，可以进行过刻蚀，以去除所述介电材料层116的部分厚度。
如图6所示，顺形地在所述介电材料层116上形成第二刻蚀停止层122，所述第二刻蚀停止层122覆盖所述第一刻蚀停止层120和所述介电材料层116，此时所述第二金属层118上的所述介电材料层116的厚度与所述第二刻蚀停止层122的厚度之和大于
所述上极板119上的所述第一刻蚀停止层120的厚度与所述第二刻蚀停止层122的厚度之和大于
其中，所述第二刻蚀停止层122的材料为氮化硅。
如图7所示，刻蚀所述第二刻蚀停止层122、所述介电材料层116与所述第一金属层114，除去所述介质层102上及所述沟槽110内的部分所述第二刻蚀停止层122、所述介电材料层116与所述第一金属层114，剩余的所述第一金属层114形成所述MIM电容结构的下极板115，剩余的所述介电材料层116形成所述MIM电容结构的介电层117。
所述下极板115位于所述沟槽110内，且覆盖所述沟槽110的部分底面；所述介电层117覆盖所述下极板115的上表面；所述上极板119，位于所述介电层117上且覆盖部分所述介电层117；所述上极板119、所述下极板115及所述介电层117组成所述MIM电容结构。
为了使所述下极板115之外的所述第二金属层118刻蚀干净，可以刻蚀部分所述氧化层112，以避免所述上极板119与所述下极板115之间因为残留金属而发生短路。
如图8所示，形成所述绝缘层124，所述绝缘层124覆盖所述氧化层112并填充所述沟槽110的剩余部分，然后对所述绝缘层124进行平坦化工艺，使所述绝缘层124上表面平整的同时使所述绝缘层124的厚度减薄。在本实施例中所述绝缘层124的厚度减薄至
满足T2Mx类型的顶层金属互连结构对所述绝缘层124厚度的要求。此时所述沟槽110底面至所述绝缘层124顶面的厚度大于
满足MIM电容工艺的要求。
如图9所示，刻蚀所述绝缘层124，在所述绝缘层124内形成露出所述顶层金属互连结构104、所述上极板119及所述下极板115的开口。最后在所述绝缘层124上形成金属层，所述金属层填充所述开口形成与所述顶层金属互连结构104、所述上极板119及所述下极板115连接的电连接件，刻蚀所述金属层以形成金属布线层(未图示)。
综上，本发明提供一种半导体器件及其制备方法，包括：衬底100，所述衬底100上具有介质层102，所述介质层102内具有栅极结构及若干顶层金属互连结构104，每个顶层金属互连结构104均包括至少两层电连接的金属互联层；沟槽110，从所述介质层102的顶面延伸至所述介质层102内，且位于相邻的所述顶层金属互连结构104之间；MIM电容结构，位于所述沟槽110内，且向上延伸至高于所述介质层102的顶面；绝缘层124，覆盖所述衬底100及所述MIM电容结构。在所述介质层102内形成所述沟槽110，通过在所述沟槽1101内形成所述MIM电容结构，降低所述MIM电容结构与所述介质层102之间的高度差，在不改变原有金属互连结构各膜层厚度的情况下，使所述绝缘层的厚度可以满足在T2Mx类型的顶层金属互连结构上制备所述MIM电容的工艺。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制备用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底上具有介质层，所述介质层内具有栅极结构及若干顶层金属互连结构，每个顶层金属互连结构均包括至少两层电连接的金属互联层；
沟槽，从所述介质层的顶面延伸至所述介质层内，且位于相邻的所述顶层金属互连结构之间；
MIM电容结构，位于所述沟槽内，且向上延伸至高于所述介质层的顶面；
绝缘层，覆盖所述衬底及所述MIM电容结构。
2.如权利要求1所述的一种半导体器件，其特征在于，所述沟槽的侧壁与所述沟槽的底部之间构成一钝角。
3.如权利要求1所述的一种半导体器件，其特征在于，所述沟槽的深度为
4.如权利要求1所述的一种半导体器件，其特征在于，所述MIM电容结构的侧壁与所述沟槽的侧壁之间具有间隙。
5.如权利要求1所述的一种半导体器件，其特征在于，所述MIM电容结构包括：
下极板，位于所述沟槽内且覆盖所述沟槽的部分底面；
介电层，位于所述下极板上且覆盖所述下极板的上表面；
上极板，位于所述介电层上且覆盖部分所述介电层。
6.如权利要求5所述的一种半导体器件，其特征在于，还包括：
金属布线层，位于所述绝缘层上，且通过若干电连接件与所述顶层金属互连结构、所述上极板及所述下极板电连接。
7.如权利要求1所述的一种半导体器件，其特征在于，所述绝缘层的厚度为
8.一种半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底上具有介质层，且所述介质层内具有栅极结构及若干顶层金属互连结构，每个顶层金属互连结构均包括至少两层电连接的金属互联层；
刻蚀所述介质层，以形成沟槽，所述沟槽从所述介质层的顶面延伸至所述介质层内，且所述沟槽位于相邻的所述顶层金属互连结构之间；
在所述沟槽内形成MIM电容结构，所述MIM电容结构向上延伸至高于所述介质层的顶面；
在所述介质层上形成绝缘层，所述绝缘层覆盖所述MIM电容结构及所述介质层。
9.如权利要求8所述的一种半导体器件的制备方法，其特征在于，形成所述MIM电容结构的步骤包括：
在所述介质层上形成堆叠层，所述堆叠层覆盖所述介质层及所述沟槽，所述堆叠层包括依次堆叠于所述介质层上的第一金属层、介电材料层及第二金属层；
刻蚀除去所述介质层表面及所述沟槽内的部分所述堆叠层，剩余的所述第一金属层、所述介电材料层及所述第二金属层分别构成所述MIM电容结构的下极板、介电层及上极板；
其中，所述下极板覆盖所述沟槽的部分底面，所述介电层覆盖所述下极板的上表面，所述上极板覆盖部分所述介电层。
10.如权利要求9所述的一种半导体器件的制备方法，其特征在于，形成所述MIM电容结构之后，还包括：
在所述介质层上形成所述绝缘层，所述绝缘层填充所述沟槽并覆盖所述介质层及所述MIM电容结构；
对所述绝缘层进行平坦化工艺；
刻蚀所述绝缘层，在所述绝缘层内形成露出所述顶层金属互连结构、所述上极板及所述下极板的开口；
在所述绝缘层上形成金属布线层以及在所述开口中形成电连接件，所述金属布线层通过若干所述电连接件与所述顶层金属互连结构、所述上极板及所述下极板电连接。
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