KR100592581B1 - 집적 회로용 콘택의 제조 방법 및 상기 콘택을 가진반도체 소자 - Google Patents

집적 회로용 콘택의 제조 방법 및 상기 콘택을 가진반도체 소자 Download PDF

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Abstract

본 발명은 반도체 기판의 하나의 또는 다수의 활성 영역에 하나의 (또는 다수의) 콘택을 제조하는 것에 관한 것으로, 접촉될 상기 활성 영역 상에 하나 또는 다수의 절연된 제어 라인이 배치될 수 있다. 상기 제어 라인은 예컨대 게이트 라인일 수 있다. 반도체 소자는 다음과 같이 제조된다: 반도체 기판 상에 폴리실리콘 층의 적층, 2개의 제어 라인을 적어도 부분적으로 커버하는 폴리실리콘 콘택을 활성 영역 위에 형성하기 위해 상기 폴리실리콘 층의 패터닝, 상기 폴리실리콘 콘택의 매립 하에 반도체 기판 상에 제 1 절연체 층의 제공, 폴리실리콘 콘택의 외측면의 노출 하에 상기 제 1 절연체 층의 부분적 제거 및 상기 폴리실리콘 콘택의 전기 접촉을 위해 반도체 기판 상에 금속 층의 제공.

Description

집적 회로용 콘택의 제조 방법 및 상기 콘택을 가진 반도체 소자{METHOD FOR THE PRODUCTION OF CONTACTS FOR INTEGRATED CIRCUITS AND SEMICONDUCTOR COMPONENT WITH SAID CONTACTS}
본 발명은 반도체 웨이퍼 상의 집적 회로(IC)용 콘택, 특히 비트 라인 콘택의 제조 방법, 및 특히 다이내믹 랜덤 액세스 메모리(DRAM)에 사용하기 위한, 상기 콘택을 가진 반도체 소자에 관한 것이다.
전기적 활성 구조물, 예컨대 트랜지스터, 커패시터 또는 DRAM의 메모리 셀에 속하는 모든 반도체 구조물이 임베드된 활성 영역(AA; 본 출원의 범주에서는 반도체 표면의 영역을 의미함)의 전기 접촉은 현대 IC, 특히 DRAM의 제조에 있어 중요한 문제이다. 신속한 전기적 스위칭 작업을 달성하기 위해서는 낮은 전기 저항 및 적은 커패시턴스가 필요하다.
반도체 칩 상의 집적 회로의 활성 영역을 예컨대 그 위에 놓인 (금속) 비트 라인과 접촉하기 위해서, 선행 기술에 따라 콘택 구조물이 반도체 칩의 절연층 내에 형성된 다음, 도전 재료로 채워진다. 상기 도전 재료의 밴드 구조는 그 아래 놓인, 접촉될 활성 영역의 밴드 구조에 매칭되는 것이 바람직하다. 실리콘을 기초로 하는 IC에서는 일반적으로 도핑된 폴리실리콘이 도전 재료로 사용된다.
활성 영역의 접촉을 위해 지금까지 통상적인 프로세스에서는 콘택의 제조가 다단계 방법에 의해 이루어진다. 반도체 기판의 표면상에, 즉 절연체 층(예컨대 실리콘 질화물로 이루어진) 내에 이미 포함된 제어 라인, 예컨대 게이트 라인(예컨대 도핑된 폴리실리콘으로 이루어진 게이트 콘택 GC) 상에 예컨대, TEOS 프로세스로 적층된 SiO2 로 이루어진 균일한 절연체 층이 제공된다. 포토리소그래피 패터닝 및 후속하는 국부적으로 작용하는 에칭 단계로 구성된 다음 단계에서, 상기 절연체 층의 접촉될 활성 영역에 소위 콘택 홀이 제공된다. 후속해서, 상기 콘택 홀이 도전 재료로 채워지고 연장된 (금속) 비트 라인으로 커버됨으로써, 활성 영역과 비트 라인 사이의 도전 접촉이 이루어진다(비트 라인 콘택 CB).
절연체 층 내에 형성된 콘택 홀은, 일반적으로 프로세스로 인해 수 나노미터 두께의 천연 절연 SiO2 층으로 커버된 활성 영역의 표면까지 이른다. 이러한 절연체 층에도 불구하고 상기 활성 영역과, 후속 단계에서 콘택 홀 내로 도입되는 도전 재료의 도전 접속이 이루어지도록 하기 위해, 상기 천연 산화물 층의 제거를 위한 여러 방법이 공지되어 있다. 상기 방법의 적용은 사용된 도전 재료에 의존한다.
밴드 구조가 활성 영역과 양호하게 일치함으로 인해, 특별한 장점을 제공하는 폴리실리콘이 도전 물질로서 사용되면(폴리실리콘 프로세스), 상기 천연 산화물 층이 선행 단계, 즉 습식 화학적 세정 단계에서 제거되어야 한다. 이를 위해, 화학 물질, 예컨대 BHF가 사용되는데, 상기 화학 물질은 천연 산화물 층과 더불어 종종 전체 표면상에 제공되는 절연체 층 또는 게이트 라인의 절연 클래딩(cladding) 을 침식시킨다. 이 경우, 국부적으로, 특히 절연체 층의 에지에서 절연체 층의 일정치 않은 재료 제거가 나타날 수 있다.
특별한 프로세스 기술적 어려움은 상기 세정 단계와 관련해서 불가피하게 나타나는 콘택 홀의 정확히 제어되지 않는 확대를 야기한다. 콘택 홀이 게이트 라인에 의해 추가로 공간적으로 제한되면, 그것을 둘러싸는 절연체 층도 일정치 않게 제거될 수 있다. 상기 둘러싸는 절연체 층의 심한 제거는 극단의 경우 임베드된 게이트 라인의 노출을 야기할 수 있다. 다음 단계에서 상기 콘택 홀이 폴리실리콘으로 채워지면, 폴리실리콘/비트 라인과 게이트 라인 사이의 도전 콘택 사이의 도전 접속이 일어날 수 있다. 즉, 관련 전자 소자가 단락된다.
그러나, 습식 화학적 세정 단계에서 너무 적은 재료 제거는 천연 산화물 층의 불완전한 제거를 야기한다. 따라서, 후속해서 폴리실리콘으로 콘택 홀을 채울 때, 활성 영역과 폴리실리콘 사이의 도전 콘택이 형성되지 않는다. 결국, 비트 라인과 활성 영역 사이의 전기 콘택이 형성되지 않고, 관련 전자 소자가 접촉되지 않는다.
상기 프로세스 기술적 어려움을 막기 위해, 지금까지는 콘택 홀의 직경을 작게 선택함으로써, 실제로 존재하는 게이트 라인에 대한 간격을 크게 유지하고 따라서 게이트 라인과 비트 라인 사이의 단락 위험을 최소화했다. 그러나, 콘택 홀의 이러한 작은 직경은 프로세스 엔지니어링면에서 또 다른 어려움을 야기한다. 첫째로는 작은 구조물에서는 포토리소그래피 프로세스의 비선형성으로 인해 예리한 구조물을 형성하는 것이 더 어려워지고, 둘째로는 작은 구조물에서는 후속 에칭 단계 시 종횡비가 심하게 제한된다.
따라서, 공지된 폴리실리콘 프로세스의 개발시, 무엇보다도 게이트 라인을 둘러싸는 절연체 층의 원치 않는 제거를 피하기 위해, 주로 에칭 공정의 화학적 선택성이 최적화되었다. 그러나, 이것은 큰 면적의 절연체 층과 게이트 라인을 둘러싸는 절연체에 대한 상이한 재료의 사용을 전제로 한다.
동일 출원인의 미공개 독일 출원 101 19 873.6에는 반도체 표면 상에 콘택을 제조하기 위한 대안적 방법이 공지되어 있는데, 상기 방법은 콘택 홀을 채우기 위한 도전 재료로서 금속의 사용을 기초로 한다. 상기 방법의 한 실시예에서, 금속 도전 재료가 (듀얼) 다마신(damascene) 프로세스에 의해 콘택 홀 내로 도입된다.
상기 공지된 방법의 바람직한 실시예에서는, 활성 영역의 표면 상의 천연 산화물의 습식 화학적 제거가 필요치 않은데, 그 이유는 "셀프-얼라인 콘택"(SAC)의 방법에 따른 천연 산화물이 금속 도전 물질과 천연 산화물 사이의 환원 실리콘 형성에 의해 제거되기 때문이다. 그러나, 상기 "셀프-얼라인 콘택"의 방법은 소수의 금속에 국한된다. 금속 Mo, W, Ti 및 Ta 만이 특히 적합하며, 지금까지는 Ti가 주로 사용된다. 예컨대 구리와 같은 다른 금속이 도전 재료로 사용되면, 전술한 단점을 가진, 천연 산화물 층의 제거를 위한 에칭 단계가 필요하다.
또한, 금속 도체 재료의 사용시, 옴 저항의 금속 반도체 콘택을 형성하기 위해 활성 영역 표면의 의도된 도핑이 필요하다. 상기 도핑과 후속하는 어닐링 단계는 추가 비용을 수반하는 추가의 단계를 필요로 한다.
본 발명의 목적은 반도체 기판상의 집적 회로(IC)용 콘택, 특히 비트 라인 콘택의 제조 방법을 개선시키고 상기 콘택을 가진 반도체 소자를 제공하는 것이다.
상기 목적은 청구항 제 1항의 특징을 가진 방법 및 청구항 제 8항의 특징을 가진 반도체 소자에 의해 달성된다.
본 발명에 따른 방법에 의해, 반도체 기판의 하나 또는 다수의 활성 영역 상에 하나의 (또는 다수의) 콘택이 형성되는데, 접촉될 활성 영역 상에 하나 또는 다수의 절연된 제어 라인이 배치되며, 상기 제어 라인 사이에 콘택이 형성된다. 상기 제어 라인은 예컨대 게이트 라인일 수 있다.
상기 방법은 하기 단계를 포함한다:
a) 반도체 웨이퍼(1)에 폴리실리콘 층(3)을 제공하는 단계,
b) 2개의 제어 라인(7)을 적어도 부분적으로 커버하는 폴리실리콘 콘택(4)을 활성 영역(2) 위에 형성하기 위해, 폴리실리콘 층(3)을 패터닝하는 단계,
c) 상기 폴리실리콘 콘택의 임베드 하에 반도체 웨이퍼(1)에 제 1 절연체 층(5)을 제공하는 단계,
d) 상기 폴리실리콘 콘택(4)의 외측면의 노출 하에 제 1 절연체 층(5)을 부분적으로 제거하는 단계, 및
e) 상기 폴리실리콘 콘택(4)의 전기 접촉을 위해 반도체 웨이퍼(1)에 금속층(6)을 제공하는 단계.
물론, 하나의 활성 영역 상에 또는 다수의 활성 영역 상에 다수의 콘택을 평행하게 형성하는 것이 가능하다. 그러나, 이하에서는 편의상 하나의 활성 영역 상 에 하나의 콘택의 형성에 대해서만 설명한다. 또한, "반도체 웨이퍼에 하나의 층의 제공"은 반도체 기판의 전체 표면상에 균일한 층을 큰 표면으로 제공하는 것을 의미한다. 반도체 기판의 표면은 이미 다수의 (패터닝된) 층으로 커버될 수 있다.
본 방법의 범주에서 제 1 단계에서는 접촉될 활성 표면상에 공간적으로 절연되어 배치된 도전 폴리실리콘 콘택이 형성되는데, 상기 콘택은 특히 제어 라인을 둘러싸는 절연체 층의 일부를 커버할 수 있다. 상기 콘택 영역에서, 특히 셀프-얼라인 콘택의 프로세스를 적용하는 경우, 하나 또는 다수의 제어 라인과 형성될 콘택, 특히 비트 라인 콘택 사이의 단락이 종종 발생한다.
이에 반해, 적합한 에칭 방법에 의해 폴리실리콘 콘택을 형성하기 위한 폴리실리콘 층의 패터닝된 제거 시에, 상기 콘택 영역이 폴리실리콘 콘택 자체에 의해 보호된다. 특히 에지 영역에서 제어 라인을 포함하는 절연체 층의 (일정치 않은) 제거는 콘택이 제공되지 않는 영역에서만 나타난다. 상기 영역은 일반적으로 후속 프로세스 단계에서 절연 재료로 채워진다. 따라서, 단락 위험이 있는 콘택 영역에서는 제어 라인을 포함하는 절연체 층의 제거가 발생되지 않을 수 있다. 이로 인해, 하나 또는 다수의 제어 라인과 폴리실리콘 콘택 사이의 단락이 확실하게 피해질 수 있다.
폴리실리콘 콘택에 의한, 단락 위험이 있는 콘택 영역의 이러한 셀프 커버링은 또한 제어 라인과 폴리실리콘 콘택 사이의 단락 위험이 증가되지 않으면서 폴리실리콘 콘택의 큰 직경이 실현될 수 있게 한다. 이와는 달리, 셀프-얼라인 콘택의 방법에서 상기 콘택의 확대는 단락의 위험을 증가시키는데, 그 이유는 콘택 확대와 병행해서 제어 라인을 포함하는 절연체 층을 가진 자유 에칭 콘택면도 확대되며 상기 콘택면은 콘택 홀의 패터닝 시 일정치 않게 제거되기 때문이다.
따라서, 본 발명에 따른 방법은 보다 큰 콘택 치수, 특히 직경을 허용한다는 추가의 장점을 갖는다. 보다 큰 콘택 치수는 첫째로는 리소그래피에서 큰 장점을 제공하고, 둘째로는 형성된 콘택의 전기 저항을 감소시킴으로써, 제어되는 반도체 소자의 실현 가능한 스위칭 속도가 개선된다.
본 발명에 따른 방법은 활성 영역 상에 형성될 콘택이 먼저 제공된 절연체 층 내의 콘택 홀을 채움으로써 형성되는 것이 아니라, 먼저 상기 콘택이 적합한 도전 재료로 이루어진 연장된 층의 패터닝에 의해 형성된 다음, 후속 단계에서 절연체 층 내로 임베드되는 것을 기초로 한다.
본 발명에 따른 방법의 특별한 장점은 폴리실리콘 층의 전기적 특성이 접촉될 활성 영역의 전기적 특성에 매칭되도록, 단계 a)에서 제공된 폴리실리콘 층이 이물질로 도핑될 때 얻어진다. 접촉될 활성 영역의 전기적 특성은 예컨대 공간적으로 상이한 이물질 도핑으로 인해 국부적으로 상이해질 수 있다.
단계 b)에 따른 폴리실리콘 층의 패터닝을 위해, 바람직하게는 제 1 마스크가 예컨대 레지스트 층 또는 표면 산화물 층의 형태로 반도체 기판, 즉 폴리실리콘 층의 표면상에 제공된다. 상기 제 1 마스크는 공지된 리소그래피 방법에 의해 패터닝된다. 선택될 리소그래피 방법은 사용된 마스크 재료에 의해 결정된다. 후속 제거 단계에서 폴리실리콘 층이 패터닝되어 활성 영역 위에 폴리실리콘 콘택의 형성 하에 제거된다. 이를 위해, 큰 종횡비를 허용하는 예컨대 반응성 이온 에칭(RIE)과 같은 강력한 이방성 에칭 프로세스가 사용된다.
단계 c)에서 제공된 제 1 절연체 층이 포스포실리케이트 유리(PSG) 또는 붕소 및 인으로 도핑된 실리케이트 유리(BPSG)로 이루어지면 추가의 장점이 얻어진다. PSG 및 BPSG는 형성된 콘택 구조물의 평탄화 시에 특별한 장점을 제공하는데, 그 이유는 이것이 열 융합 및 후속 에칭 백에 의해 선택적으로 제거되고 평탄화될 수 있기 때문이다. 또한, 이것이 화학적 기계적 폴리싱(CMP)에 의해 큰 표면에서도 효과적으로 제거될 수 있다.
제 1 절연체 층 내에 경우에 따라 포함된 도펀트가 반도체 구조물 내로 외방 확산되는 것을 방지하기 위해, 바람직하게는 단계 c)에서 이루어지는, 폴리실리콘 콘택의 형성을 위한 폴리실리콘 층의 패터닝 후에 제 1 라이너 층이 확산 배리어로서 반도체 기판 상에 제공될 수 있다. 이러한 확산 배리어는 제어 라인과 폴리실리콘 콘택을 가진 접촉될 활성 영역을 포함하고 나중의 컨디셔닝 단계에서 제 1 절연체 층 내에 포함된 도펀트에 의한 오염을 방지한다.
단계 a) 내지 c)에 후속하는 단계 d) 폴리실리콘 콘택의 외측면의 노출 하에 제 1 절연체 층의 부분적 제거 및 e) 폴리실리콘 콘택의 전기 접촉을 위해 반도체 기판 상에 금속층의 제공은 i 번째 금속층 레벨 M-i의 부분일 수 있는 금속 공급 컨덕터를 형성할 수 있게 한다. 폴리실리콘 콘택의 노출은 예컨대 화학적 기계적 폴리싱에 의해 이루어질 수 있다.
그러나, 폴리실리콘 콘택의 노출된 외측면은 대부분의 경우 절연 천연 SiO2 층으로 커버된다는 것에 주의해야 한다. 상기 SiO2 층은 폴리실리콘 콘택과 금속 층의 직접적인 접촉을 방지한다. 이것은 규화물 형성에 의해 고전도 층으로 변환될 수 있고, 상기 고전도 층은 첫째로는 반도체 폴리실리콘 콘택의 그리고 둘째로는 금속 층의 전기적 특성에 매칭된다. 이러한 규화물 층에 의해, 폴리실리콘 콘택과 금속 층 사이의 옴저항 콘택이 형성될 수 있다. 따라서, 셀프-얼라인 콘택의 방법은 본 발명에 따른 방법의 범주에서 폴리실리콘 콘택의 상부 외측면과 금속 층 사이의 도전 접속을 형성하기 위해서만 사용된다.
폴리실리콘 콘택의 외측면상에 실제로 존재하는 천연 SiO2 층의 변환을 위해, 단계 d)에서 이루어지는 제 1 절연체 층의 부분적인 제거 후에, 바람직하게는 폴리실리콘 콘택과 함께 규화물 형성을 위해 제공되는 제 2 라이너 층이 반도체 기판 상에 제공된다. 상기 제 2 라이너 층은 예컨대 금속 티탄, 코발트 또는 니켈로 이루어질 수 있다. 상기 제 2 라이너 층의 필요한 두께는 변환될 SiO2 층의 두께에 의해 결정된다.
경우에 따라 필요한 금속 층의 패터닝을 수행하기 위해, 반도체 기판 상에 금속 층을 제공하기 전에 예컨대 TEOS 프로세스로 적층된 SiO2 또는 PSG로 이루어질 수 있는 제 2 절연체 층이 제공되는 것이 바람직하다. 그리고 나서, 제 2 절연체 층은, 형성될 금속 층에서 인터커넥트의 형상을 결정하기 위해 공지된 리소그래피 방법에 의해 패터닝된다. 제 2 절연체 층의 패터닝 후에야 추가의 단계에서 금속층이 제공된다. 궁극적으로, 새로운 평탄화 단계에 의해, 형성된 구조물을 지지하 는 반도체 기판의 표면이 평탄화되고 및/또는 제거될 수 있다. 전술한 바와 같이 고전도 규화물 층의 형성을 위해 폴리실리콘 콘택의 외측면 상에 제공될 제 2 라이너 층은 바람직하게는 제 2 절연체 층의 패터닝 후에, 그러나 반도체 기판 상에 금속 층의 제공 전에 제공된다.
본 발명의 또 다른 대상은 하나 이상의 활성 영역이 배치되는 반도체 웨이퍼를 기초로 하는 반도체 소자이다. 이 경우, 상기 반도체 소자는 청구항 제 1항의 방법에 따라 제조된 활성 영역과의 하나 이상의 전기 콘택을 갖는다. 특히, 상기 반도체 소자는 개별 반도체 스위칭 소자, 전체 메모리 셀, 또는 반도체 메모리이다. 상기 반도체 소자가 다이내믹 랜덤 액세스 메모리(DRAM)이면, 특별한 장점이 얻어진다.
본 발명의 또 다른 장점 및 특징은 종속 청구항 및 도면을 참고로 설명되는 하기 실시예 설명에 제시된다.
도 1은 반도체 칩의 활성 영역 내에 배치되며 공통의 비트 라인을 통해 제어되는 DRAM의 2개의 다이내믹 메모리 셀의 단면도.
도 2는 n-도핑된 폴리실리콘 층을 가진 도 1의 활성 영역의 단면도.
도 3은 패터닝된 포토레지스트 층을 가진 선행 도면의 단면도.
도 4는 폴리실리콘 층의 패터닝된 제거 및 포토레지스트의 제거 후에 선행 도면의 단면도.
도 5는 라이너 층을 가진 선행 도면의 단면도.
도 6은 제공되어 융합된 PSG 층을 가진 선행 도면의 단면도.
도 7는 화학적 기계적 폴리싱에 의한 평탄화 단계 후 선행 도면의 단면도.
도 8는 SiO2층을 가진 선행 도면의 단면도.
도 9는 Ti 라이너 층을 가진 0번째 금속층 레벨 MO을 형성하기 위한 SiO2층의 패터닝된 제거 후 선행 도면의 단면도.
도 10는 제공되어 평탄화된 텅스텐-MO 레벨을 가진 선행 도면의 단면도.
도 11은 MO 레벨의 인터커넥트에 대한 횡단면으로서, 도 10의 구조물의 단면도.
도 12는 도 10의 구조물과 유사하게 구성된 구조물의 평면도.
도 1은 표면에 활성 영역(2)및 패시브 영역(12)을 가진 반도체 칩(1)의 단면도이다. 활성 영역(2)에는 트렌치 커패시터(15)를 포함하는 2개의 다이내믹 메모리 셀(26)이 집적된다.
트렌치 커패시터(15)는 2개의 선택 트랜지스터(16)에 의해 구동되고, 그 제조는 바람직하게는 플레이너 기술로 이루어진다. 선택 트랜지스터(16)는 각각 2개의 n-도핑된 확산 영역(17)을 포함한다. 반도체 웨이퍼(1)의 활성 영역(2)은 균일하게 p 도핑된다. n-도핑된 확산 영역(17)은 선택 트랜지스터(16)의 소오스 및 드레인 전극을 규정한다.
n-도핑된 확산 영역들(17) 사이에는 p 도핑된 채널(18)이 배치된다. 상기 채널(18) 위에는 스트립형으로 연장된, n 고도핑된 영역(19)이 배치되고, 상기 영역(19)은 얇은 절연체 층(20)에 의해 채널(18)로부터 분리된다. 얇은 절연층(20)은 예컨대 수 나노미터 천연 SiO2로 이루어질 수 있다. n-도핑된 영역(19)의 외측면은 절연 커버층(13)에 의해 커버된다. n-도핑된 영역(19)의 측면은 절연 플랭크(14)에 의해 커버된다. 커버층(13)과 플랭크(14)는 바람직하게는 수 십 나노미터 실리콘 질화물로 형성될 수 있다. n-도핑된 영역(19)과 그를 둘러싸는 절연층(13, 14 및 15)은 게이트 라인(7)을 형성하며, 상기 게이트 라인(7)을 통해 선택 트랜지스터(16)가 구동된다.
트렌치 커패시터(15)는 n 고도핑된 재료로 채워지고, 상기 재료는 내측 커패시터 전극(21)을 형성한다. 상기 내측 커패시터 전극(21)은 p 도핑된 활성영역(2) 내부의, 외측 커패시터 전극(23)을 형성하는 n 고도핑된 영역의 얇은 유전층(22)에 의해 둘러싸인다. 상기 유전층은 높은 유전 상수(εr)를 갖는다.
선택 트랜지스터(16)의 확산 영역(17)을 외측 커패시터 전극(23)에 도전 접속하기 위해, 이것은 n-도핑된 확산 영역(17)으로 형성된 선택 트랜지스터(16)의 드레인 전극과의 중첩을 갖는다.
메모리 셀(26)의 상기 구성은 제 2 메모리 셀(26)에서 거울-대칭으로 반복된다. 2개의 선택 트랜지스터(16)의 2개의 n-도핑된 확산 영역(17)은 2개의 선택 트랜지스터(16)의 공통 소오스 전극을 형성하도록 중첩된다.
일반적으로 반도체 웨이퍼(1)에는 다수의 활성 영역(2)이 집적되는데, 상기 활성 영역은 여러 활성 영역(2) 사이의 크로스토크를 방지하기 위해 패시브 영역(12)에 의해 서로 분리되어 있다. 상기 패시브 영역(12)은 예컨대 "얕은 트렌치 절연체(STI)"로 설계될 수 있다.
내측 커패시터 전극(21)의 접촉은 본 발명에 따른 방법의 다음 설명에 관련되지 않기 때문에, 이것을 위해 필요한 공급 컨덕터가 도 1에 도시되지 않는다.
선택 트랜지스터(16)의 공통 소오스 전극을 형성하는 n-도핑된 확산 영역(17)과 그 위에 놓인 금속 비트 라인의 전기 접촉을 위해, 반도체 웨이퍼(1)의 전체 표면은 폴리실리콘 층(3)으로 균일하게 커버된다. 그 두께는 둘러싼 절연체 층을 포함하는 게이트 라인(7)이 도 2에 도시된 바와 같이 폴리실리콘 층(3) 아래 완전히 매립되도록 설정된다.
그리고 나서, 폴리실리콘 층(3)의 전체 표면은 제 1 마스크(11)를 형성하는 포토레지스트로 균일하게 커버된다. 상기 포토레지스트는 통상의 포토리소그래피 기술에 의해 노광되며 패터닝되어 제거된다. 도 3에 나타나는 바와 같이, 폴리실리콘 층(3)상에 패터닝된 제 1 마스크(11)가 남는다.
그리고 나서, 이방성 에칭 프로세스에 의해 폴리실리콘 층(3)이 반도체 웨이퍼(1)의 표면까지 패터닝되어 제거된다. 그 다음에, 상기 제 1 마스크(11)가 제거된다. 도 4에 나타난 폴리실리콘 콘택(4), 즉 중앙 영역에서 선택 트랜지스터(16)의 공통 소오스 전극 상에 직접 놓인 폴리실리콘 콘택(4)이 남아서, 2개의 게이트 라인(7)을 적어도 부분적으로 커버한다.
이방성 에칭 프로세스의 사용은 첫째로는 형성된 폴리실리콘 콘택(4)이 급경 사의 플랭크를 가지며, 둘째로는 이것이 게이트 라인(7)의 노출된 플랭크(14)에서의 재료 제거를 감소시킨다는 장점을 갖는다.
후속해서, 도 5에 도시된 바와 같이, 폴리실리콘 콘택(4)과 게이트 라인(7)을 가진 반도체 기판의 전체 표면이 얇은 제 1 라이너 층(8)으로 커버된다. 상기 제 1 라이너 층은 후속해서 제공되는 층의 이온에 대한 확산 배리어의 역할을 하고, 예컨대 얇은 실리콘 질화물 층으로 이루어질 수 있다.
여기서, 제 1 라이너 층(8)은 실리콘 옥시 질화물 층으로 이루어지는 것이 특히 바람직하다. 상기 층은 전체 구조물의 평탄화와 관련한 장점을 가지며 추가로 이온 오염에 대한 게터(getter) 기능을 한다. 도 5는 제 1 라이너 층(8)을 가진 구조물을 도시한다.
다음 단계에서, 지금까지 형성된 전체 구조물이 제 1 절연체 층(5)으로 커버된다. 이것은 예컨대 인 도핑된 실리케이트 유리 또는 붕소 및 인 도핑된 실리케이트 유리로 이루어질 수 있다. 이러한 실리케이트 유리 층이 후속해서 열로 융합됨으로써, 패터닝으로 인한 레벨 차가 보상된다. 도 6에는 제 1 절연체 층(5)으로서 융합된 붕소 실리케이트 유리 층으로 커버된 폴리실리콘 콘택(4)이 도시된다.
남은 레벨 차이는 폴리실리콘 콘택(4)의 외측면을 노출시키는 후속 평탄화 단계에 의해 보상된다. 폴리실리콘 콘택(4)의 외측면을 커버하는 제 1 라이너 층(8)도 제거된다. 따라서, 도 7에 도시된 구조물이 형성된다.
다음으로, 반도체 웨이퍼(1)의 전체 표면이 제 2 절연체 층(10)으로 균일하게 커버된다. 이것은 제 1 금속층 레벨 M-0의 임베딩을 위해 제공되며 예컨대, TEOS 방법으로 제공된 SiO2로 이루어질 수 있다. 상기 제 2 절연체 층(10)내로 재차 공지된 포토리소그래피 패터닝 방법에 의해 제 1 금속층 레벨 M-0의 금속 인터커넥트(24)의 경로가 패터닝된다. 상기 프로세스에서, 후속 인터커넥트(24)의 위치에서 제 2 절연체 층(10)은 폴리실리콘 콘택(4)의 외측면에 이를 때까지 제거된다. 바람직하게는, 폴리실리콘 콘택(4)의 외측면에서 절연체 층의 잔류물 없는 제거를 보장하기 위해, 상기 제거가 약간 더 큰 깊이까지 이루어진다.
그러나, 제 2 절연체 층(10)의 패터닝된 제거와 폴리실리콘 콘택(4)의 외측면의 노출에 의해, 일반적으로 표면 근처 층에서 폴리실리콘 콘택(4)의 외측면이 산화된다. 상기 절연 SiO2 층은 금속 반도체 전이에서의 통상의 현상과 더불어, 폴리실리콘 콘택(4)과 그 위에 놓인 제 1 금속층 레벨 M-0의 금속 인터커넥트(24)의 직접적인 접촉을 방지한다.
셀프-얼라인 콘택 프로세스가 폴리실리콘 콘택(4)의 외측면과 그 바로 위에 놓인 금속 인터커넥트(24) 사이의 콘택을 형성하기 위해 사용되는 것이 바람직한 것으로 나타났다. 이를 위해, 패터닝된 제 2 절연체 층(10)상에 예컨대 티탄으로 이루어질 수 있는 얇은 제 2 라이너 층(9)이 제공된다. 그러나, 고전도 규화물의 형성하면서 폴리실리콘 콘택(4)의 표면에 있는 천연 SiO2 층을 감소시키는 모든 금속이 적합하다. 규화물 형성을 위해 티탄, 코발트 및 니켈이 특히 적합한 것으로 나타났다. 도 9는 제 2 라이너 층(9)의 제공 후에 형성된 구조물을 도시한다. 이 경우, 선행 에칭 단계에서, 페이퍼 평면에서 형성된 폴리실리콘 콘택(4)과 접속되 어야 하는 제 1 금속층 레벨 M-0의 인터커넥트(24)를 위해 노출된 채널이 형성된다. 따라서, 도 9의 반도체 웨이퍼(1)의 표면은 제 2 절연체 층(10)을 갖지 않는 것으로 나타난다. 그러나, 실제로는 반도체 웨이퍼(1)의 표면이 부분적으로 제 2 절연체 층(10)에 의해 커버된다.
도 10에 나타나는 최종 단계에서, 반도체 웨이퍼(1)의 전체 표면이 금속층(6)으로 균일하게 커버됨으로써, 제 2 절연체 층(10)에 형성된 트렌치가 금속으로 채워진다. 바람직하게는 이것을 위해 텅스텐이 사용될 수 있다. 이로써, 집적 회로용 콘택을 제조하기 위한 본 발명에 따른 방법이 종료된다.
반도체 웨이퍼(1)상에 추가 층의 구성 및 그 패터닝 등은 선행 기술에 공지된 방법에 따라 이루어질 수 있다. 특히, 제 2 절연체 층(10)에 형성된 트렌치를 금속으로 채운 다음에, 반도체 웨이퍼(1)상에 추가의 층을 제공하기 위한 평탄한 표면을 형성하기 위해 평탄화 단계가 이어진다.
도 11은 DRAM의 단면을 나타낸다. 도면은 반도체 웨이퍼(1)의 단면도이며, 상기 기판 상에 DRAM이 구성되고 그 표면에 다수의 활성 영역(2)이 배치된다. 상기 활성 영역(2)이 패시브 영역(12)에 의해 서로 분리됨으로써, 개별 활성 영역(2) 사이의 크로스토크가 억제된다. 패시브 영역(12)은 예컨대 "얕은 트렌치 절연체"로 실시될 수 있다. 활성 영역(2)상에는 각각 폴리실리콘 콘택(4)이 배치된다. 폴리실리콘 콘택(4)내에 편의상 도 11에 도시되지 않은 게이트 라인(7)이 집적될 수 있다. 원칙적으로 개별 폴리실리콘 콘택(4)의 구성은 도 10에 도시된, 게이트 라인(7)을 포함하는 폴리실리콘 콘택의 구성에 상응한다.
폴리실리콘 콘택(4)은 제 1 절연체 층(5)내로 임베드된다. 이것은 선행 실시예에서와 같이 인 도핑된 실리케이트 유리(PSG)로 이루어질 수 있다. 폴리실리콘 콘택(4)의 외측면은 제 2 절연체 층(10)에서 금속층 레벨 M-0의 금속 인터커넥트(24)와 직접 접속된다. 제 2 절연체 층(10)은 선행 실시예에서와 같이 TEOS 방법으로 적층된 SiO2로 이루어질 수 있다. 이 경우, 금속층(10)의 금속으로는 텅스텐이 사용될 수 있다.
금속층(24)과 도전 접속된 도 10에 도시된 폴리실리콘 콘택(4)과 유사하게, 도 11에 도시된 구조물에도 제 1 라이너 층(8) 및 제 2 라이너 층(9)이 있다. 그러나, 이것은 편의상 도 11에 도시되지 않는다. 도 11은 제 1 실시예에서와 유사하게 본 발명에 따른 폴리실리콘 콘택(4)에 의해 제 1 금속층 레벨 M-0, 특히 상기 제 1 금속층 레벨의 금속 비트 라인에 접속된 다수의 활성 영역(2)을 포함하는 반도체 구조물의 구성을 개략적으로만 나타낸다.
도 12에는 제 2 절연체 층(10)내로 임베드된 금속 인터커넥트(24)로 이루어진 제 1 금속층 레벨 M-0의 구조가 나타난다.
도 12는 도 11에 도시된 구조물의 구성에 상응하는 구성을 가진 DRAM 반도체 구조물의 평면도를 도시한다. 이것은 다수의 활성 영역(2)이 집적된 반도체 웨이퍼(1)으로 이루어진다. 활성 영역(2)에 배치된 선택 트랜지스터(16)의 제어를 위해 제공되는 다수의 게이트 라인(7)이 반도체 웨이퍼(1)의 표면에 연장된다. 도 12는 도 1에 도시된 구성에 상응하는 구성을 가진 2개의 메모리 필드(25)의 접촉을 개략적으로 도시한다. 각각의 메모리 필드(25)는 개별적으로 제어 가능한 2개의 메모리 셀(26)을 포함한다. 메모리 필드(25)의 각각의 메모리 셀(26)의 선택 트랜지스터(16)가 별도의 게이트 라인(7)을 통해 제어된다. 2개의 메모리 셀(26)로 이루어진 메모리 필드(25)의 공통 소오스 전극은 폴리실리콘 콘택(4)에 의해 관련 금속 비트라인(24)에 접속된다. 상기 폴리실리콘 콘택(4)은 본 발명에 따른 방법에 의해 제조된다. 도 12에 타원으로 도시된 폴리실리콘 콘택(4)의 구성은 도 10에 도시된 것에 상응한다. 기능성 다이내믹 메모리 셀에 필요한 다른 모든 구조물, 예컨대 트렌치 커패시터(15)의 내측 커패시터 전극(21)에 접속된, 커패시터 내용을 판독하기 위한 인터커넥트는 본 발명에 따른 방법과 관련해서 중요하지 않기 때문에 도 12에 도시되지 않는다.

Claims (9)

  1. 반도체 웨이퍼(1)내의 활성 영역(2)상에서 2개의 제어 라인(7) 사이에 형성되는, 반도체 웨이퍼(1)상의 집적 회로(IC)용 콘택, 특히 비트 라인 콘택의 제조 방법에 있어서,
    a) 상기 2개의 제어 라인(7)을 완전히 매립하도록 설정된 두께를 가진 폴리실리콘 층(3)을 반도체 웨이퍼(1)에 제공하는 단계,
    b) 상기 2개의 제어 라인(7)을 적어도 부분적으로 커버하는 폴리실리콘 콘택(4)이 상기 2개의 제어 라인(7) 사이에서 활성 영역(2) 위에 남도록, 상기 폴리실리콘 층(3)을 패터닝하는 단계,
    c) 상기 폴리실리콘 콘택(4)의 임베드 하에, 상기 반도체 웨이퍼(1)에 제 1 절연체 층(5)을 제공하는 단계,
    d) 상기 폴리실리콘 콘택(4)의 외측면이 노출되도록, 제 1 절연체 층(5)을 부분적으로 제거하는 단계,
    e) 상기 제 1 절연체 층(5)에 제 2 절연체 층(10)을 제공하는 단계,
    f) 인터커넥트(6, 9, 24)의 경로를 정하기 위해, 상기 폴리실리콘 콘택(4)의 외측면으로부터 제거되는 상기 제 2 절연체 층(10)을 패터닝하는 단계를 포함하되, 상기 인터커넥트(6, 9, 24)의 경로는 상기 폴리실리콘 콘택(4)의 양측에서 상기 폴리실리콘 콘택(4)의 상부면 아래에 위치하며,
    g) 상기 제 2 절연체 층(10)에서 인터커넥트(6, 9, 24)를 형성하는 트렌치를 채우기 위해, 상기 폴리실리콘 콘택(4)과 전기 접촉되는 금속층(6)을 반도체 웨이퍼(1)에 제공하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적 회로용 콘택의 제조 방법.
  2. 제 1항에 있어서,
    상기 폴리실리콘 층(3)이 외부 원자(foreign atoms)로 도핑됨으로써, 상기 폴리실리콘 층(3)의 전기적 특성이 접촉될 상기 활성 영역(2)의 국부적 전기적 특성에 매칭되는 것을 특징으로 하는 집적 회로용 콘택의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 단계 b)에 따른 상기 폴리실리콘 층(3)의 패터닝을 위하여, 리소그래피 프로세스에 의해 패터닝되는 제 1 마스크(11)가 반도체 웨이퍼(1)에 제공되고, 상기 폴리실리콘 층(3)은 상기 활성 영역(2) 위에 상기 폴리실리콘 콘택(4)을 형성하기 위하여 반응성 이온 에칭(RIE)과 같은 강한 이방성 에칭 프로세스에 의해 패터닝되어 제거되는 것을 특징으로 하는 집적 회로용 콘택의 제조 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제 1 절연체 층(5)은 포스포실리케이트 유리(PSG) 또는 붕소 및 인으로 도핑된 실리케이트 유리(BPSG)로 이루어지는 것을 특징으로 하는 집적 회로용 콘택의 제조 방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 폴리실리콘 콘택(4)을 형성하기 위하여, 상기 단계 c)에서 이루어지는 상기 폴리실리콘 층(3)의 패터닝 후에, 제 1 라이너 층(8)이 확산 배리어로서 반도체 웨이퍼(1)에 제공되는 것을 특징으로 하는 집적 회로용 콘택의 제조 방법.
  6. 제 1항 또는 제 2항에 있어서,
    상기 단계 d)에서 이루어지는, 상기 폴리실리콘 콘택(4)의 외측면의 노출 하에, 상기 제 1 절연체 층(5)의 부분적 제거 후에, 상기 폴리실리콘 콘택(4)과 함께 규화물 형성을 위해 의도되는 제 2 라이너 층(9)이 반도체 웨이퍼(1)에 제공되는 것을 특징으로 하는 집적 회로용 콘택의 제조 방법.
  7. 제 1항 또는 제 2항에 있어서,
    상기 단계 f)에서 상기 폴리실리콘 콘택(4)의 외측면 바로 아래의 깊이까지 재료가 제거되는 것을 특징으로 하는 집적 회로용 콘택의 제조 방법.
  8. 반도체 소자, 특히 반도체 메모리 셀에 있어서,
    하나 이상의 활성 영역(2)이 형성되고 상기 활성 영역(2) 위에 하나 이상의 전기 콘택이 제공되는 반도체 웨이퍼(1)를 구비하여, 상기 콘택은 금속층(6)과 전기 접촉되며 2개의 절연된 제어 라인(7) 사이에 배치되고, 상기 전기 콘택은 상기 활성 영역(2) 위에 폴리실리콘 콘택(4)을 가지고, 상기 폴리실리콘 콘택(4)은 제 1 절연층(5)내에 임베드되어, 상기 2개의 제어 라인(7)을 적어도 부분적으로 커버하며, 그 외측면에서 상기 금속층(6)에 의해 전기 접촉되며, 상기 금속층(6)은 제 2 절연체 층(10)내의 트렌치를 채우며, 상기 제 1 절연체 층(5)에 제공되어, 인터커넥트(6, 9, 24)를 형성하며, 상기 인터커넥트(6, 9, 24)는 상기 전기 컨택(4)과 교차되고, 상기 인터커넥트의 하부면은 상기 전기 컨택의 양측에서 상기 전기 컨택의 상부면 아래에 위치하는 것을 특징으로 하는 반도체 소자.
  9. 제 8항에 있어서,
    상기 반도체 소자는 다이내믹 랜덤 액세스 메모리(DRAM)인 것을 특징으로 하는 반도체 소자.
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