KR100364798B1 - 반도체 메모리 장치 제조 방법 - Google Patents

반도체 메모리 장치 제조 방법 Download PDF

Info

Publication number
KR100364798B1
KR100364798B1 KR1020000017401A KR20000017401A KR100364798B1 KR 100364798 B1 KR100364798 B1 KR 100364798B1 KR 1020000017401 A KR1020000017401 A KR 1020000017401A KR 20000017401 A KR20000017401 A KR 20000017401A KR 100364798 B1 KR100364798 B1 KR 100364798B1
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
forming
bit line
semiconductor
Prior art date
Application number
KR1020000017401A
Other languages
English (en)
Other versions
KR20010094036A (ko
Inventor
이평우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000017401A priority Critical patent/KR100364798B1/ko
Priority to US09/710,958 priority patent/US6350650B1/en
Priority to JP2001080326A priority patent/JP2001298167A/ja
Publication of KR20010094036A publication Critical patent/KR20010094036A/ko
Application granted granted Critical
Publication of KR100364798B1 publication Critical patent/KR100364798B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 메모리 장치 제조 방법이 제안된다. 이 방법에 따르면 반도체 기판의 표면 내에 필드 영역을 형성하는 것에 의해 셀 어레이 영역과 주변회로 영역이 정의 된다. 상기 셀 어레이 영역 상에는 일정 간격들을 갖는 복수개의 워드 라인들이 형성된다. 상기 일정 간격들에 의해 형성된 공간들 내에는 이후에 형성될 비트 라인들과 커패시터와의 콘택 영역들 및 소오스와 드레인 영역들을 만들기 위해 반도체 물질이 채워진다. 이어서, 상기 셀 어레이 영역과 주변회로 영역내의 노출된 전 표면이 평탄화 되며, 상기 평탄화된 표면상에는 비트 라인 콘택을 형성하는 것 없이 바로 비트 라인들이 형성된다. 상기 비트 라인들을 서로 절연시키기 위하여 상기 비트 라인들의 측벽들에는 절연 측벽 스페이서들이 형성된다.

Description

반도체 메모리 장치 제조 방법{Method for fabricating of semiconductor mwmory device}
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것이다.
예로서, 종래 디램의 구조들로는 비트 라인을 관점으로 볼 때 상승 실리콘 층(ESL: Elevated Silicon Layer)을 사용하는 비트 라인 하부 구조, 폴리 플러그(Poly Plug)를 사용하는 비트 라인 하부 구조, 그리고 자기 정렬 콘택(SAC: Self Aligned Contact) 구조들을 포함한다. 위에서, 상기 상승 실리콘층 및 폴리 플러그를 사용하는 구조들은 비트 라인 콘택을 갖는다.
이하에서 상기 3가지 구조들을 상세히 설명 하기로 한다.
* 실리콘 에피텍셜 성장형(상승 실리콘 층 구조)
종래 디램 제조시 실리콘 에피텍셜 성장형의 비트 라인 하부 구조를 형성 하는 공정을 도 1a 내지 도 1d를 참조하여 설명하기로 한다.
도 1a에 나타낸 바와 같이, 트랜지스터를 만들기 위해 실리콘 기판(1)위에 격리 공정을 수행하여 액티브 영역(2)과 필드 영역(3)을 구분한다. 상기 격리 공정을 진행한 후에는 상기 실리콘 기판(1)상에 게이트 산화막(4)을 성장 시키고 나서 그 위에 워드 라인을 형성한다.
상기 워드 라인을 형성하기 위하여 폴리 실리콘(5), 워드 라인 도체(6), 및 워드 라인 절연체(7)를 차례로 증착한 후 상기 워드 라인 절연체(7) 상에 포토 리토 그래피 공정을 수행하여 포토 레지스트 패턴을 만든다. 이어 상기 포토 레지스트 패턴을 마스크로 하여 상기 워드 라인 절연체(7), 워드 라인 도체(6), 및 폴리 실리콘(5), 및 게이트 산화막(4)을 식각하여 워드 라인들(10)을 형성한다.
도 1b에 나타낸 바와 같이, 절연막(8)을 증착한 후 포토 리토그래피 공정 및 식각 공정을 수행하여 상기 액티브 영역(2)에 해당하는 상기 절연막(8)의 부분만을 반응성 이온 식각 하는 것에 의해 상기 워드 라인들의 측벽에 절연 측벽 스페이서들(9)을 형성한다.
그리고 나서, 도 1c에 나타낸 바와 같이, 상기 노출된 액티브 영역(2) 상에서만 실리콘층(11)을 성장시킨다. 이와 같이 성장된 상기 실리콘층(11)을 상승 실리콘층(elevated silicon layer)이라 한다.
절연막을 증착한 후 노출된 전 표면상에 화학 기계 폴리싱(polishing) 공정을 수행하여 상기 노출된 전 표면을 평탄화 시킨 후 상기 평탄화된 전 표면 상에 층간 절연막(12)을 증착 한다.
이때, 상기 화학 기계 폴리싱 공정은 상기 워드 라인 절연체(7)의 전 표면이 노출될 때 까지 수행된다. 이어서, 상기 액티브 영역(2) 위에 성장된 상기 실리콘층(11)과 비트 라인을 연결 시키기 위한 콘택트(13)를 만들기 위해 상기 층간 절연막(12) 상에 콘택 포토 리토 그래피 공정 및 식각 공정이 차례로 수행된다.
이어서, 도 1d에 나타낸 바와 같이, 상기 콘택트(13)를 포함한 상기 층간 절연막(12)의 전 표면상에 비트 라인 배리어 메탈(도시되지 않음), 비트 라인 도체(14), 및 비트 라인 절연막(15)이 차례로 형성된다.
*폴리실리콘 플러그 형 구조
이하에서 도 2a내지 도 2d를 참조하여 종래 디램 제조시 폴리실리콘 플러그형의 비트 라인 하부 구조를 형성하는 과정을 설명하기로 한다.
도 2a에 나타낸 바와 같이, 트랜지스터를 만들기 위해 실리콘 기판(21)위에 격리 공정을 수행하여 액티브 영역(22)과 필드 영역(23)을 구분한다. 상기 격리 공정을 수행 한 후에는 상기 실리콘 기판(21) 상에 게이트 산화막(24)을 성장시키고 나서 상기 게이트 산화막(24)상에 워드 라인들(28)을 형성한다.
여기서 상기 각 워드 라인(28)은 제1 도체 부분(25)과 제2 도체 부분(26) 및 상부의 워드 라인 절연막(27)으로 구성된다.
이어서, 도 2b에 나타낸 바와 같이, 상기 워드라인들(28)을 포함한 노출된 전 표면 상에 절연막을 증착한 후 반응성 이온 식각 공정을 수행 하여 상기 워드 라인들(28)의 측벽들에 절연 측벽 스페이서들(29)을 형성한다.
상기 액티브 영역(22)에 해당하는 상기 워드 라인들(28) 사이에서 노출된 상기 실리콘 기판(21) 상에 실리콘층(30)을 증착한다. 이어서, 소오스와 드레인 영역들에 해당하는 상기 액티브 영역을 노출 시키기 위하여 포토 리토 그래피 공정 및 식각 공정을 차례로 수행한다(도시되지 않음).
이어서, 도 2c에 나타낸 바와 같이, 절연막(도시되지 않음)을 상기 워드 라인들(28)과 상기 실리콘층(30)을 포함한 전 표면상에 증착한 다음 화학 기계 폴리싱 공정을 수행하여 노출된 전 표면을 평탄화 시킨다.
이어서, 그 평탄화된 전 표면 상에 층간 절연막(31)을 증착하고 상기 층간 절연막(31)상에 비트 라인 콘택을 위한 포토 리토그래피 공정 및 식각 공정을 수행하여 비트 라인 콘택(32)을 형성 한다.
이어서, 도 2d에 나타낸 바와 같이, 상기 비트 라인 콘택(32)을 포함한 상기 층간 절연막(31) 상에 비트 라인 배리어(barrier)(도시되지 않음)와 비트 라인 물질(33), 그리고 비트 라인 절연막(34)을 차례로 증착하고 나서 비트 라인(35)을 완성하기 위하여 포토 리토 그래피 공정 및 식각 공정을 차례로 수행한다.
*자기 정렬 콘택 형(self aligned contact type)
이하에서 도 3a 내지 도 3b를 참조하여, 종래 디램을 제조할 시 자기 정렬 콘택형의 비트 라인 구조를 형성하는 과정에 대하여 상세히 설명하기로 한다.
도 3a에 나타낸 바와 같이, 트랜지스터를 만들기 위하여 실리콘 기판(41)위에 격리 공정을 수행하여 액티브 영역(42)와 필드 영역(43)을 구분한다. 상기 격리 공정을 수행 한 후에는 상기 실리콘 기판(41)의 전 표면 상에 게이트 산화막(44)을 성장시키고 상기 게이트 산화막(44) 상에 워드 라인들(45)을 형성한다. 상기 각 워드 라인(45)은 제1 도체(46)과 제2 도체(47) 및 워드 라인 절연막(48)으로 구성된다.
이어서, 도 3b에 나타낸 바와 같이, 상기 워드 라인들(45) 및 노출된 상기 실리콘 기판(41) 상에 절연막을 증착한 반응성 이온 식각 공정을 수행하여 상기 워드 라인들(45)의 측벽들에 절연 측벽 스페이서들(49) 형성한다.
이어서, 노출된 전 표면 상에 층간 절연막(50)을 증착 한 후 상기 층간 절연막(50) 상에 포토 리토 그래피 공정 및 식각 공정을 순서대로 수행하여 소오스와 드레인 콘택트들(51)을 형성한다.
이 때, 상기 절연 측벽 스페이서(49)와 그 위에 증착되는 상기 층간 절연막(50)의 다른 식각 선택비를 이용하여 상기 층간 절연막(50)을 식각한다.
이어서, 상기 소오스와 드레인용 콘택트들(51) 내에 실리콘층을 증착한 후 평탄화를 위해 화학 기계 폴리싱 공정을 수행 한다(도시되지 않음). 이어서, 비트 라인 배리어 물질과 비트 라인 물질을 차례로 증착하는 것에 의해 비트 라인을 형성한다.
상기 종래 기술들에 따르면, 비트 라인의 하부 구조를 만들고나서 비트 라인콘택들을 만든다. 그래서 상기 비트 라인은 소오스 영역 및 드레인 영역과 상기 형태들의 콘택들을 통해 연결된다.
그러나 실질적으로 디램을 제조할 시 각 셀에서 비트 라인용 콘택을 형성하는 공정은 매우 어렵다. 더욱이, 메모리 셀의 콘택들을 형성하는 공정 중 필수적인 포토 리토 그래피 공정은 상기 콘택들과 하부 층과의 정렬을 위한 선폭이 점점 더 작아짐에 따라 더욱 더 어려워진다.
본 발명의 목적은 제조 공정을 단순화 시킬 뿐만 아니라 디램의 성능을 향상 시킬 수 있는 반도체 메모리 장치 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 셀 어레이 영역에서 내에서 비트 라인 콘택들을 형성 공정을 생략할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
도 1a내지 도 1d는 실리콘 에피텍셜 성장형의 비트 라인 하부 구조를 형성 하는 종래 공정을 보여주는 다이어그램들이다.
도 2a내지 도 2d는 폴리실리콘 플러그형의 비트 라인 하부 구조를 형성하는 종래 공정을 보여주는 다이어그램들이다.
도 3a내지 도 3b는 자기 정렬 콘택형의 비트 라인 구조를 형성하는 종래 공정을 보여주는 다이어그램들이다.
도 4a내지 도 4m은 비트 라인의 하부 구조를 형성하는 과정과 그 비트 라인 의 콘택을 형성 하기 위한 포토 리토그래피 공정 없이 그 비트 라인을 형성하는 과정을 보여주는 단면도들 및 평면도들이다.
도 5a와 도 5b는 본 발명의 제1 실시예에 따라 비트 라인의 상부 구조를 형성하는 과정을 설명하는 평면도 및 단면도이다.
도 6a와 도 6b는 본 발명의 제2 실시예에 따라 비트 라인의 상부 구조를 형성하는 과정을 설명하는 평면도 및 단면도이다.
도 7a와 도 7b는 본 발명의 제3 실시예에 따라 비트 라인의 상부 구조를 형성하는 과정을 설명하는 평면도 및 단면도이다.
도 8a와 도 8b는 본 발명의 제4 실시예에 따라 비트 라인의 상부 구조를 형성하는 과정을 설명하는 평면도 및 단면도이다.
도면의 주요 부분에 대한 부호의 설명
100: 실리콘 기판 101: 액티브 영역
102: 필드 영역 101a: 셀 어레이 영역
101b: 주변 회로 영역 103: 워드 라인
104,109,118,121,123: 폴리 실리콘층 105: 게이트용 메탈 층
106,107,108,110,114,116,119,120,122,124: 절연층
111: 콘택 112: 배리어 물질 층
113: 비트 라인 물질 층 115: 비트 라인
117: 절연 측벽 스페이서 125: 커패시터 하부 전극
126: 커패시터 절연층 127: 커패시터 상부 전극
본 발명의 방법은 반도체 기판의 표면내에 필드 영역을 형성하여 셀 어레이 영역과 주변회로 영역을 한정하는 스텝,상기 셀 어레이 영역 상에 일정 간격들을 갖는 복수개의 워드 라인들을 형성하고 상기 일정 간격들에 의해 마련된 공간들 내에 이후에 형성될 비트 라인들과 커패시터와의 콘택들 및 소오스와 드레인 영역들을 만들기 위해 반도체 물질을 채우는 스텝,상기 셀 어레이 영역과 주변회로 영역내의 노출된 전 표면을 평탄화 시키는 스텝,상기 평탄화된 표면상에 비트 라인 콘택을 형성하지 않고 바로 비트 라인들을 형성하는 스텝, 그리고 상기 비트 라인들을 서로 절연시키기 위하여 상기 비트 라인들의 측벽들에 절연 측벽 스페이서들을 형성하는 스텝을 구비한다.
또한, 본 발명의 다른 특징들에 따르면, 먼저 반도체 메모리 장치의 비트 라인의 하부 구조와 상부 구조를 형성 할 때 자기 정렬 콘택 방법이 사용되고, 상승 실리콘층이 상기 비트 라인의 하부 구조를 형성하기 위하여 사용된다.
또한, 상기 비트 라인의 콘택을 형성하는 것 없이 상기 비트 라인의 하부 구조가 완성되며, 이 비트 라인의 하부 구조 위에 여러 가지 방법으로 상부 구조가 형성 될 수 있다.
상기 상부 구조의 제1 형태로서, 먼저 폴리실리콘이 증착되고 그 폴리 실리콘 중 불필요한 부분이 제거된다. 그리고나서, 절연 물질이 증착되고 화학 기계 폴리싱 공정이 수행된다. 이 공정에 의해 폴리 실리콘 플러그가 만들어진다.
상기 상부 구조의 제2 형태로서, 먼저 절연 물질 층이 증착되고 상기 절연 물질층 중 불필요한 부분이 제거된다. 그리고 폴리 실리콘이 증착되고 화학 기계 폴리싱 공정이 수행된다. 이 공정에 의해 커패시터 노드가 형성된다.
상기 상부 구조의 제3형태로서, 먼저 절연 물질층이 증착되고 그 절연 물질층 중 불필요한 부분이 제거된다. 이어서, 폴리 실리콘이 증착되고 화학 기계 폴리싱 공정이 수행된다. 이 공정에 의해 결과 표면이 평탄화 된다.
상기 상부 구조의 제4형태로서, 먼저 산화막이 증착되고 이 산화막 중 불필요한 부분이 제거된다. 이어서, 하부 전극과 폴리 실리콘층이 증착되고 나서 화학 기계 폴리싱 공정이 수행된다.
이 공정에 의해 결과 표면이 평탄화 되고 하부 전극이 상부 전극과 분리된다. 이어서, 절연층이 형성되고 나서 상부 전극이 형성된다.
이하에서 본 발명의 실시예들을 상세히 설명 하기로 한다.
예로서, 상승 실리콘층(elevated silicon layer)을 사용하여 비트 라인의 하부 구조를 형성하는 방법을 설명한다.
이어서, 상기 비트 라인의 콘택을 위한 포토 리토그래피 공정을 사용하지 않고 상기 비트 라인을 형성하는 방법을 설명한다. 이러한 상기 비트 라인의 하부 구조 위에 상기 비트 라인의 상부 구조를 형성 할 수 있는 여러 가지 방법들을 설명 하기로 한다.
도 4a내지 도 4m은 상기 비트 라인의 하부 구조를 형성하는 과정과 비트 라인 콘택을 위한 포토 리토그래피 공정을 수행하는 것 없이 비트 라인을 형성하는 과정을 보여주는 단면도들 및 평면도들이다.
도 5 내지 도 8은 상기 비트 라인의 하부 구조 위에 형성되는 비트 라인의 상부 구조를 형성하는 여러 예들을 보여주는 단면도들 및 평면도들이다.
먼저, 상기 비트 라인의 하부구조를 형성하는 과정을 설명하기로 한다. 도 4a는 평면도를 도 4b는 도 4a의 B-B'선에 따른 단면도를 보여준다.
도 4a과 도 4b에 나타낸 바와 같이, 트랜지스터를 만들기 위하여 먼저 실리콘 기판(100) 위에 트렌치 격리 공정이 수행된다. 상기 트렌치 격리 공정이 완료되면 상기 실리콘 기판(100)은 액티브 영역(101)과 필드 영역(102)으로 구분된다. 상기 트렌치 격리 공정을 수행 한 후, 상기 실리콘 기판(100)상에 게이트 산화막(도시되지 않음)이 열산화 공정에 의해 형성된다.
이어서, 워드 라인(103)이 형성된다. 상기 워드 라인(103)의 형성 과정은 다음과 같다. 상기 게이트 산화막 상에 폴리 실리콘층(104)과 게이트용 메탈층(105) 및 워드 라인 절연층(106)이 차례로 증착되고 상기 워드 라인(103)용 포토 리토 그래피 공정이 수행된다.
따라서, 상기 워드 라인 절연층(106)의 표면상에 포토 레지스트 패턴이 형성된다. 이어서, 상기 포토 레지스트 패턴을 식각 마스크로 하여 그 것의 하측에 위치된 상기 워드 라인 절연층(106), 상기 게이트용 메탈층(105), 및 폴리 실리콘층(104)을 함께 식각하면 이 층들 중 불필요한 부분이 제거되고 상기 워드라인(103)들이 형성된다.
도 4a와 도 4b의 구조를 부연 설명하면, 상기 실리콘 기판(100)은 액티브 영역(101)과 필드 영역(102)으로 구분되어진다. 상기 필드 영역(102)은 상기 실리콘 기판(100)을 식각하여 트렌치를 만들고 상기 트렌치 내에 절연막을 채워 넣는 것에 만들어지며 상기 액티브 영역(101)들을 전기적으로 격리하는 기능을 수행한다.
도 4a의 평면도는 상기 워드 라인(103)을 형성한 후의 상기 실리콘 기판(100)의 표면을 보여주는 것으로, 바 모양으로 되어 있는 부분들이 셀 어레이 영역 중 액티브 영역(101)들이며 그 외 다른 영역들은 이 필드 영역(102)들이다.
도 4a의 하측 도면에서 상기 액티브 영역(101)들에 해당하는 바들로부터 장축 방향으로 가로 질러 존재하는 영역들에서는 주변 영역이 위치된다. 이 주변 영역에는 회로가 존재한다.
도 4b는 도 4a의 장축 방향 라인 B-B'에 따른 상기 워드 라인 형성 후의 단면도로서, 상기 필드 영역(102)과 함께 셀 영역과 주변 회로 영역이 함께 표시되어 있다. 도시되지는 않았으나, 통상 반도체 CMOS(complementary metal oxide semiconductor) 소자를 형성하기 위해서는 상기 격리 공정을 수행 한 후 상기 실리콘 기판(100)에 불순물을 도핑 하는 웰 형성 공정이 수행된다. 또한 상기 게이트 산화막은 상기 워드 라인들을 형성하기 전에 상기 실리콘 기판(100)을 산화하는 것에 의해 형성된다.
이어서, 도 4c와 도 4d에 나타낸 바와 같이, 상기 액티브 영역(또는 셀 어레이 영역)(101)내의 상기 워드 라인(103)들의 측벽들에 측벽 스페이서(107)들을 형성 한 후 노출된 전 표면상에 절연층(108)을 증착한다.
이어서, 상기 절연층(108)상에 상승 실리콘층(ESL: elevated silicon layer)용 포토 리토그래피 공정 및 식각 공정을 차례로 수행하는 것에 의해 상기 절연층(108) 중 상기 셀 어레이 영역(101a)에 해당하는 부분이 제거된다.
이 때 상기 액티브 영역(101)내의 상기 스페이서 용 절연층은 상기 절연층(108) 보다 더 작은 식각 선택비를 갖기 때문에 상기 절연층(108)이 식각되는 동안 상기 측벽 스페이서(107)들은 식각되지 않는다.
도 4c와 도 4d를 부연 설명하면, 상기 워드 라인(103)들을 형성한 후 그 워드 라인(103)들을 절연시키기 위해 그것들의 측벽들에 상기 절연 측벽 스페이서(107)들을 형성 하기위하여 스페이서용 절연층을 증착하고, 반응성 이온 식각 공정을 수행하여 상기 워드 라인(103)들의 측벽들에 측벽 스페이서(107)들을 형성한 후 전면에 절연층(108)을 증착한다.
먼저, 상기 절연층(108) 위에 포토 리토 그래피 공정이 수행되어 상승 실리콘 층들이 형성될 부분들을 제외하곤 상기 절연층(108) 중 필요없는 부분들이 제거된다.
한편, 이 포토 리토 그래피 공정을 통해 만들어지는 형상은 도 4c의 평면도에 나타내었다.
도 4c는 상기 상승 실리콘 층을 형성하기 전 상기 실리콘 기판(100)의 평면도를 보여준다.
즉, 먼저 상기 셀 어레이 영역(101a)상의 상기 절연층(108)이 제거되고 나서상기 워드 라인(103)들의 측벽들에 상기 워드 라인(103)들을 절연 시키기 위한 상기 측벽 스페이서(107)들이 형성된다. 상기 절연층(108)이 제거된 하부에는 상기 액티브 영역(101)과 상기 필드 영역(102)이 있지만 상기 액티브 영역(101)은 상기 남은 절연층(108)과 상기 워드 라인(103)들로 둘러 쌓여 있다.
결국, 상기 상승 실리콘층은 상기 액티브 영역(101)과 이 액티브 영역(101)과 인접한 상기 필드 영역(102)에 의해 제한되어 형성된다. 도 4d는 도 4c의 B-B' 라인에 따른 단면도이다.
이어서, 도 4e와 도 4f에 나타낸 바와 같이, 상기 액티브 영역(101)내의 상기 워드라인들(103) 사이에 상승 실리콘층(109)을 형성한다. 도 4e는 상기 상승 실리콘층(109)이 형성된 후의 상기 실리콘 기판(100)의 평면도를 보여주며, 도 4f 는 도 4e의 B-B'라인에 따른 단면도이다.
이와 같이 형성된 상기 상승 실리콘층(109)이 도 4e와 도 4f에 표시되어 있다.
상기 상승 실리콘층(109)은 후속 공정들에서 형성될 비트 라인 및 커패시터와 연결된다.
한편, 상기 주변 회로 영역(101b) 내에 저농도 도우프된 드레인(LDD: lightly doped drain) 공정을 수행하기 위하여 상기 주변 회로 영역내의 워드 라인 상에 측벽 스페이서용 절연막(도시되지 않음)을 증착하고 반응성 이온 식각 방법을 이용하는 것에 의해 상기 주변 회로 영역에 위치된 상기 워드라인들의 측벽들에 절연 측벽 스페이서들(도시되지 않음)이 형성된다.
이어서, 노출된 전 표면상에 포토 리토 그래피 공정을 수행하여 이온 주입용 포토 레지스트 패턴을 형성한다.
이어서, 상기 절연 측벽 스페이서들 및 상기 포토 레지스트 패턴을 이온 주입 마스크들로 사용하여 상기 저농도 도우프된 드레인 영역을 형성하기 위한 불순물 이온을 상기 실리콘 기판(100)내에 주입하는 공정이 수행된다. 상기 상승 실리콘층(109)이 형성되는 동안 상기 액티브 영역과 상기 액티브 영역과 연결된 상기 필드 영역이 상기 상승 실리콘층(109)에 의해 채워진다.
이어서, 도 4g와 도 4h에 나타낸 바와 같이, 상기 실리콘 기판(100)의 노출된 전 표면상에 절연층(110)이 증착되고 나서 상기 워드라인 절연층(105)이 노출될때까지 화학 기계 폴리싱(CMP:chemical mechanic polishing) 공정이 수행된다. 따라서, 상기 실리콘 기판(100) 상에서 노출된 전 표면이 평탄화 된다.
한편, 도 4i에 나타낸 바와 같이, 상기 액티브 영역(101)은 셀 어레이 영역(101a)과 주변 회로 영역(101b)을 포함한다.
여기서 상기 셀 어레이 영역(101a)에 형성될 소자들은 미세한 반면 상기 주변 회로 영역(101b)에 형성될 소자들의 크기는 상대적으로 크다.
따라서, 상기 주변 회로 영역(101b)에는 상기 셀 어레이 영역(101a)과는 다르게 콘택트를 형성하기 위한 포토 리토그래피 공정 및 식각 공정이 차례로 수행될 수 있다.
다시말해서, 상기 주변 회로 영역내에서는 종래 기술들처럼 상기 비트 라인 콘택용 절연막을 형성하고 그 절연막 상에 상기 포토 리토그래피 공정 및 식각 공정을 수행하는 것에 의해 콘택트들이 형성될 수 있다.
다시 말해서, 상기 주변 회로 영역(101b)에는 트랜지스터의 소오스 콘택, 드레인 콘택 및 게이트 콘택을 형성하기 위하여 절연층을 형성하고 그 절연층상에 포토 리토 그래피 공정 및 식각 공정이 차례로 수행하여 콘택트(111)를 형성한다.
전술한 바와 같이, 상기 주변 회로 영역(101b)은 상기 셀 어레이 영역(101a) 보다 포토 리토 그래피용 공정 마진이 더 크다.
도 4i에 나타낸 바와 같이, 상기 액티브 영역(101)에서 성장된 상기 상층 실리콘층(109)은 세 부분들로 구성되어 있다. 그 세 부분들 중에서, 중간 부분은 비트 라인과 연결될 부분이고, 양쪽의 두 부분들은 이 후에 형성될 커패시터와 연결된다. 전술한 바와 같이, 본 발명은 단지 상기 셀 어레이 영역(101a)에서만 종래 기술들과 차이점을 갖는다.
이어서, 도 4j와 도 4k에 나타낸 바와 같이, 비트 라인용 배리어 물질층(112)과 비트 라인 물질층(113) 및 절연층(114)을 차례로 증착한다. 이어서, 상기 배리어 물질층(112), 비트 라인 물질층(113) 및 절연층(114) 상에 상기 비트 라인을 형성하기 위한 포토 리토그래피 공정 및 식각 공정을 차례로 수행하여 상기 비트 라인(115) 부분을 제외하곤 불필요한 부분을 제거한다.
특히, 도 4k는 도4j의 B-B' 라인에 따른 단면도이다. 그러나 2차원으로 표현되는 평면도인 도4j는 상층들과 하층들의 구조를 보여주기가 어렵기 때문에 구조셀 어레이 영역(101a) 상에 형성된 상기 비트 라인용 배리어 물질층(112), 비트 라인 물질층(113) 및 절연층(114)을 보여주지 않는다.
다시말해서, 도 4j과 도 4k에 나타낸 바와 같이, 위와 같은 상태에서 비트 라인들을 완성하기 위한 식각 공정을 수행하여 상기 셀 어레이 영역(101a)과 주변 회로 영역(101b) 하측 부분에 위치한 상기 비트 라인 물질층(113)과 상기 비트 라인용 배리어 물질층(112)을 모두 제거하여 상기 비트 라인(115)들이 서로 전기적으로 절연된다.
이어서, 상기 비트 라인(115)들을 확실히 절연시키기 위하여 먼저 노출된 전 표면상에 절연층을 증착한 다음 이 절연층을 반응성 이온 식각 법으로 식각하여 상기 비트 라인(115)들의 측벽들에 절연 측벽 스페이서들(117)을 형성한다.
상기 절연 측벽 스페이서(117)들을 형성하기 위한 과정을 도 4l과 도 4m에 나타내었다. 따라서, 상기 비트 라인들의 측면들이 절연된다.
도 5 내지 도 8은 도 4m상태에서 커패시터를 만들기 위한 4가지 실시예들을 보여주는 평면도들 및 단면도들이다.
먼저 도 5a와 도 5b는 상기 커패시터를 만들기 위한 제1 실시예를 보여주는 다이어그램들로서, 도 5b는 도 5a의 B-B' 라인에 따른 단면도이다.
도 5a 및 도 5b에 따르면, 노출된 전 표면상에 폴리 실리콘층(118)이 증착되고 그 폴리 실리콘층상에 라인 포토 리토그래피 공정이 수행된다. 이어서, 식각 공정을 수행하는 것에 의해 상기 비트 라인(115)들 사이에서 상기 실리콘 층 중 필요 없는 부분들이 제거된다.
상기 비트 라인(115)들 사이에 비워진 영역들 내에 절연층(119)을 증착한 후 화학 기계 공정을 수행하여 평탄화 한다. 그 후에 커패시터를 만든다. 다시 말해서, 상기 비트 라인들 사이에는 깊은 골(도시되지 않음)이 생긴다.
따라서 이곳에 커패시터 노드를 형성하기 위하여 현 상태에서 노출된 전 표면상에 상기 폴리 실리콘층(118)을 증착한 후 상기 포토 리토그래피 공정과 식각 공정을 수행하여 상기 폴리 실리콘층(118) 중 불 필요한 부분들을 제거한다.
도 6a 및 도 6b는 상기 커패시터를 만들기 위한 제2실시예를 보여주는 다이어그램들로서, 도 6a는 평면도를 도 6b는 도 6a의 B-B'선에 따른 단면도를 보여준다.
먼저 도 4l 및 도 4m과 같은 상태에서 절연층(120)을 증착한 후 라인 포토리토그래피 공정 후 식각 공정을 차례로 수행하여 상기 비트 라인들 사이에서 상기 절연층(120) 중 불필요한 부분들을 제거한다.
이어서, 상기 절연층(120)의 불필요한 부분들이 제거된 영역들에 폴리 실리콘층(121)을 증착한 후 화학 기계 공정을 수행하여 최종 표면을 평탄화 시킨다. 그 후 커패시터를 만든다.
다시말해서, 도 4l 및 도 4m의 상태에서 상기 비트 라인들 사이에 깊은 골들(도시되지 않음)이 생기며 이곳에 커패시터 노드를 형성하기 위하여 상기 절연층(120)을 증착한 후 상기 라인 포토 리토 그래피 공정과 식각 공정을 수행하여 상기 절연층(120) 중 불필요한 부분을 제거한다.
도 7a 및 도 7b는 커패시터 노드를 만들기 위한 제3실시예를 보여주는 다이어그램들로서, 도 7a는 평면도를 도 7b는 도 7a의 B-B'선에 따른 단면도를 보여준다.
먼저, 도 4l과 도 4m의 공정에 따른 최종 표면상에 절연층(122)을 증착한 후 라인 포토 리토 그래피 공정 및 식각 공정을 차례로 수행하는 것에 의해 상기 비트 라인들 사이에서 상기 절연층(122) 중 불필요한 부분들을 제거한다.
이어서, 상기 절연층(122)의 불필요한 부분들이 제거된 상기 비트 라인들 사이의 영역들에 상승 폴리 실리콘층(123)을 형성한 후 화학 기계 폴리싱을 수행하여 노출된 최종 표면을 평탄화 시킨다.
그 후에 커패시터를 만들기 위한 나머지 공정들을 수행한다. 다시 말해서, 상기 비트 라인들 사이에 깊은 골들이 생기며 여기에 커패시터 노드를 형성하기 위하여 먼저 상기 절연층(122)이 증착되고 상기 포토 리토그래피 공정과 식각 공정을 수행하는 것에 의해 상기 절연층(122) 중 불필요한 부분들이 제거된다.
그리고 중요한 것은 상기 불필요한 부분들이 제거된 영역들에 상기 상승 실리콘층(123)이 채워진다는 것이다.
도 8a 및 도 8b는 상기 커패시터 노드를 만들기 위한 제4 실시예를 보여주는 다이어그램들로서, 도 8a는 평면도를 도 8b는 도 8a의 B-B'선에 따른 단면도를 보여준다.
먼저 절연층(124)을 증착 한 후 라인 포토 리토그래피 공정 및 식각 공정을 차례로 수행하는 것에 의해 상기 비트 라인들 사이에서 상기 절연층(124) 중 불필요한 부분들을 제거한다.
이어서, 상기 절연층(124)의 불필요한 부분들이 제거된 영역들에 커패시터 하부 전극(125)을 형성한다.
이어서, 노출된 전 표면상에 폴리 실리콘을 증착 하고 나서 화학 기계 폴리싱 공정을 수행하여 최종 표면을 평탄화 시킨다. 이어서, 상기 남은 폴리 실리콘을 습식 식각 방법으로 제거하고 노출된 전 표면상에 커패시터 절연층(또는 유전체 층)(126)을 증착한다. 이어서 커패시터 상부 전극용 폴리 실리콘 층을 증착한 후 포토 리토 그래피 공정 및 식각 공정을 차례로 수행하여 상기 커패시터 상부 전극(127)을 완성한다.
보충 설명하면, 도 4l과 도 4m의 공정 결과, 상기 비트 라인들 사이에는 깊은 골들이 생기며 이곳에 커패시터를 직접 형성하기 위하여 먼저 상기 절연층(124)이 증착 된다. 이어서, 상기 절연층(124) 상에 상기 포토 리토그래피 공정과 식각 공정이 수행되어 상기 절연층(124) 중 불필요한 부분들이 제거된다.
그리고 나서 상기 하부 전극(125)을 형성 한 후 상기 폴리 실리콘을 증착 한다. 그리고 상기 커패시터 하부 전극(125)과 상기 상부 전극(127)을 나누기 위하여 상기 화학 기계 폴리싱 공정을 수행한다. 따라서, 최종 표면이 평탄화 되고 동시에 상기 하부 전극과 상부 전극이 분리된다.
전술한 바와 같이 본 발명은 비트 라인 콘택 공정을 제거하여 공정을 단순화시킬 수 있다.

Claims (8)

  1. (a)반도체 기판의 표면내에 필드 영역을 형성하여 셀 어레이 영역과 주변회로 영역을 한정하는 스텝;
    (b)상기 셀 어레이 영역 상에 일정 간격들을 갖는 복수개의 워드 라인들을 형성하고 상기 일정 간격들에 의해 마련된 공간들 내에 이후에 형성될 비트 라인들과 커패시터와의 콘택들 및 소오스와 드레인 영역들을 만들기 위해 반도체 물질을 채우는 스텝;
    (c)상기 셀 어레이 영역과 주변회로 영역내의 노출된 전 표면을 평탄화 시키는 스텝;
    (d)상기 평탄화된 표면상에 비트 라인 콘택을 형성하지 않고 바로 비트 라인들을 형성하는 스텝;
    (e)상기 비트 라인들을 서로 절연시키기 위하여 상기 비트 라인들의 측벽들에 절연 측벽 스페이서들을 형성하는 스텝;
    (f) 상기 비트 라인들을 포함한 전 표면 상에 반도체 층을 증착하는 스텝;
    (g) 상기 반도체 층에 포토 리토그래피 공정을 수행하여 커패시터 노드를 형성하고 남은 반도체 층을 제거하는 스텝;
    (h) 노출된 전 표면 상에 절연층을 증착하는 스텝; 그리고
    (i) 상기 절연층 상에 화학 기계 폴리싱 공정을 수행하여 결과 표면을 평탄화시키는 스텝을 구비함을 특징으로 하는 반도체 메모리 장치 제조 방법.
  2. 제1항에 있어서, 상기 스텝(c)는, 상기 워드라인들과 반도체 물질 상에 절연층을 형성하는 스텝; 그리고
    상기 반도체 물질의 표면이 노출될 때까지 상기 절연층 상에 화학 기계 폴리싱 공정을 수행하여 그 결과 표면을 평탄화 시키는 스텝을 포함함을 특징으로 하는반도체 메모리 장치 제조 방법.
  3. 제1항에 있어서, 상기 스텝(d)은 상기 평탄화된 표면상에 직접 비트 라인 배리어 층, 비트 라인 물질 층 및 비트 라인 절연 층을 차례로 증착하는 스텝; 그리고
    상기 비트 라인 절연 층, 비트 라인 물질 층 및 비트 라인 배리어 층에 포토 리토 그래피 공정 및 식각 공정을 차례로 수행하여 비트 라인을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
  4. 제1항에 있어서, 상기 스텝(c)와 스텝(d) 사이에 상기 주변 회로 영역내에 상기 반도체 기판과 상기 비트 라인들 연결을 위한 콘택을 형성하는 스텝이 더 추가됨을 특징으로 하는 반도체 메모리 장치 제조 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 스텝(e) 이후, 상기 비트 라인들을 포함한 노출된 전 표면 상에 절연층을 형성하는 스텝;
    상기 절연층 상에 포토 리토 그래피 공정 및 식각 공정을 차례로 수행하여 상기 절연층 중 불필요한 부분들을 제거하는 스텝;
    상기 남은 절연층을 포함한 노출된 전 표면 상에 반도체 층을 증착하는 스텝; 그리고
    상기 반도체 층상에 화학 기계 폴리싱 공정을 수행하여 결과 표면을 평탄화시키는 스텝을 더 구비함을 특징으로 하는 반도체 메모리 장치 제조 방법.
  7. 제1항에 있어서, 상기 비트 라인들을 포함한 노출된 전 표면 상에 절연층을 형성하는 스텝;
    커패시터 노드를 형성하기 위하여 상기 절연층 상에 포토 리토 그래피 공정 및 식각 공정을 차례로 수행하여 상기 절연층 중 불필요한 부분들을 제거하는 스텝;
    상기 절연층의 불필요한 부분들이 제거된 영역들에 반도체 층을 성장 시키는 스텝; 그리고
    상기 반도체 층상에 화학 기계 폴리싱 공정을 수행하여 결과 표면을 평탄화 시키는 스텝을 더 구비함을 특징으로 하는 반도체 메모리 장치 제조 방법.
  8. 제1항에 있어서, 상기 비트 라인들을 포함한 노출된 전 표면 상에 절연층을 증착하는 스텝;
    포토 리토그래피 공정 및 식각 공정을 차례로 수행하여 상기 절연층 중 불필요한 부분들을 제거하는 스텝;
    상기 절연층의 불필요한 부분들이 제거된 영역들에 커패시터 하부 전극을 형성하고, 상기 하부 전극을 포함한 전 표면 상에 반도체 층을 증착하는 스텝;
    상기 반도체 층 상에 화학 기계 폴리싱 공정을 수행하여 결과 표면을 평탄화를 시키는 스텝;
    상기 반도체 층의 남은 부분을 제거하고 노출된 전 표면상에 커패시터 유전체 층을 증착하는 스텝;
    상기 커패시터 유전체 층상에 커패시터 상부 전극용 물질 층을 증착하는 스텝; 그리고
    상부 전극용 물질 층상에 포토 리토그래피 공정 및 식각 공정을 수행하여 상부 전극을 완성하는 스텝을 더 구비함을 특징으로 하는 반도체 메모리 장치 제조 방법.
KR1020000017401A 2000-04-03 2000-04-03 반도체 메모리 장치 제조 방법 KR100364798B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020000017401A KR100364798B1 (ko) 2000-04-03 2000-04-03 반도체 메모리 장치 제조 방법
US09/710,958 US6350650B1 (en) 2000-04-03 2000-11-14 Method for fabricating a semiconductor memory device
JP2001080326A JP2001298167A (ja) 2000-04-03 2001-03-21 半導体メモリ装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000017401A KR100364798B1 (ko) 2000-04-03 2000-04-03 반도체 메모리 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20010094036A KR20010094036A (ko) 2001-10-31
KR100364798B1 true KR100364798B1 (ko) 2002-12-16

Family

ID=19661435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000017401A KR100364798B1 (ko) 2000-04-03 2000-04-03 반도체 메모리 장치 제조 방법

Country Status (3)

Country Link
US (1) US6350650B1 (ko)
JP (1) JP2001298167A (ko)
KR (1) KR100364798B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4286439B2 (ja) * 2000-08-11 2009-07-01 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
KR100383760B1 (ko) * 2001-06-26 2003-05-14 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 형성 방법
US7962148B2 (en) 2004-07-20 2011-06-14 Qualcomm Incorporated Controlling and managing access to multiple networks
KR101775430B1 (ko) * 2011-03-08 2017-09-06 삼성전자 주식회사 반도체 메모리 소자 제조방법
CN113517231B (zh) * 2021-04-23 2023-10-24 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
JPH05259389A (ja) * 1992-03-12 1993-10-08 Hitachi Ltd 半導体記憶装置
KR19980031106A (ko) * 1996-10-31 1998-07-25 김영환 반도체소자의 제조방법
KR20000007644A (ko) * 1998-07-06 2000-02-07 윤종용 반도체 장치의 제조 방법
KR20000008117A (ko) * 1998-07-10 2000-02-07 윤종용 반도체 장치의 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2513287B2 (ja) * 1988-11-24 1996-07-03 日本電気株式会社 積層型メモリセルの製造方法
JP3195785B2 (ja) * 1989-07-17 2001-08-06 株式会社東芝 半導体記憶装置およびその製造方法
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
JPH09252098A (ja) * 1996-01-12 1997-09-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3563530B2 (ja) * 1996-05-31 2004-09-08 株式会社日立製作所 半導体集積回路装置
JP3604254B2 (ja) * 1997-03-25 2004-12-22 株式会社東芝 半導体記憶装置の製造方法
JPH11135740A (ja) * 1997-10-27 1999-05-21 Sony Corp 半導体装置の製造方法
TW383459B (en) 1997-12-19 2000-03-01 United Microelectronics Corp Manufacturing method for bit line
JP3219051B2 (ja) * 1998-05-08 2001-10-15 日本電気株式会社 半導体装置の製造方法
US6387759B1 (en) * 1998-05-18 2002-05-14 Hyundai Electronics Industries Co., Ltd. Method of fabricating a semiconductor device
JP3701469B2 (ja) * 1998-06-12 2005-09-28 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000012796A (ja) * 1998-06-19 2000-01-14 Hitachi Ltd 半導体装置ならびにその製造方法および製造装置
JP4809961B2 (ja) * 1998-08-07 2011-11-09 株式会社東芝 半導体装置及びその製造方法
JP2000068475A (ja) * 1998-08-21 2000-03-03 Nec Corp 半導体記憶装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
JPH05259389A (ja) * 1992-03-12 1993-10-08 Hitachi Ltd 半導体記憶装置
KR19980031106A (ko) * 1996-10-31 1998-07-25 김영환 반도체소자의 제조방법
KR20000007644A (ko) * 1998-07-06 2000-02-07 윤종용 반도체 장치의 제조 방법
KR20000008117A (ko) * 1998-07-10 2000-02-07 윤종용 반도체 장치의 제조방법

Also Published As

Publication number Publication date
US6350650B1 (en) 2002-02-26
KR20010094036A (ko) 2001-10-31
JP2001298167A (ja) 2001-10-26

Similar Documents

Publication Publication Date Title
KR100833182B1 (ko) 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
JP5054864B2 (ja) フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法
US6720269B2 (en) Semiconductor device having a self-aligned contact structure and methods of forming the same
KR20010030468A (ko) 자체 정렬된 비휘발성 랜덤 억세스 메모리 셀 및 제조 공정
JPH05267614A (ja) パラレル環状リングとの間の電気的連絡に有効なセンターフィンから成る記憶ノードキャパシタプレートを具備する縦型平行セルキャパシタの製法
JPH07202026A (ja) Ｄｒａｍセルの製造方法
KR100363091B1 (ko) 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
KR20040081677A (ko) 디램 메모리 셀 및 그 제조방법
KR20070047069A (ko) 수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법
CN113097150B (zh) 半导体结构及其制备方法
JP2008004894A (ja) 半導体装置及びその製造方法
CN100394584C (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
US20030008453A1 (en) Semiconductor device having a contact window and fabrication method thereof
KR20000066346A (ko) 디램 메모리 셀의 제조 방법
KR20040094068A (ko) 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법
KR100571762B1 (ko) 매립된 콘택을 거쳐서 일면이 기판에 전기적으로 연결되는절연 칼라를 갖는 트렌치 캐패시터, 특히 반도체 메모리셀을 제조하기 위한 방법
KR100364798B1 (ko) 반도체 메모리 장치 제조 방법
KR100441569B1 (ko) 수직 트랜지스터 디램 구조 및 그 제조 방법
US5872048A (en) Processing methods of forming an electrically conductive plug to a node location
US5710074A (en) Increased surface area of an STC structure via the use of a storage node electrode comprised of polysilicon mesas and polysilicon sidewall spacers
KR20030049478A (ko) 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자
JP3685997B2 (ja) 集積回路装置に適した凹部を備えた基板及びその製造方法
KR100333360B1 (ko) 반도체장치의 제조방법
KR960015526B1 (ko) 반도체장치 및 그 제조방법
KR20010057476A (ko) 반도체장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121203

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131202

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20151202

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20171027

Year of fee payment: 16