JP3171170B2 - 薄膜キャパシタおよびその製造方法 - Google Patents

薄膜キャパシタおよびその製造方法

Info

Publication number
JP3171170B2
JP3171170B2 JP24684998A JP24684998A JP3171170B2 JP 3171170 B2 JP3171170 B2 JP 3171170B2 JP 24684998 A JP24684998 A JP 24684998A JP 24684998 A JP24684998 A JP 24684998A JP 3171170 B2 JP3171170 B2 JP 3171170B2
Authority
JP
Japan
Prior art keywords
thin film
film capacitor
lower electrode
forming
titanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP24684998A
Other languages
English (en)
Other versions
JP2000049285A (ja
Inventor
修次 曽袮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP24684998A priority Critical patent/JP3171170B2/ja
Priority to US09/317,857 priority patent/US6150684A/en
Priority to KR1019990018773A priority patent/KR100325048B1/ko
Publication of JP2000049285A publication Critical patent/JP2000049285A/ja
Priority to US09/635,174 priority patent/US6323057B1/en
Application granted granted Critical
Publication of JP3171170B2 publication Critical patent/JP3171170B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、集積回路で使用さ
れる薄膜キャパシタに関し、特に大規模集積回路(LS
I)に適用可能な、絶縁特性の優れた薄膜キャパシタに
関する。
【0002】
【従来の技術】1Gbit以上の次世代高密度DRAM
に用いられる容量膜として、誘電特性、絶縁性、化学的
安定性に優れた(Ba,Sr)TiO3 (BST)、
(Pb,Zr)TiO3 等のペロブスカイト型酸化物誘
電体薄膜の研究開発が行われている。
【0003】ペロブスカイト型酸化物誘電体薄膜の成膜
方法としては、スパッタ法,CVD法,ゾルゲル法等が
あるが、Gbit級DRAMを実現するにはスタック構
造の側面積を利用することが重要であることから、段差
被覆性に優れるCVD法による成膜技術の確立が望まれ
ている。
【0004】CVD法により作製されたペロブスカイト
型酸化物誘電体薄膜(多結晶)は、カラムナー構造(柱
状構造)であることが報告されている(エイジ・フジイ
ら、アプライド・フィジクス・レターズ、65巻、36
5頁、1994年(EijiFujii et a
l.,Appl.Phys.Lett.65,365
(1994))。
【0005】一般に、ペロブスカイト型酸化物誘電体を
Gbit級DRAMに適用する場合、SiO2 換算膜厚
(teq)を薄くするために、誘電体膜を膜厚30nm程
度以下に薄膜化する必要がある。しかしながら、カラム
ナー構造膜の表面においては、そのグレインサイズに応
じた凹凸が生じる。これは、上部電極と誘電体膜との界
面に凹凸を生じさせることになり、上部および下部電極
に電圧を印加した場合、電界集中の場が増加し、結果と
してリーク電流の増大や耐圧特性の悪化等の問題が生じ
る。
【0006】一方、BST膜の2段階成膜により(熱C
VD法)、良好なリーク特性が得られることが報告され
ている(タカアキ・カワハラら、ジャパニーズ・ジャー
ナル・オブ・アプライド・フィジクス、34巻、507
7頁、1995年(T.Kawahara et. a
l., Jpn.Appl.Phys.34,5077
(1995))。この2段階成膜によれば、図1に示す
ように、まず下部電極を形成し、次に、この下部電極上
に約5nmの第1層BTS薄膜を成膜温度420℃で積
層し、熱処理により結晶化させ、その後、全膜厚が30
nmになるように成膜温度を420℃で第2層BTS薄
膜を積層し、熱処理により結晶化させ、最後に、上部電
極を形成する。
【0007】
【発明が解決しようとする課題】BTS膜の2段階成膜
による薄膜キャパシタの製造によれば、BST膜表面の
平坦性が向上し、teqは0.56nm,1.1V印加時
のリーク電流密度は1.2×10-8A/cm2 の特性が
得られている。
【0008】しかしながら、ペロブスカイト酸化物薄膜
をDRAMに適用するためには、ペロブスカイト酸化物
の成膜中に、下部電極との界面における反応や酸化、お
よび下部電極/Si界面における反応や酸化を抑制する
ことが必要である。というのは、下部電極との界面にお
ける酸化により、高誘電体膜と下部電極との界面に低誘
電率の膜が形成され実効的な誘電率が下がるという問題
が生じ、またSi界面での酸化が生じた場合、例えば下
部電極と拡散層とを接続するポリシリコンプラグがフォ
トレジスト工程での位置ずれで表面にポリシリコン面が
露出した部分があると、その部分に酸化膜が形成されプ
ラグと下部電極との接触抵抗が大きくなるという問題が
生じるからである。このために、ペロブスカイト酸化物
の成膜温度をさらに低温化することが必要とされる。
【0009】また、量産性を考慮した場合、ペロブスカ
イト酸化物の2段階成膜は工程数の増加となることから
望ましくなく、より工程数の少ない単純な作製プロセス
が必要とされる。
【0010】本発明の目的は、上記の問題点を解決すべ
くなされたものであり、成膜温度が低くかつ単純な作製
方法によりペロブスカイト型酸化物薄膜を形成し、絶縁
特性の優れた薄膜キャパシタを提供することにある。
【0011】本発明の他の目的は、このような薄膜キャ
パシタの製造方法を提供することにある。
【0012】
【課題を解決するための手段】本発明の薄膜キャパシタ
は、前記目的を達成するため、ペロブスカイト型酸化物
薄膜と、ペロブスカイト型酸化物薄膜を挟持する一対の
電極とを有する薄膜キャパシタにおいて、ペロブスカイ
ト型酸化物薄膜が、酸化物を一般式ABO3 (但し、A
は2価金属元素、鉛およびランタンから選ばれる1種以
上の元素、Bは4価金属元素から選ばれる1種以上の元
素である。)で表記したときのA元素/B元素比が1.
1〜2.0であり、かつそのグレイン構造がグラニュラ
ー構造であることを特徴としている。
【0013】また、本発明に係る薄膜キャパシタの製造
方法は、下部電極を形成する工程と、一般式ABO3
(但し、Aは2価金属元素、鉛およびランタンから選ば
れる1種以上の元素、Bは4価金属元素から選ばれる1
種以上の元素である。)で表されるペロブスカイト型酸
化物薄膜をアモルファス状態で下部電極上に形成する工
程と、ペロブスカイト型酸化物薄膜を熱処理すること
で、グレイン構造がグラニュラー構造となるように結晶
化する工程と、結晶化したペロブスカイト型酸化物薄膜
上に上部電極を形成する工程とを含むことを特徴とす
る。図2には、このような本発明の薄膜キャパシタの製
造方法の工程を示している。
【0014】ペロブスカイト型酸化物の多結晶構造とし
ては、組成、製造方法等の違いによって、カラムナー構
造およびグラニュラー構造(塊状構造)のいずれかの構
造をとることが知られている。カラムナー構造は、グレ
インバウンダリーが膜厚に対してほぼ垂直に形成されて
いる構造であり、その表面はグレインサイズに応じた凹
凸を有している。これは上部電極との間に界面ラフネス
を生じさせ、リーク電流の増大や耐圧特性の悪化を生じ
させる。一方、グラニュラー構造は、微結晶グレインを
ランダムに隙間なく積み重ねた構造で、グレインバウン
ダリーの方向が不規則であり、かつ密に詰まっている。
グラニュラー構造は、微結晶の塊であるために表面凹凸
が少なく、結果として上部電極との界面は非常に平坦と
なる。よって、カラムナー構造の場合に比べて、リーク
電流特性や耐圧特性が向上する。
【0015】本発明では、グラニュラー構造を得るため
の方法として、CVD法によりアモルファス構造のペロ
ブスカイト型酸化物を堆積させ、熱処理によって結晶化
させる方法を用いることができる。この際、ペロブスカ
イト型酸化物を一般式ABO 3 (但し、Aは2価金属元
素、鉛およびランタンから選ばれる1種以上の元素、B
は4価金属元素から選ばれる1種以上の元素である。)
で表記したときのA元素/B元素比を1.1〜2.0と
することで、比を0.8〜1.0とした場合よりもグラ
ニュラー構造が再現性良く得られる。
【0016】さらに、ペロブスカイト型酸化物薄膜の成
膜温度を50〜300℃とすることが重要である。成膜
温度が300℃を超えると、アモルファス構造の中に結
晶核が形成され、これがリークパスとなりリーク電流が
増大してしまう。結晶核の生成を抑制するために酸化物
膜の成膜温度は300℃以下としなければならない。ま
た50℃より低い温度で成膜した場合には、結晶化した
後の誘電体の比誘電率が劣化する。
【0017】また、アモルファス構造のペロブスカイト
型酸化物薄膜の成膜温度を50〜300℃とすると、下
部電極の材料としてルテニウム、イリジウム、タングス
テン、白金等の金属材料を用いた場合において、成膜時
の下部電極表面の酸化が抑制される。よって、ペロブス
カイト型酸化物薄膜の作製には、下部電極として水素還
元の問題がなくかつ平坦性の良好な金属材料を適用する
ことが可能であり、このような下部電極材料を用いるこ
とでより良好な特性が得られる。
【0018】また、結晶化のための熱処理において、グ
ラニュラー構造を得るためには、熱処理(RTA)条件
として、RTA温度は650〜750℃、RTA時間は
1〜10秒、雰囲気は窒素が好ましい。この条件で熱処
理を行うと、再現性良くリーク特性が良好なグラニュラ
ー構造膜を得ることができる。
【0019】さらに、上部電極としては、ルテニウム、
イリジウム、タングステン、白金等の表面平坦性の良好
な金属材料を用いることでより良好な特性が得られる。
【0020】したがって、従来技術と比較すると、本発
明においては成膜温度を50〜300℃と非常に低くす
ることができ、かつ2段階成膜を行うことなく、単層成
膜で十分な絶縁性が得られる。
【0021】
【発明の実施の形態】本発明で用いられるペロブスカイ
ト型酸化物は、一般式ABO3 で表される構造であり、
Aは2価金属元素、鉛およびランタンから選ばれる元
素、Bは4価金属元素から選ばれる元素である。Aとし
ては、ストロンチウム、バリウム、鉛、ランタン等が好
ましい。Bとしては、チタン、ジルコニウム、スズ等が
好ましい。また、Aおよび/またはBはそれぞれ2種類
以上の元素からなっていてもよく、例えばAが2種の元
素よりなる場合、(X,Y)BO3 と表記される。
【0022】上部および下部電極材料としては、ルテニ
ウム、イリジウム、タングステン、白金等の金属材料が
好ましい。
【0023】本発明によりペロブスカイト型酸化物薄膜
を製造するには、ElectronCyclotron
Resonance(ECR)プラズマCVD法等の
プラズマCVD法を用いることが好ましい。
【0024】本発明においては、前記の一般式ABO3
におけるA元素の比率を上げる方が再現性良くグラニュ
ラー構造を作製できるので、A元素/B元素比を1.1
〜2.0とすることが好ましい。さらに、結晶核の無い
均一なアモルファス構造を得るために、ペロブスカイト
型酸化物薄膜の成膜温度は50〜300℃とすることが
好ましい。
【0025】ペロブスカイト型酸化物薄膜を成膜した
後、熱処理により結晶化させる。この場合、結晶化のた
めの熱処理(RTA)条件としては、RTA温度は65
0〜750℃、RTA時間は1〜10秒、雰囲気は窒素
中が好ましい。この条件で熱処理を行うと、平坦性の良
好なペロブスカイト型酸化物薄膜が得られる。
【0026】本発明では、成膜すべきペロブスカイト型
酸化物の組成と、成膜時の温度と、その後の熱処理の昇
温速度、処理温度、処理時間を限定することで、再現性
良く絶縁性の高い、かつ平坦性の良好なグラニュラー構
造のペロブスカイト型酸化物薄膜を得て、これを用い絶
縁性に優れた薄膜キャパシタを作製できるものである。
【0027】
【実施例】以下に実施例を示し、本発明をさらに具体的
に説明する。
【0028】(実施例1)本発明の一実施例について、
図3〜図8を参照しながら説明する。図3は、本発明の
薄膜キャパシタを作製するために用いたElecytr
on Cyclotron Resonance(EC
R)−CVDソースの成膜室10の概略図である。この
ようなECR−CVD装置によれば、成膜室上部のEC
Rプラズマ生成部12からO2 プラズマ13が生成さ
れ、インジェクションノズル14から導入された他の有
機金属原料と反応することにより、基板11上に誘電体
膜が形成される。基板温度は輻射加熱により100℃か
ら700℃まで制御できる。
【0029】図4は実施例1の薄膜キャパシタの断面図
である。スパッタ法により6インチSi基板7上に、T
iNよりなるバリア層6、Ruよりなる下部電極4をそ
れぞれ20nm、100nmの膜厚で積層した。バリア
層は、RuとSiとの反応を防ぐ層である。
【0030】このウェハをECR−CVD装置の成膜室
10に導入し、(Ba,Sr)TiO3 (BST)より
なるアモルファス構造のペロブスカイト型酸化物膜1を
30nm堆積した。BST膜の組成は、(Ba+Sr)
/Tiを0.8〜2.1の範囲で0.1単位で変化させ
た。アモルファスBST膜を堆積するために、成膜温度
は120℃とした。さらに、ウェハを装置外に取り出
し、窒素雰囲気中で30℃/秒以下の速度で700℃ま
で昇温し、これを5秒保持するアニール(RTA)を行
った。その後、スパッタ法により、Ruよりなる上部電
極5を50nm堆積した。
【0031】以上のような工程により作製された薄膜キ
ャパシタのリーク電流密度と比誘電率を調べた。図5、
図6はそれぞれ、リーク電流密度(±1V印加時)、比
誘電率の(Ba+Sr)/Ti比依存性である。リーク
電流密度は、(Ba+Sr)/Ti比1.1〜2.0の
間で10-8A/cm2 台を示している。(Ba+Sr)
/Ti比が1.05以下ではリーク電流密度は増加し、
特に1.0では非常に悪い。また、(Ba+Sr)/T
i比が2.1以上では、リーク電流密度は増加傾向を示
した。比誘電率は、リーク特性の良好な(Ba+Sr)
/Ti比1.1〜2.0において120以下であった。
以上の結果から、(Ba+Sr)/Ti比は、1.1〜
2.0の範囲が望ましいことがわかる。
【0032】また、図7、図8は、(Ba+Sr)/T
i比が1.1のアモルファスBSTを成膜温度120℃
で堆積した後、窒素雰囲気中で30秒以下の速度で70
0℃に昇温し、700℃の温度に1〜30秒の範囲に保
った場合のリーク電流密度(±1V印加時)、比誘電率
のRTA時間依存性である。リーク電流密度は1〜10
秒の間で10-8〜10-7A/cm2 台を示している。比
誘電率は、リーク特性の良好な1〜10秒間の間で15
0以下であった。
【0033】また、図9、図10はそれぞれ、RTA時
間を5秒とし、RTA温度を650〜750℃の範囲で
変化させた場合のリーク電流密度(±1V印加時)、比
誘電率のRTA温度依存性である。リーク電流密度(±
1V印加時)、比誘電率のRTA時間依存性である。リ
ーク電流密度は650〜750℃の間で10-8/cm 2
台を示している。比誘電率は、リーク特性の良好な65
0〜750℃の間で150以下であった。
【0034】断面TEM観察を行った結果、(Ba+S
r)/Ti比が1.1〜2.0の酸化物膜は、昇温速度
30℃/秒以下、650〜750℃、1〜10秒のRT
Aで、7〜9nmの粒径を有するグラニュラー構造とな
っていた。また、上部および下部電極との界面凹凸は1
〜2nmと極めて平坦であった。
【0035】(実施例2)本発明の実施例2について、
図3および図11を参照しながら説明する。図11は実
施例2の薄膜キャパシタの断面図である。スパッタ法に
より6インチSi基板7上に、TiNよりなるバリア層
6、Ruよりなる下部電極4をそれぞれ20nm、10
0nmの膜厚で積層した。
【0036】このウェハをECR−CVD装置の成膜室
10に導入し、(Pb,La)(Zr,Ti)O3 (P
LZT)よりなるペロブスカイト型酸化物薄膜2を成膜
温度100℃で30nm堆積した。PLZT膜の組成は
(Pb+La)/(Zr+Ti)比を1.1とした。さ
らに、ウェハを装置外に取り出し、窒素雰囲気中で昇温
速度を30℃/秒以下で650〜750℃に昇温し、こ
れを1〜10秒保持するアニールを行った。その後、ス
パッタ法により、Ruよりなる上部電極5を50nm堆
積した。
【0037】以上のような工程により作製された薄膜キ
ャパシタに対し、断面TEM観察を行った結果、酸化物
薄膜は7nm程度の粒径を有するグラニュラー構造とな
っていた。さら、上部および下部電極と酸化物薄膜の
界面凹凸は1〜2nmと極めて平坦であった。また、上
部および下部電極に電圧を印加しキャパシタの電気特性
を評価した結果、比誘電率1100、リーク電流密度1
×10-8A/cm2 (±1V印加時)、誘電損失1%以
下という良好な電気特性を示した。リーク電流密度の極
性依存性は見かけられなかった。
【0038】(実施例3)本発明の実施例3について、
図3および図12を参照しながら説明する。図12は実
施例3の薄膜キャパシタの断面図である。スパッタ法に
より6インチSi基板7上に、TiNよりなるバリア層
6、Ruよりなる下部電極4をそれぞれ20nm、10
0nmの膜厚で積層した。
【0039】このウェハをECR−CVD装置の成膜室
10に導入し、Ba(Ti,Sn)O3 (BTS)より
なるペロブスカイト型酸化物膜3を成膜温度100℃で
30nm堆積した。BTS膜の組成はBa/(Ti+S
n)比を1.1とした。さらに、ウェハを装置外に取り
出し、窒素雰囲気中で昇温速度を30℃/秒以下で65
0〜750℃に昇温し、これを1〜10秒保持するアニ
ールを行った。その後、スパッタ法により、Ruよりな
る上部電極5を50nm堆積した。
【0040】以上のような工程により作製された薄膜キ
ャパシタに対し、断面TEM観察を行った結果、酸化物
薄膜は7nm程度の粒径を有するグラニュラー構造とな
っていた。さらに、上部および下部電極と酸化物薄膜の
界面凹凸は1〜2nmと極めて平坦であった。また、上
部および下部電極に電圧を印加したキャパシタの電気特
性を評価した結果、比誘電率300、リーク電流密度1
×10-8A/cm2 (±1V印加時)、誘電損失1%以
下という良好な電気特性を示した。リーク電流密度の極
性依存性は見られなかった。
【0041】以上、本発明の好適な実施例について説明
したが、本発明は、前記実施例に限定されることなく、
本発明の技術思想の範囲内において、各実施例は適宜変
更され得ることは明らかである。例えば、前述した実施
例では、ペロブスカイト型酸化物薄膜の形成方法として
ECRプラズマCVD法のみを用いて説明したが、本発
明の酸化物薄膜は、アモルファス状態で形成した後に、
グレイン構造がグラニュラー構造となるように結晶化す
ることで得られるので、CVD法に限らずゾルゲル法を
用いてアモルファス状のペロブスカイト型酸化物薄膜を
形成後に、グレイン構造がグラニュラー構造となるよう
に結晶化することによっても同様の結果が得られる。こ
の場合でも、A元素/B元素比、および焼結の際の温度
はCVD法で形成する場合と全く同じであり、グラニュ
ラー構造の再現性はA元素/B元素比を1.1〜2.0
とすることで、比を0.8〜1.0とした場合よりも再
現性がよい。また、焼結時の温度も300℃以上にする
とアモルファス構造中に結晶核が形成され、これがリー
クパスとなりリークの増大をまねき、50℃以下では結
晶化した後の誘電体の比誘電率が劣化する。
【0042】
【発明の効果】本発明によれば、成膜温度が低くかつ単
純な作製方法によりペロブスカイト型酸化物誘電体を形
成し、絶縁特性の優れた薄膜キャパシタを提供すること
ができる。
【図面の簡単な説明】
【図1】従来の薄膜キャパシタの製造方法を示す工程図
である。
【図2】本発明の薄膜キャパシタの製造方法を示す工程
図である。
【図3】ECR−CVD装置の成膜室の概略図である。
【図4】実施例1の薄膜キャパシタを示す図である。
【図5】実施例1の薄膜キャパシタにおけるリーク電流
密度の(Ba+Sr)/Ti比依存性3を示すグラフで
ある。
【図6】実施例1の薄膜キャパシタにおける比誘電率の
(Ba+Sr)/Ti比依存性3を示すグラフである。
【図7】実施例1の薄膜キャパシタにおけるリーク電流
密度のRTA時間依存性を示すグラフである。
【図8】実施例1の薄膜キャパシタにおける比誘電率の
RTA時間依存性を示すグラフである。
【図9】実施例1の薄膜キャパシタにおけるリーク電流
密度のRTA温度依存性を示すグラフである。
【図10】実施例1の薄膜キャパシタにおける比誘電率
のRTA温度依存性を示すグラフである。
【図11】実施例2の薄膜キャパシタを示す断面図であ
る。
【図12】実施例3の薄膜キャパシタを示す断面図であ
る。
【符号の説明】
1 ペロブスカイト型酸化物膜(グラニュラー構造BS
T:30nm) 2 ペロブスカイト型酸化物膜(グラニュラー構造PL
ZT:30nm) 3 ペロブスカイト型酸化物膜(グラニュラー構造BT
S:30nm) 4 下部電極 5 上部電極 6 バリア層 7 Si基板 10 ECR−CVD装置の成膜室 11 基板 12 ECRプラズマ生成部 13 プラズマ 14 インジェクションノズル

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項1】ペロブスカイト型酸化物薄膜と、このペロ
    ブスカイト型酸化物薄膜を挟持する一対の上部および下
    部電極とを有する薄膜キャパシタにおいて、 前記ペロブスカイト型酸化物薄膜が、酸化物を一般式A
    BO3 (但し、Aは2価金属元素、鉛およびランタンか
    ら選ばれる1種以上の元素、Bは4価金属元素から選ば
    れる1種以上の元素である。)で表記したときのA元素
    /B元素比が1.1〜2.0であり、かつそのグレイン
    構造がグラニュラー構造であること特徴とする薄膜キャ
    パシタ。
  2. 【請求項2】前記2価金属元素は、ストロンチウムおよ
    びバリウムであり、前記4価金属元素は、チタン、ジル
    コニウムおよびスズであることを特徴とする請求項1記
    載の薄膜キャパシタ。
  3. 【請求項3】前記Aは、バリウムおよびストロンチウム
    よりなることを特徴とする請求項2記載の薄膜キャパシ
    タ。
  4. 【請求項4】前記Aは、鉛およびランタンよりなり、前
    記Bは、ジルコニウムおよびチタンよりなることを特徴
    とする請求項2記載の薄膜キャパシタ。
  5. 【請求項5】前記Aは、バリウムよりなり、前記Bは、
    チタンおよびスズよりなることを特徴とする請求項2記
    載の薄膜キャパシタ。
  6. 【請求項6】前記上部および下部電極は、ルテニウム、
    イリジウム、タングステン、または白金よりなることを
    特徴とする請求項1〜5のいずれかに記載の薄膜キャパ
    シタ。
  7. 【請求項7】前記下部電極は、シリコン基板の上方に設
    けられ、前記下部電極と前記シリコン基板との間に、シ
    リコンと前記下部電極の材料との反応を防ぐバリア層を
    備えることを特徴とする請求項1〜6のいずれかに記載
    の薄膜キャパシタ。
  8. 【請求項8】下部電極を形成する工程と、 一般式ABO3 (但し、Aは2価金属元素、鉛およびラ
    ンタンから選ばれる1種以上の元素、Bは4価金属元素
    から選ばれる1種以上の元素である。)で表されるペロ
    ブスカイト型酸化物薄膜を、そのA元素/前記B元素比
    を1.1〜2.0としてアモルファス状態で前記下部電
    極上に形成する工程と、 前記ペロブスカイト型酸化物薄膜を熱処理することで、
    グレイン構造がグラニュラー構造となるように結晶化す
    る工程と、 前記結晶化したペロブスカイト型酸化物薄膜上に上部電
    極を形成する工程と、を含むことを特徴とする薄膜キャ
    パシタの製造方法。
  9. 【請求項9】前記ペロブスカイト型酸化物薄膜をアモル
    ファス状態で形成する工程を、ゾルゲル法で行うことを
    特徴とする請求項8記載の薄膜キャパシタの製造方法。
  10. 【請求項10】前記ペロブスカイト型酸化物薄膜をアモ
    ルファス状態で形成する工程を、CVD法で行うことを
    特徴とする請求項8記載の薄膜キャパシタの製造方法。
  11. 【請求項11】前記CVD法による成膜温度が50〜3
    00℃であることを特徴とする請求項10記載の薄膜キ
    ャパシタの製造方法。
  12. 【請求項12】前記熱処理の工程を、窒素雰囲気中で行
    うことを特徴とする請求項8〜11のいずれかに記載の
    薄膜キャパシタの製造方法。
  13. 【請求項13】前記2価金属元素は、ストロンチウムお
    よびバリウムであり、前記4価金属元素は、チタン、ジ
    ルコニウムおよびスズであることを特徴とする請求項8
    〜12のいずれかに記載の薄膜キャパシタの製造方法。
  14. 【請求項14】前記Aは、バリウムおよびストロンチウ
    ムよりなることを特徴とする請求項13記載の薄膜キャ
    パシタの製造方法。
  15. 【請求項15】前記Aは、鉛およびランタンよりなり、
    前記Bは、ジルコニウムおよびチタンよりなることを特
    徴とする請求項13記載の薄膜キャパシタの製造方法。
  16. 【請求項16】前記Aは、バリウムよりなり、前記B
    は、チタンおよびスズよりなることを特徴とする請求項
    13記載の薄膜キャパシタの製造方法。
  17. 【請求項17】前記上部および下部電極は、ルテニウ
    ム、イリジウム、タングステン、または白金よりなるこ
    とを特徴とする請求項8〜16のいずれかに記載の薄膜
    キャパシタの製造方法。
  18. 【請求項18】前記下部電極を形成する工程の前に、シ
    リコン基板を設け、このシリコン基板の上に、シリコン
    と前記下部電極の材料との反応を防ぐバリア層を設ける
    工程をさらに含み、前記下部電極は、前記バリア層上に
    形成されることを特徴とする請求項8〜17のいずれか
    に記載の薄膜キャパシタの製造方法。
JP24684998A 1998-05-25 1998-09-01 薄膜キャパシタおよびその製造方法 Expired - Fee Related JP3171170B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP24684998A JP3171170B2 (ja) 1998-05-25 1998-09-01 薄膜キャパシタおよびその製造方法
US09/317,857 US6150684A (en) 1998-05-25 1999-05-25 Thin-film capacitor and method of producing same
KR1019990018773A KR100325048B1 (ko) 1998-05-25 1999-05-25 박막 캐패시터 및 그 제조 방법
US09/635,174 US6323057B1 (en) 1998-05-25 2000-08-09 Method of producing a thin-film capacitor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP14290998 1998-05-25
JP10-142909 1998-05-25
JP24684998A JP3171170B2 (ja) 1998-05-25 1998-09-01 薄膜キャパシタおよびその製造方法

Publications (2)

Publication Number Publication Date
JP2000049285A JP2000049285A (ja) 2000-02-18
JP3171170B2 true JP3171170B2 (ja) 2001-05-28

Family

ID=26474769

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24684998A Expired - Fee Related JP3171170B2 (ja) 1998-05-25 1998-09-01 薄膜キャパシタおよびその製造方法

Country Status (3)

Country Link
US (2) US6150684A (ja)
JP (1) JP3171170B2 (ja)
KR (1) KR100325048B1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002524867A (ja) * 1998-09-02 2002-08-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 薄膜キャパシタ
US7109003B2 (en) * 1998-12-23 2006-09-19 Abgenix, Inc. Methods for expressing and recovering human monoclonal antibodies to CTLA-4
KR100324589B1 (ko) * 1998-12-24 2002-04-17 박종섭 반도체 소자의 강유전체 캐패시터 제조방법
US6570003B1 (en) * 2001-01-09 2003-05-27 Lexion Genetics Incorporated Human 7TM proteins and polynucleotides encoding the same
US6943392B2 (en) * 1999-08-30 2005-09-13 Micron Technology, Inc. Capacitors having a capacitor dielectric layer comprising a metal oxide having multiple different metals bonded with oxygen
US6558517B2 (en) * 2000-05-26 2003-05-06 Micron Technology, Inc. Physical vapor deposition methods
US7527982B1 (en) * 2000-07-14 2009-05-05 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device including a crystalline insulation film made of perovskite type oxide
US20030017266A1 (en) * 2001-07-13 2003-01-23 Cem Basceri Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers, including such layers having a varied concentration of barium and strontium within the layer
US6838122B2 (en) * 2001-07-13 2005-01-04 Micron Technology, Inc. Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers
US6498358B1 (en) * 2001-07-20 2002-12-24 Motorola, Inc. Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating
US6673667B2 (en) * 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US7011978B2 (en) 2001-08-17 2006-03-14 Micron Technology, Inc. Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions
US6432725B1 (en) * 2001-09-28 2002-08-13 Infineon Technologies Ag Methods for crystallizing metallic oxide dielectric films at low temperature
JP2003142479A (ja) * 2001-11-02 2003-05-16 Fujitsu Ltd 半導体装置、エピタキシャル膜の製造方法、およびレーザアブレーション装置
US6815223B2 (en) * 2002-11-22 2004-11-09 Symetrix Corporation Low thermal budget fabrication of ferroelectric memory using RTP
KR20030053570A (ko) * 2001-12-22 2003-07-02 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조 방법
JP3986859B2 (ja) * 2002-03-25 2007-10-03 富士通株式会社 薄膜キャパシタ及びその製造方法
KR100456829B1 (ko) * 2002-06-17 2004-11-10 삼성전자주식회사 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법
KR100585114B1 (ko) * 2003-12-05 2006-05-30 삼성전자주식회사 비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법
WO2007149121A2 (en) * 2005-12-12 2007-12-27 Irina Puscasu Selective reflective and absorptive surfaces and method for resonantly coupling incident radiation
WO2007070540A2 (en) * 2005-12-12 2007-06-21 Irina Puscasu Thin film emitter-absorber apparatus and methods
US8643532B1 (en) 2005-12-12 2014-02-04 Nomadics, Inc. Thin film emitter-absorber apparatus and methods
FR2907592B1 (fr) * 2006-10-19 2008-12-26 Commissariat Energie Atomique Condensateur a films minces a stabilite elevee et procede de fabrication
JP4524698B2 (ja) * 2006-10-26 2010-08-18 エルピーダメモリ株式会社 容量素子を有する半導体装置及びその製造方法
FR2907593B1 (fr) * 2007-02-26 2009-01-23 Commissariat Energie Atomique Procede de fabrication d'un condensateur a stabilite elevee.
EP2166562B1 (en) * 2008-09-22 2019-03-20 IMEC vzw Method for forming a capacitor having a strontium titanium oxide dielectric layer by means of ALD

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2847981B2 (ja) * 1991-03-05 1999-01-20 富士通株式会社 誘電体薄膜の製造方法
JPH0555514A (ja) * 1991-08-28 1993-03-05 Hitachi Ltd 半導体装置およびその製造方法
US5624707A (en) * 1991-12-13 1997-04-29 Symetrix Corporation Method of forming ABO3 films with excess B-site modifiers
JP3206105B2 (ja) 1992-06-09 2001-09-04 セイコーエプソン株式会社 誘電体素子の製造方法及び半導体記憶装置
US6025619A (en) * 1992-10-23 2000-02-15 Azuma; Masamichi Thin films of ABO3 with excess A-site and B-site modifiers and method of fabricating integrated circuits with same
JP3108797B2 (ja) * 1992-10-26 2000-11-13 富士通株式会社 高誘電率誘電体薄膜の製造方法
JPH06140571A (ja) * 1992-10-26 1994-05-20 Fujitsu Ltd 高誘電率電子部品とその製造方法
JP3275448B2 (ja) * 1993-05-21 2002-04-15 三菱マテリアル株式会社 鉛系強誘電体薄膜の作製方法
JPH07176704A (ja) * 1993-11-04 1995-07-14 Texas Instr Inc <Ti> 強誘電体薄膜の製造方法
JPH07267731A (ja) * 1994-03-23 1995-10-17 Sharp Corp 強誘電体膜の製造方法
JP3076507B2 (ja) * 1995-06-13 2000-08-14 松下電子工業株式会社 半導体装置、半導体集積回路装置及びその製造方法
US5793076A (en) * 1995-09-21 1998-08-11 Micron Technology, Inc. Scalable high dielectric constant capacitor
JPH09107079A (ja) 1995-10-12 1997-04-22 Nippon Telegr & Teleph Corp <Ntt> 誘電体記憶装置
JPH09223777A (ja) * 1996-02-16 1997-08-26 Hitachi Ltd 白金薄膜,半導体装置及びその製造方法
JPH09331020A (ja) * 1996-06-07 1997-12-22 Sharp Corp 誘電体薄膜キャパシタ素子及びその製造方法
JPH1012832A (ja) * 1996-06-21 1998-01-16 Texas Instr Japan Ltd 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法
JP3281839B2 (ja) * 1997-06-16 2002-05-13 三洋電機株式会社 誘電体メモリおよびその製造方法
JP3092659B2 (ja) * 1997-12-10 2000-09-25 日本電気株式会社 薄膜キャパシタ及びその製造方法

Also Published As

Publication number Publication date
KR19990088527A (ko) 1999-12-27
US6150684A (en) 2000-11-21
US6323057B1 (en) 2001-11-27
KR100325048B1 (ko) 2002-03-04
JP2000049285A (ja) 2000-02-18

Similar Documents

Publication Publication Date Title
JP3171170B2 (ja) 薄膜キャパシタおよびその製造方法
JP3092659B2 (ja) 薄膜キャパシタ及びその製造方法
US6608383B2 (en) Semiconductor device including capacitor with lower electrode including iridium and iridium oxide layers
US5973911A (en) Ferroelectric thin-film capacitor
JP3169866B2 (ja) 薄膜キャパシタ及びその製造方法
US6162744A (en) Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers
US6420740B1 (en) Lead germanate ferroelectric structure with multi-layered electrode
KR100478748B1 (ko) 비스무스층구조의강유전성박막형성방법
JP2002373945A (ja) 半導体装置およびその製造方法
JPH1154721A (ja) 半導体装置の製造方法および製造装置
JP4031552B2 (ja) 半導体装置の膜形成方法
JP3087672B2 (ja) 薄膜キャパシタ
JP2924753B2 (ja) 薄膜キャパシタの製造方法
JP2000022105A (ja) 半導体装置の製造方法
US6812510B2 (en) Ferroelectric capacitor, process for manufacturing thereof and ferroelectric memory
US6504228B1 (en) Semiconductor device and method for manufacturing the same
JP2000091531A (ja) 薄膜キャパシタ及びその製造方法
JP3543916B2 (ja) 強誘電体キャパシタの形成方法及び不揮発性半導体記憶素子の製造方法
EP1077478B1 (en) Method of making a ferroelectric thin film, a ferroelectric capacitor, and a ferroelectric memory
JP4659436B2 (ja) 半導体装置の製造方法
JPH11233734A (ja) 半導体メモリ素子及びその製造方法
JP2001177075A (ja) 容量素子の製造方法および容量素子の製造装置
KR20010045568A (ko) 후속 열처리에 의한 결함생성이 억제되는 커패시터 제조방법
JP2000216360A (ja) 半導体メモリ素子
JP2000216359A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080323

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090323

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100323

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100323

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110323

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110323

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120323

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120323

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130323

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130323

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140323

Year of fee payment: 13

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees