KR100579209B1 - 전송 선로 트랜지션 - Google Patents

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Abstract

회로 구조는 결합되는 중심 전도체를 갖는 제1 및 제2 전송 선로(transmission line)를 포함할 수 있다. 제1 전송 선로에서, 중심 전도체는 제1 및 제2 이격되어 연장하는 전도 표면 사이에 있으며, 제1 및 제2 전도 표면 사이의 공간은 캐비티(cavity)를 형성한다. 제1 전송 선로의 일례는 슬랩라인(slabline)이다. 하나 이상의 제2 전송 선로는 관련된 중심 전도체(center conductor)를 대체로 둘러싸고 있는 외부 전도체를 갖는 동축(coaxial) 전송 선로 각각일 수 있다. 각각의 제2 전송 선로의 중심 전도체는 제1 전송 선로의 중심 전도체에 결합되어 직교하게 연장할 수 있다. 일부의 실시예에서, 외부 전도체는 관련된 제2 전송 선로의 중심 전도체와 캐비티 사이를 연장할 수 있다.

Description

전송 선로 트랜지션{TRANSMISSION LINE TRANSITION}
도 1은 다수의 동축 전송 선로와 슬랩라인 사이의 트랜지션의 예를 나타내는 실물 도면이며, 가상선은 하우징을 도시하며, 실선은 하우징의 솔리드 구조를 도시한다.
도 2는 도 1의 2-2선을 따라 취한 단면도이다.
도 3은 도 1의 3-3선을 따라 취한 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 회로 구조
12 : 전송 선로 트랜지션
14 : 전력 합성기/분배기
16, 20, 22, 24, 26, 80 : 전송 선로
18 : 전송 선로 세트
28 : 전도 하우징
30, 32, 34, 36, 56, 58, 60, 62, 68, 70, 72, 74 : 전도 표면
38, 54, 66 : 연속 실드 40, 52 : 전도체
42 : 캐비티 44, 46 : 유전체 판
47 : 만곡부 49, 50 : 단부
51 : 공통 면 64 : 허브(hub)
본 발명은 전송 선로에 관한 것이다. 전송 선로는 무선 주파수(RF: radio frequency)와 같은 통신 주파수로 회로와 회로 구성요소 사이에서 신호의 전송을 제공한다. 이들 주파수로 신호를 전도하기 위해 사용되는 다양한 형식의 전송 선로가 존재한다. 예로서는 동축 라인, 슬랩라인, 스트립라인, 슬롯라인, 마이크로스트립 라인 및 공면 도파관(coplanar waveguide)을 포함한다. 상이한 전송 선로가 상이한 전송 특징을 가지므로, 주어진 시스템에 사용되는 전송 선로의 형식은 상이한 회로 기능에 적합하도록 변형될 수 있다. 전송 선로의 어느 한 형식으로부터 다른 형식으로의 변형은 전송 선로의 어느 한 형식이 상이한 형식의 전송 선로로 변환되는 트랜지션(transition)을 포함할 수 있다.
회로 구조는 결합되는 중심 전도체를 갖는 제1 및 제2 전송 선로를 포함할 수 있다. 제1 전송 선로에서, 중심 전도체는 이격되어 연장된 제1 및 제2 전도 표면 사이에 있으며, 제1 및 제2 전도 표면 사이의 공간은 캐비티를 형성한다. 제1 전송 선로의 일례는 슬랩라인이다. 하나 이상의 제2 전송 선로는 관련된 중심 전도체를 대체로 둘러싸고 있는 외부 전도체를 갖는 동축 전송 선로 각각일 수 있다. 각각의 제2 전송 선로의 중심 전도체는 제1 전송 선로의 중심 전도체에 결합되어 직교하게 연장할 수 있다. 일부의 실시예에서, 외부 전도체는 관련된 제2 전송 선로의 중심 전도체와 캐비티 사이에서 연장할 수 있다.
도면은 슬랩라인 트랜지션 실시예를 도시한다. 슬랩라인은 2개의 연장된 평행 전도 표면 사이에 둥글게 된 전도체를 갖는 전송 선로를 포함할 수도 있다. 스트립 라인은 연장된 평행 전도 표면 사이에 스트립(strip) 또는 평면(planar) 전도체를 포함할 수 있는 점에서 전송 선로와 유사하다. 따라서, 슬랩라인에 관해 하기에 언급되는 특징은 하나 이상의 신호에 대해 하나 이상의 전도 표면 또는 중심 전도체를 갖는 전송 선로의 다른 형태에 적용될 수도 있다. 또한, 전도 표면 또는 표면들은 하나 이상의 중심 전도체를 부분적으로 또는 완전하게 둘러싸는 실드(shield)를 형성하거나 형성하지 않을 수도 있다.
특정예를 들어 설명하면, 도 1 내지 도 3은 일 실시예로서 전송 선로 트랜지션(12), 또 다른 실시예로서 전력 합성기/분배기(power combiner/divider)(14)를 포함하는 회로 구조(10)를 도시한다. 이 예에서, 회로 구조(10)는 슬랩라인 형태의 제1 전송 선로(16) 및 제1 전송 선로에 결합된 전송 선로 세트(18)를 포함한다. 이 실시예에서 전송 선로 세트는 동축 전송 선로, 특히 정사각형 동축 전송 선로이다. 도시된 바와 같이 세트(18)는 제2, 제3, 제4 및 제5 전송 선로(20, 22, 24, 26)를 포함한다.
이 실시예에서, 전송 선로는 솔리드 재료의 블록으로 도시된 공통의 전도 하우징(28) 내에 형성된다. 하우징(28)은 하나 이상의 유효한 전도 표면을 제공하기 에 적절한 부착 장치 또는 재료에 의해 함께 유지되는 2개 이상의 부품으로 형성되거나, 또는 다른 기판 상에 판 또는 층으로서 형성되거나, 패턴화되거나 또는 그물망 형상과 같은 연속 또는 불연속일 수 있다. 전도 표면 또는 표면들은 적용에 따라, 평면(planar), 곡면(curved), 또는 불규칙면(irregular)일 수도 있다. 다수의 전도 표면을 포함하는 예시에서, 대향 전도 표면은 평행 또는 비평행일 수도 있다.
예시에서, 전송 선로(16)는 슬랩라인이며, 연장된 대향의 평행 주(主) 전도 표면(primary conducting surface)(30, 32)과 부(副) 전도 표면(secondary conducting surface)(34, 36)을 포함한다. 이들 전도 표면은 직경(D1)을 갖는 원형 단면의 중심 전도체(40)를 둘러싸는 연속 실드(38)를 형성한다. 슬랩라인에서, 주 전도 표면은 부 전도 표면보다 길거나 넓을 수 있다. 이후, 실드(38)는 고체, 액체 또는 기체 형태이거나 이러한 물질의 조합체인 적절한 유전체 재료(dielectric material)에 의해 채워질 수 있는 캐비티(42)를 형성한다. 이 예시에서, 캐비티(42)는 부분적으로 부하를 받아, 공기와 고체 유전체 재료의 조합에 의해 채워진 것으로 도시된다. 이 실시예의 고체 유전체는 전도체(40)와 전도 표면(30, 32) 사이를 연장하는 적절한 유전체 판(44, 46)을 포함한다.
전도체(40)는 주 전도 표면(30, 32) 사이에 중심을 가지며 표면에 평행한 평면(48)에 만곡부(bend)(47)를 형성한다. 평면(48)에 해당하는 도면인 도 3에 도시된 바와 같이 만곡부(47)는 이러한 만곡부가 요구되지 않을지라도, 90°회전을 형성하며, 만곡부가 제공될 때, 90°미만일 수도 있다. 전도체(40)는 캐비티(42) 밖으로 연장하며 감소된 직경(D2)을 갖는 단부(40a)를 구비한다.
전송 선로(16)는 전송 선로(20, 22, 24, 26)의 단부(50)에 인접한 단부(49)를 갖는다. 이들 단부는 슬랩라인과 하나 이상의 동축 전송 선로 사이에 트랜지션(12)을 형성하여, 전력 합성기/분배기(14)로서 신호 합성 및/또는 분배를 제공한다.
전송 선로(20, 22, 24, 26)는 요구되지 않는 것은 아니지만, 도 2에서 도면의 평면에 해당하는 공통면(common plane)(51)에 배치된다. 또한, 이들 전송 선로는 요구되지 않는 것은 아니지만 유사하거나 동일한 구조를 갖는다. 따라서, 전송 선로(20)의 하기의 설명은 이들 전송 선로의 전체 4개에 적용될 수 있다. 정사각형 동축 전송 선로와 같이, 전송 선로(20)는 중심 전도체(52)를 포함하며, 이는 하나 또는 둘 이상의 개별적인 상호 접속 전도체로 구성될 수 있으며, 직경(D3)을 갖는 원형 단면을 가질 수 있다. 중심 전도체는 정사각형 단면과 같은 다른 형상을 가질 수 있다. 유전체로서 공기를 갖는 중심 전도체를 둘러싸는 실드(54)가 동일한 폭의 4개의 전도 표면(56, 58, 60, 62)으로 형성된다. 이들 전도 표면은 연속 표면이 요구되지 않을지라도, 중심 전도체를 둘러싸는 연속 표면을 형성한다.
허브(hub)(64) 형태의 중간 전도체는 전도체(40)와 전도체(52)를 접속한다. 각각의 전도체(52)는 메인 동축 중심 전도체의 직경(D3)보다 큰 직경(D4)을 갖는 단부(52a)를 구비한다. 허브(64)는 전도체(40, 52)의 단부 사이 크기의 중간 크기를 갖는다. 이들 전도체의 크기는 전송 선로 사이의 트랜지션을 통해 정합하는 임피던스(impedance)를 제공하도록 선택된다. 또한, 하우징(28)은 도 3에 도시된 바와 같이, 전도 표면(68, 70, 72, 74)을 가지며, 실드(38, 54) 사이에서 허브(64) 주위에서 연장하는 중간 실드(66)를 형성한다. 또한, 실드(66)는 허브 위에 연장하는 캡 또는 리세스(recess)(66a)를 포함하며, 리세스는 임피던스 정합을 위한 튜닝(tuning) 특징으로서 기능한다.
도 2에서, 실드(66)가 둥글게 된 정사각형 형상을 가지며, 주 전도 표면(30, 32) 사이에서 실드(38)와 대체로 동일한 폭의 폭(D5)을 갖는다. 또한, 치수는 실드(38)의 폭보다 크거나 작을 수도 있다. 그 결과, 동축 전송 선로의 실드(54)는 캐비티(42)의 엣지에 해당하는, 전도 표면(30, 32)의 평면(76, 78) 사이의 허브(64)를 향해 연장하는 것으로 도시되어 있다.
전도 표면(68, 70, 72, 74)에 의해 도시되는 슬랩라인과 정사각형 동축 전송 선로의 접합(junction) 사이에 하우징(28)에 의해 제공된 전기 접지면(electrical ground)이 전도체 단부(40a)에 비교적 근접하게 위치된다. 이 중간 실드(66)와 전도체 단부(40a)는 유전체로서 공기를 갖는 중간 동축 전송 선로(80)로 간주될 수 있는 것을 형성한다. 전도체 단부(40a)의 약간 감소된 크기에 기인하여, 공간(D6)이 유전체 판(44, 46)의 두께(D7)보다 약간 큰 것으로 도시되어 있다. 이 공간은 넓은 공간(wide spacing)에 의해 발생된 것과 비교하여, 정사각형 동축 전송 선로와 슬랩라인 사이에서 발생된 위상 편차(phase variation)를 감소시킨다.
이에 의해, 도 1 내지 도 3은 슬랩라인으로부터 정사각형 동축 라인까지의 트랜지션과, 슬랩라인과 4개의 정사각형 동축 전송 선로 사이의 접속을 제공하는 전력 합성기/분배기의 양자를 도시한다. 전송 선로의 다른 형태와 상이한 개수의 전송 선로가 다른 적용에 적절하게 사용되는 크기와 형상과 구성을 가질 수도 있다. 따라서, 실시예가 전술한 명세서를 참조로 도시되며 기술되었지만, 다양한 변형예가 본 명세서에서 만들어질 수도 있다. 전술한 실시예는 예시를 위한 것이며, 단일의 특징 또는 요소가 특정 적용에 사용되는 가능한 모든 조합에 필수적인 것은 아니다. 클레임이 "a(하나의)" 또는 "a first(제1의)" 요소 또는 그 등가물로 언급되며, 이러한 클레임이 하나 이상의 이러한 요소를 포함하지만, 둘 이상의 이러한 요소를 요구하거나 배제하는 것은 아니다. 또한, 요소를 식별하기 위한 제1, 제2 또는 제3과 같은 본래의 식별자가 요소 사이에 분별을 위해 사용되지만, 필요하거나 제한된 이러한 요소의 수를 지시하거나 함축하는 것은 아니며, 다른 특정한 것이 진술되지 않는 한 이러한 요소의 순서 또는 특정 위치를 지시하지는 않는다.
본 명세서에서 기술된 방법 및 장치는 통신 또는 회로나 회로 성분 사이의 신호의 트랜스미션을 포함하는 다른 통신 주파수 신호 처리 산업분야에 적용될 수 있다.

Claims (15)

  1. 이격되어 연장된 제1 및 제2 표면 사이에 제1 중심 전도체를 갖는 제1 전송 선로를 구비하며, 상기 제1 및 제2 전도 표면 사이의 공간은 제1 캐비티(cavity)를 형성하며,
    제2 중심 전도체와 상기 제2 중심 전도체를 대체로 둘러싸는 제3 전도체를 구비하는 하나 이상의 제2 동축(coaxial) 전송 선로를 구비하며, 상기 제2 중심 전도체 각각은 상기 제1 중심 전도체에 직교하여 연장하며, 상기 제1 중심 전도체의 단부에 결합되는 단부를 가지며, 상기 제3 전도체 각각은 상기 제2 중심 전도체와 상기 캐비티 사이의 적어도 지점(point)으로 연장하는 회로 구조.
  2. 제1항에 있어서, 복수 개의 제2 전송 선로, 상기 각각의 제2 중심 전도체에 접속되며 상기 제1 중심 전도체와 상기 제2 중심 전도체를 결합하는 제1 중간 전도체를 더 구비하며, 상기 제2 중심 전도체는 상기 중간 전도체로부터 공통 평면에서 연장하는 회로 구조.
  3. 제2항에 있어서, 상기 제1 중심 전도체는 제1 크기를 가지며, 상기 제2 중심 전도체 각각은 상기 제1 크기와 다른 제2 크기를 가지며, 상기 중간 전도체는 상기 제1 크기와 상기 제2 크기 사이의 제3 크기를 갖는 회로 구조.
  4. 제2항에 있어서, 상기 제2 중심 전도체는 상기 중간 전도체를 중심으로 등각으로(equiangularly) 분포되는 회로 구조.
  5. 제2항에 있어서, 상기 중간 전도체는 상기 제1 및 제2 전도 표면 사이의 캐비티의 중심에 정렬된 중심을 가지며, 상기 제1 및 제2 전도 표면은 제1 폭으로 이격되며, 상기 제3 전도체 각각의 외주는 상기 중간 전도체의 중심의 제1 폭의 1/2 내로 대체로 연장하는 회로 구조.
  6. 제2항에 있어서, 상기 중간 전도체 주위에서 연장하며, 상기 제3 전도체를 지나 상기 제1 전도체로부터 떨어진 제2 캐비티를 더 구비하는 회로 구조.
  7. 제1항에 있어서, 상기 제3 전도체 각각은 상기 캐비티에 적어도 한 줄로 연장하는 회로 구조.
  8. 이격되어 연장된 제1 및 제2 전도 표면 사이에 제1 중심 전도체를 갖는 제1 전송 선로를 구비하며, 상기 제1 및 제2 전도 표면 사이의 공간이 제1 캐비티를 형성하며,
    상기 캐비티의 단부에 인접한 상기 제1 중심 전도체의 단부에 접속되는 중간 전도체, 및
    복수 개의 동축 전송 선로를 구비하며, 상기 동축 전송 선로 각각은 제2 중 심 전도체와 상기 제2 중심 전도체를 대체로 둘러싸는 제3 전도체를 구비하며, 상기 제2 중심 전도체 각각은 상기 제1 중심 전도체에 직교하여 연장하며, 상기 중간 전도체에 접속된 단부를 갖는 회로 구조.
  9. 제8항에 있어서, 상기 제1 중심 전도체는 제1 크기를 가지며, 상기 제2 중심 전도체 각각은 상기 제1 크기와 다른 제2 크기를 가지며, 상기 중간 전도체는 상기 제1 크기와 상기 제2 크기 사이의 제3 크기를 갖는 회로 구조.
  10. 제8항에 있어서, 상기 제2 중심 전도체는 상기 중간 전도체를 중심으로 등각으로 분배되는 회로 구조.
  11. 제10항에 있어서, 상기 제1 및 제2 전도 표면은 평면이며 평행하며, 상기 제2 중심 전도체는 상기 전도 표면에 평행한 평면을 중심으로 대칭으로 분포되며, 상기 전도 표면 사이에 중심을 갖는 회로 구조.
  12. 제8항에 있어서, 상기 중간 전도체는 상기 제1 및 제2 전도 표면 사이의 캐비티의 중심에 정렬된 중심을 가지며, 상기 제1 및 제2 전도 표면은 제1 폭으로 이격되며, 상기 제3 전도체 각각의 외주는 상기 중간 전도체의 중심의 제1 폭의 1/2 내에서 대체로 연장하는 회로 구조.
  13. 제8항에 있어서, 상기 제3 전도체 각각은 적어도 상기 캐비티에 한 줄로 연장하는 회로 구조.
  14. 제8항에 있어서, 상기 중간 전도체 주위에서 연장하며, 상기 제3 전도체를 지나 상기 제1 전도체로부터 떨어진 제2 캐비티를 더 구비하는 회로 구조.
  15. 캐비티를 형성하는 실드에 의해 둘러싸인 제1 중심 전도체, 연장되어 이격된 제1 및 제2 평행 주(主) 전도 표면(primary conducting surface)을 갖는 제1 슬랩라인(slabline)을 구비하며, 상기 제1 중심(center) 전도체는 제1 곡률 반경을 갖는 원형 단면을 가지며,
    상기 캐비티의 단부에 인접한 상기 제1 중심 전도체의 단부에 접속되는 중간(intermediate) 전도체, 및
    복수 개의 정사각형 동축(coaxial) 전송 선로를 구비하며, 상기 동축 전송 선로는, 상기 중간 전도체에 접속되어, 상기 제1 중심 전도체에 직교하게 연장하는 제2 중심 전도체와, 상기 제2 중심 전도체 둘레를 대체로 둘러싸며, 상기 제1 및 제2 전도 표면 사이의 캐비티와 한 줄로 위치 결정되게 중간 전도체를 향해 연장하는 4면을 갖는 제3 전도체를 가지며, 상기 제2 중심 전도체는 상기 중간 전도체를 중심으로 등각으로 분포되는 회로 구조.
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