KR100578646B1 - Method of forming floating gate in flash memory device - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 반도체 기판에 쉘로우 트렌치 아이소레이션(STI) 공정으로 돌출 구조의 소자 격리막들을 형성하되, 돌출부의 높이가 적어도 플로팅 게이트의 높이보다 높도록 하고, 터널 산화막 형성을 위한 전-세정 공정을 실시할 때 돌출 구조의 소자 격리막들이 일정 두께 제거되어 니플 구조의 소자 격리막들이 형성되어 플로팅 게이트가 소자 격리막에 중첩되는 부분을 확보하고, 화학적 기계적 연마 공정 및 에치 백 공정을 순차적으로 실시하여 니플 구조의 소자 격리막들 사이에 플로팅 게이트를 형성하고, 니플 구조의 소자 격리막들의 니플 부분을 일정 두께 제거하여 소자 격리막을 완성하므로, 소자 격리막과 플로팅 게이트를 동시에 형성함에 의해 플래쉬 메모리 소자의 축소와 무관하게 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보할 수 있다.
The present invention relates to a method of forming a floating gate of a flash memory device, wherein the device isolation layers having a protrusion structure are formed on a semiconductor substrate by a shallow trench isolation (STI) process, wherein the height of the protrusion is at least higher than the height of the floating gate, When the pre-cleaning process for forming the tunnel oxide film is performed, the device isolation films having the protruding structure are removed to a certain thickness to form the device isolation films having the nipple structure to secure the portion where the floating gate overlaps with the device isolation film. By performing the back process sequentially, a floating gate is formed between the device isolation films of the nipple structure, and the device isolation film is completed by removing a nipple portion of the device isolation films of the nipple structure, thereby simultaneously forming the device isolation film and the floating gate. Not related to the reduction of flash memory devices It is possible to secure the overlapping margin between an active region and a floating gate.

플래쉬 메모리 소자, 플로팅 게이트, 중첩 마진, 소자 격리막Flash Memory Devices, Floating Gates, Overlapping Margins, Device Isolators

Description

플래쉬 메모리 소자의 플로팅 게이트 형성 방법{Method of forming floating gate in flash memory device} Method of forming floating gate in flash memory device             

도 1a 내지 도 1i는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
1A to 1I are cross-sectional views of devices for explaining a method of forming a floating gate of a flash memory device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11: 반도체 기판 12: 고전압 트랜지스터의 게이트 산화막11: semiconductor substrate 12: gate oxide film of high voltage transistor

13: 패드 산화막 14: 하드 마스크층13: pad oxide film 14: hard mask layer

15: 트렌치 16: 소자 격리 절연막15: trench 16: element isolation insulating film

16a: 돌출 구조의 소자 격리막 16b: 니플 구조의 소자 격리막16a: device isolation film with protruding structure 16b: device isolation film with nipple structure

16c: 소자 격리막 17: 셀 트랜지스터의 터널 산화막16c: device isolation layer 17: tunnel oxide film of cell transistor

18: 폴리실리콘층 18a: 평탄화된 폴리실리콘층18: polysilicon layer 18a: planarized polysilicon layer

18b: 플로팅 게이트 CELL: 셀 영역18b: floating gate CELL: cell region

HV: 고전압 트랜지스터 영역
HV: high voltage transistor region

본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 쉘로우 트렌치 아이소레이션(STI) 공정이 적용되며 플로팅 게이트와 콘트롤 게이트가 적층 게이트 구조를 이루는 플래쉬 메모리 소자에서, 액티브 영역과 플로팅 게이트 간의 중첩 마진(overlay margin)을 확보할 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a floating gate of a flash memory device, and in particular, in a flash memory device in which a shallow trench isolation (STI) process is applied and the floating gate and the control gate form a stacked gate structure, an overlap between an active region and a floating gate. The present invention relates to a method of forming a floating gate of a flash memory device capable of securing a margin of margin.

일반적으로, 플래쉬 메모리 소자는 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트 구조이다. 플로팅 게이트는 액티브 영역을 반드시 덮어야 하므로 액티브 영역과 플로팅 게이트 간의 중첩 마진이 중요한 변수이다. 그러나, 플래쉬 메모리 소자가 축소(shrink) 함에 따라 기존의 쉘로우 트렌치 아이소레이션(STI) 공정 및 플로팅 게이트 마스크 공정으로는 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보하기 어려운 문제가 있다. 예를 들어, 셀 피치(cell pitch)가 140 nm인 플래쉬 메모리 소자에서, 액티브 영역의 임계치(CD)는 60 nm이고, 필드 영역의 임계치는 80 nm이고, 플로팅 게이트의 저면 임계치는 50 nm이다. 장비의 중첩 스펙(O/L spec.)을 16 nm로 할 경우, 액티브 영역의 임계치 변화(variation)와 플로팅 게이트의 저면 임계치 변화를 고려하면, 나쁜 경우(worst case)의 중첩 마진이 -2.1 nm (실제 0 이상이어야 함)로 중첩 마진이 없음을 알 수 있다. 또한, 소자가 더욱 축소될 수록 액티브 영역과 플로팅 게이트 간의 중첩 마진은 더욱 나빠진 다. 이에 따라, 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보하기 위한 노력이 계속되고 있다.
In general, a flash memory device has a stacked gate structure consisting of a floating gate and a control gate. Since the floating gate must cover the active region, the overlap margin between the active region and the floating gate is an important variable. However, as the flash memory device shrinks, it is difficult to secure overlapping margins between the active region and the floating gate using a conventional shallow trench isolation (STI) process and a floating gate mask process. For example, in a flash memory device having a cell pitch of 140 nm, the threshold CD of the active region is 60 nm, the threshold of the field region is 80 nm, and the bottom threshold of the floating gate is 50 nm. When the equipment's O / L spec. Is 16 nm, the worst case overlap margin is -2.1 nm considering the threshold variation of the active region and the bottom threshold variation of the floating gate. (Must be greater than or equal to zero), there is no overlap margin. In addition, as the device shrinks further, the overlap margin between the active region and the floating gate becomes worse. Accordingly, efforts have been made to secure overlapping margins between the active region and the floating gate.

따라서, 본 발명은 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보하여 플래쉬 메모리 소자의 신뢰성을 향상시키고 축소화를 이룰 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 제공함에 그 목적이 있다.
Accordingly, an object of the present invention is to provide a method of forming a floating gate of a flash memory device capable of securing an overlapping margin between an active region and a floating gate, thereby improving reliability and miniaturizing the flash memory device.

이러한 목적을 달성하기 위한 본 발명의 측면에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법은 반도체 기판의 고전압 트랜지스터 영역에 게이트 산화막을 형성하고, 상기 반도체 기판의 셀 영역 및 저전압 트랜지스터 영역에 패드 산화막을 형성하는 단계; 상기 게이트 산화막 및 상기 패드 산화막 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층, 상기 게이트 산화막, 상기 패드 산화막 및 상기 반도체 기판의 일부분을 식각하여 트렌치들을 형성한 후, 전체 구조 상에 소자 격리 절연막을 형성하는 단계; 상기 소자 격리 절연막을 연마하고, 노출되는 상기 하드 마스크층을 제거하여 돌출 구조의 소자 격리막들을 형성하는 단계; 터널 산화막 전-세정 공정을 실시하여 니플 구조의 소자 격리막들을 형성하는 단계; 상기 셀 영역의 노출된 반도체 기판 상에 터널 산화막을 형성한 후, 상기 니플 구조의 소자 격리막들을 포함한 전체 구조 상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층을 일정 두께 연마하여 평탄화시키는 단계; 및 상기 평탄화된 폴리실리콘층을 에치-백 공정으로 제거하여 고립된 플로팅 게이트들을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a floating gate of a flash memory device in which a gate oxide layer is formed in a high voltage transistor region of a semiconductor substrate, and a pad oxide layer is formed in a cell region and a low voltage transistor region of the semiconductor substrate. step; Forming a hard mask layer on the gate oxide film and the pad oxide film; Etching the hard mask layer, the gate oxide film, the pad oxide film, and a portion of the semiconductor substrate to form trenches, and then forming a device isolation insulating film over the entire structure; Polishing the device isolation insulating layer and removing the exposed hard mask layer to form device isolation layers having a protruding structure; Performing a tunnel oxide film pre-cleaning process to form device isolation films having a nipple structure; Forming a tunnel oxide layer on the exposed semiconductor substrate in the cell region, and then forming a polysilicon layer on the entire structure including the device isolation layers of the nipple structure; Planarizing the polysilicon layer by a predetermined thickness; And removing the planarized polysilicon layer by an etch-back process to form isolated floating gates.

상기에서, 상기 게이트 산화막은 최초 형성시 소자에서 원하는 두께보다 100 내지 200 Å 정도 두껍게 형성하고, 상기 터널 산화막 전-세정 공정시에 일정 두께 제거되어 소자에서 원하는 두께로 된다.In the above description, the gate oxide film is formed to be about 100 to 200 Å thicker than the desired thickness in the device at the time of initial formation, and a predetermined thickness is removed in the tunnel oxide pre-cleaning process to obtain a desired thickness in the device.

상기 패드 산화막은 50 내지 200 Å 두께로 형성한다.The pad oxide film is formed to a thickness of 50 to 200 kHz.

상기 하드 마스크층은 질화물 계통으로 적어도 플로팅 게이트의 높이보다 높게 증착하여 형성한다.The hard mask layer is formed by depositing at least the height of the floating gate to the nitride system.

상기 소자 격리 절연막은 고밀도 플라즈마 방식으로 산화물을 갭 필한 후 어닐 공정을 실시하여 형성한다.The device isolation insulating film is formed by performing an annealing process after gap filling oxide in a high density plasma method.

상기 터널 산화막 전-세정 공정은 HF 용액이나 BOE 용액을 사용하여 실시하고, 이 공정 동안 상기 패드 산화막은 제거되고, 상기 돌출 구조의 소자 격리막 및 상기 게이트 산화막은 일정 두께 제거된다.The tunnel oxide film pre-cleaning process is performed using HF solution or BOE solution, during which the pad oxide film is removed, and the device isolation film and the gate oxide film of the protruding structure are removed to a certain thickness.

상기 폴리실리콘층 연마 공정은 상기 니플 구조의 소자 격리막 상단에 상기 폴리실리콘층 10 내지 300 Å의 두께로 잔류될 때까지 실시한다.The polysilicon layer polishing process is performed until the polysilicon layer is left to a thickness of 10 to 300 kPa on the top of the device isolation film having the nipple structure.

상기 에치-백 공정은, 산화물과 폴리실리콘의 식각 선택비가 높은 제 1 공정으로 상기 니플 구조의 소자 격리막들의 상단이 노출되는 시점까지 진행하는 단계; 및 산화물과 폴리실리콘의 식각 선택비가 0.9 내지 1.1 정도로 유사한 제 2 공정으로 상기 니플 구조의 소자 격리막들과 상기 폴리실리콘층이 동시에 일정 두께 리세 스 되도록 진행하는 단계를 포함하며, 상기 제 1 공정은 CF4 가스, NF3 가스, SF6 가스 및 Cl2 계열 가스 중 어느 하나의 가스 또는 이들의 혼합 가스를 사용하여 플라즈마 식각 장비에서 진행하며, 상기 제 2 공정은 CF4/O2 혼합 가스, NF3/O 2 혼합 가스 및 CF4/NF3/O2 혼합 가스 중 어느 하나를 이용하여 플라즈마 식각 장비에서 상기 니플 구조의 소자 격리막들 및 상기 폴리실리콘층을 50 내지 200 Å의 두께로 제거되도록 진행한다.The etch-back process may be performed by a first process having a high etching selectivity of oxide and polysilicon until the upper end of the device isolation layers having the nipple structure is exposed; And proceeding to allow the device isolation layers of the nipple structure and the polysilicon layer to be recessed at the same time in a second process having an etching selectivity ratio of oxide and polysilicon being about 0.9 to 1.1, wherein the first process is CF. 4 gas, NF 3 gas, SF 6 gas and any one of the gas of the Cl 2 series gas or a mixture of these gases is used in the plasma etching equipment, the second process is a CF 4 / O 2 mixed gas, NF 3 The device isolation layers and the polysilicon layer of the nipple structure are removed to a thickness of 50 to 200 mm by using any one of a / O 2 mixed gas and a CF 4 / NF 3 / O 2 mixed gas. .

상기 에치-백 공정으로 상기 플로팅 게이트들을 형성한 후, HF 용액이나 BOE 용액을 사용한 식각 공정으로 상기 니플 구조의 소자 격리막의 니플 부분을 일정 두께 제거하는 단계를 더 포함한다.
After forming the floating gates by the etch-back process, the method may further include removing a nipple portion of the device isolation layer having the nipple structure by an etching process using an HF solution or a BOE solution.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. On the other hand, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity, the same reference numerals refer to the same elements in the drawings.

도 1a 내지 도 1i는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다. 도면에서는 설명의 편의상 플래쉬 메모리 소자의 셀 영역 및 주변회로 영역중 고전압 트랜지스터 영역만을 도시하여 설명하기로 한다. 주변회로 영역중 저전압 트랜지스터 영역은 셀 영역과 유사한 게이트 구조를 갖기 때문에 셀 영역으로 대신한다.1A to 1I are cross-sectional views of devices for explaining a method of forming a floating gate of a flash memory device according to an exemplary embodiment of the present invention. In the drawings, only the high voltage transistor region of the cell region and the peripheral circuit region of the flash memory device will be described for convenience of description. The low voltage transistor region of the peripheral circuit region has a gate structure similar to that of the cell region, and thus is replaced with the cell region.

도 1a를 참조하면, 셀 영역(CELL)과 고전압 트랜지스터 영역(HV)이 정의되고(define), 웰 형성 이온 주입 공정 및 문턱전압 이온 주입 공정이 실시된 반도체 기판(11)이 제공된다. 고전압 트랜지스터 영역(HV)의 반도체 기판(11) 상에 고전압 트랜지스터의 게이트 산화막(12)을 형성하고, 저전압 트랜지스터 영역(도시 안됨) 및 셀 영역(CELL)의 반도체 기판(11) 상에 패드 산화막(13)을 형성한다. 게이트 산화막(12) 및 패드 산화막(13) 상에 하드 마스크층(14)을 형성한다.Referring to FIG. 1A, a semiconductor substrate 11 in which a cell region CELL and a high voltage transistor region HV are defined, a well forming ion implantation process, and a threshold voltage ion implantation process is provided. The gate oxide film 12 of the high voltage transistor is formed on the semiconductor substrate 11 of the high voltage transistor region HV, and the pad oxide film (not shown) is formed on the semiconductor substrate 11 of the low voltage transistor region (not shown) and the cell region CELL. 13). The hard mask layer 14 is formed on the gate oxide film 12 and the pad oxide film 13.

상기에서, 고전압 트랜지스터의 게이트 산화막(12)은 300 내지 600 Å 두께로 형성하며, 이 두께는 이하에서 설명될 도 1i에 도시된 최종 게이트 산화막(12) 두께보다 100 내지 200 Å 정도 두꺼운 것이다. 패드 산화막(13)은 50 내지 200 Å 두께로 형성한다. 하드 마스크층(14)은 질화물 계통으로 형성하며, 플로팅 게이트의 높이를 결정하는 중요한 역할을 한다. 이에 따라, 하드 마스크층(14)은 적어도 플로팅 게이트의 높이보다 높게 증착하여 형성하여야 한다.In the above, the gate oxide film 12 of the high voltage transistor is formed to have a thickness of 300 to 600 kV, which is about 100 to 200 kW thicker than the thickness of the final gate oxide film 12 shown in FIG. The pad oxide film 13 is formed to a thickness of 50 to 200 GPa. The hard mask layer 14 is formed of a nitride system and plays an important role in determining the height of the floating gate. Accordingly, the hard mask layer 14 should be formed by depositing at least higher than the height of the floating gate.

도 1b를 참조하면, 쉘로우 트렌치 아이소레이션 마스크 공정 및 식각 공정으로 하드 마스크층(14), 게이트 산화막(12), 패드 산화막(13) 및 반도체 기판(11)을 식각하여 필드 영역에 트렌치들(15)을 형성한다.Referring to FIG. 1B, the hard mask layer 14, the gate oxide layer 12, the pad oxide layer 13, and the semiconductor substrate 11 may be etched using a shallow trench isolation mask process and an etching process to form trenches 15 in the field region. ).

도 1c를 참조하면, 웰 산화(wall oxidation) 공정 및 라이너(liner) 증착 공 정을 실시하고(이들 공정으로 형성되는 층들은 도시하지 않음), 트렌치들(15)이 충분히 매립되도록 소자 격리 절연막(16)을 형성한다. 소자 격리 절연막(16)은 주로 고밀도 플라즈마(high density plasma; HDP) 방식으로 산화물을 갭 필(gap fill)한 후 어닐(anneal) 공정을 실시하여 형성한다.Referring to FIG. 1C, a wall oxidation process and a liner deposition process are performed (the layers formed by these processes are not shown), and the device isolation insulating film (not shown) is sufficiently embedded in the trenches 15. 16). The device isolation insulating layer 16 is formed by performing an annealing process after gap fill of an oxide using a high density plasma (HDP) method.

도 1d를 참조하면, 제 1 화학적 기계적 연마 공정으로 소자 격리 절연막(16)을 하드 마스크층(14)의 상단이 노출될 때까지 연마한 후, 하드 마스크층(14)을 제거하고, 이로 인하여 트렌치(15)에 돌출 구조의 소자 격리막들(16a)이 고립형태로 형성된다. 제 1 화학적 기계적 연마 공정은 높은 연마 선택을 갖는 슬러리(high selective slurry)를 사용하여 소자 격리 절연막(16)의 손실을 최소화 한다.Referring to FIG. 1D, the device isolation insulating layer 16 is polished by the first chemical mechanical polishing process until the upper end of the hard mask layer 14 is exposed, and then the hard mask layer 14 is removed, thereby forming a trench. Element isolation films 16a of the protruding structure are formed in an isolated form at 15. The first chemical mechanical polishing process uses a high selective slurry to minimize the loss of device isolation insulating film 16.

도 1e를 참조하면, 터널 산화막을 형성하기 전에 전-세정(first pre-cleaning) 공정을 실시하고, 전-세정 공정 동안 패드 산화막(13)은 완전히 제거되고, 고전압 트랜지스터의 게이트 산화막(12)은 점선 부분만큼 일정 두께 제거되어 소자에서 원하는 두께의 게이트 산화막(12)이 되고, 돌출 구조의 소자 격리막들(16a)은 돌출 부분이 점선 부분만큼 일정 두께 제거되어 액티브 영역과 플로팅 게이트 간의 중첩 마진이 확보되는 니플(nipple) 구조의 소자 격리막들(16b)이 형성된다. 전-세정 공정은 HF 용액이나 BOE 용액을 사용하며, 식각 용액에 담그는 시간을 조절하여 산화물 습식 식각 타겟(oxide wet etch target)을 조절하므로, 게이트 산화막(12)의 두께 및 중첩 마진의 정도를 조절할 수 있다.Referring to FIG. 1E, before the tunnel oxide film is formed, a first pre-cleaning process is performed, and the pad oxide film 13 is completely removed during the pre-cleaning process, and the gate oxide 12 of the high voltage transistor is removed. A predetermined thickness is removed by the dotted line to form a gate oxide film 12 having a desired thickness in the device, and the device isolation layers 16a having the protruding structure have a predetermined thickness removed by the dotted line to secure overlapping margin between the active region and the floating gate. Nipple structure isolation layers 16b are formed. The pre-cleaning process uses an HF solution or a BOE solution and controls the oxide wet etch target by adjusting the time to immerse in the etching solution, thereby controlling the thickness of the gate oxide layer 12 and the degree of overlap margin. Can be.

도 1f를 참조하면, 셀 영역(CELL)의 노출된 반도체 기판(11) 상에 터널 산화막(17)을 형성한다. 니플 구조의 소자 격리막들(16b)을 포함한 전체 구조 상에 폴 리실리콘층(18)을 형성한다.Referring to FIG. 1F, a tunnel oxide layer 17 is formed on the exposed semiconductor substrate 11 of the cell region CELL. The polysilicon layer 18 is formed on the entire structure including the device isolation layers 16b having the nipple structure.

도 1g를 참조하면, 니플 구조의 소자 격리막(16b) 상단에 폴리실리콘층(18)이 일정 두께 예를 들어, 10 내지 300 Å의 두께로 잔류될 때까지 제 2 화학적 기계적 연마 공정으로 폴리실리콘층(18)을 평탄화하여 평탄화된 폴리실리콘층(18a)이 형성된다. 만약 제 2 화학적 기계적 연마 공정을 니플 구조의 소자 격리막들(16b) 상단이 노출될 때까지 실시할 경우, 고전압 트랜지스터 영역(HV)과 같이 넓은 액티브 영역에서는 폴리실리콘층의 디싱(dishing) 현상이 발생하는 문제가 있다.Referring to FIG. 1G, the polysilicon layer is subjected to a second chemical mechanical polishing process until the polysilicon layer 18 remains on the nipple structure isolation layer 16b at a predetermined thickness, for example, 10 to 300 mm 3. The flattened 18 is formed to form the flattened polysilicon layer 18a. If the second chemical mechanical polishing process is performed until the upper ends of the device isolation layers 16b having the nipple structure are exposed, dishing of the polysilicon layer occurs in a wide active region such as the high voltage transistor region HV. There is a problem.

도 1h를 참조하면, 에치-백(etch-back) 공정을 실시하여 니플 구조의 소자 격리막들(16b) 상단에 잔류된 폴리실리콘층(18a)을 제거하여 니플 구조의 소자 격리막들(16b)에 의해 고립된 플로팅 게이트들(18b)이 형성된다.Referring to FIG. 1H, an etch-back process is performed to remove the polysilicon layer 18a remaining on the nipple structure isolation layers 16b and to the nipple structure isolation layers 16b. Isolated floating gates 18b are formed.

상기에서, 에치-백 공정은 플로팅 게이트들(18b)이 단락 없이 완전히 고립되도록 2단계로 진행하는 것이 바람직하다. 제 1 단계는 산화물(oxide)과 폴리실리콘의 식각 선택비가 높은 공정 조건으로 실시하다. 제 1 단계 공정은 CF4 가스, NF3 가스, SF6 가스 및 Cl2 계열 가스 중 어느 하나의 가스 또는 이들의 혼합 가스를 사용하여 플라즈마 식각 장비에서 니플 구조의 소자 격리막들(16b)의 상단이 노출되는 시점까지 진행한다. 제 2 단계는 산화물과 폴리실리콘의 식각 선택비가 0.9 내지 1.1 정도로 유사한 공정 조건으로 실시한다. 제 2 단계 공정은 CF4/O2 혼합 가스, NF3/O2 혼합 가스 및 CF4/NF3/O2 혼합 가스 중 어느 하나를 이용하여 플라즈마 식각 장비에서 니플 구조의 소자 격리막들(16b)과 평탄화된 폴리실리콘층(18a)이 동시에 200 Å이하 바람직하게는 50 내지 200 Å의 두께로 리세스(recess) 되도록 진행한다.In the above, the etch-back process is preferably carried out in two steps so that the floating gates 18b are completely isolated without a short circuit. The first step is performed under process conditions in which the etching selectivity of oxide and polysilicon is high. The first stage process uses the gas of any one of CF 4 gas, NF 3 gas, SF 6 gas, and Cl 2 series gas, or a mixture thereof to form the tops of the nipple structure device isolation layers 16b in the plasma etching equipment. Proceed to the point of exposure. The second step is carried out under similar process conditions in which the etching selectivity of oxide and polysilicon is about 0.9 to 1.1. The second step process includes nipple structure device isolation films 16b in a plasma etching apparatus using any one of a CF 4 / O 2 mixed gas, an NF 3 / O 2 mixed gas, and a CF 4 / NF 3 / O 2 mixed gas. And the planarized polysilicon layer 18a are simultaneously recessed to a thickness of 200 GPa or less, preferably 50 to 200 GPa.

도 1i를 참조하면, 플로팅 게이트의 측면을 노출시켜 소자의 커플링 비(coupling ratio)를 증대시키기 위해, HF 용액이나 BOE 용액을 사용한 식각 공정으로 니플 구조의 소자 격리막(16b)의 니플 부분을 일정 두께 제거하며, 식각 용액에 담그는 시간을 조절하여 산화물 습식 식각 타겟(oxide wet etch target)을 조절하므로, 커플링 비를 조절할 수 있다. 이 식각 공정은 별개의 공정 단계로 진행할 수 있고, 후속 공정인 유전체막 형성 공정 전에 실시하는 전-세정 공정으로 대체할 수 있다. 이때 전-세정 공정은 상기한 식각 공정과 동일하게 진행한다.Referring to FIG. 1I, in order to expose the side surface of the floating gate to increase the coupling ratio of the device, an nipple portion of the device isolation layer 16b having a nipple structure may be uniformly etched using an HF solution or a BOE solution. By removing the thickness and adjusting the time to immerse in the etching solution to control the oxide wet etch target (oxide wet etch target), the coupling ratio can be adjusted. This etching process can proceed as a separate process step and can be replaced by a pre-cleaning process performed before the subsequent dielectric film forming process. At this time, the pre-cleaning process is performed in the same manner as the etching process.

이후, 유전체막 형성 공정 및 콘트롤 게이트 형성 공정 등을 통해 플래쉬 메모리 소자를 제조한다.
Thereafter, a flash memory device is manufactured through a dielectric film forming process and a control gate forming process.

상술한 바와 같이, 본 발명은 쉘로우 트렌치 아이소레이션(STI) 공정으로 소자 격리막과 플로팅 게이트를 동시에 형성하므로, 플래쉬 메모리 소자의 축소와 무관하게 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보할 수 있고, 별도의 플로팅 게이트 마스크 공정 및 식각 공정을 생략할 수 있다.As described above, since the device isolation layer and the floating gate are simultaneously formed by the shallow trench isolation (STI) process, the overlap margin between the active region and the floating gate can be secured regardless of the reduction of the flash memory device. The floating gate mask process and the etching process may be omitted.

Claims (11)

반도체 기판의 고전압 트랜지스터 영역에 게이트 산화막을 형성하고, 상기 반도체 기판의 셀 영역 및 저전압 트랜지스터 영역에 패드 산화막을 형성하는 단계;Forming a gate oxide film in a high voltage transistor region of the semiconductor substrate and forming a pad oxide film in a cell region and a low voltage transistor region of the semiconductor substrate; 상기 게이트 산화막 및 상기 패드 산화막 상에 하드 마스크층을 형성하는 단계;Forming a hard mask layer on the gate oxide film and the pad oxide film; 상기 하드 마스크층, 상기 게이트 산화막, 상기 패드 산화막 및 상기 반도체 기판의 일부분을 식각하여 트렌치들을 형성한 후, 전체 구조 상에 소자 격리 절연막을 형성하는 단계;Etching the hard mask layer, the gate oxide film, the pad oxide film, and a portion of the semiconductor substrate to form trenches, and then forming a device isolation insulating film over the entire structure; 상기 소자 격리 절연막을 연마하고, 노출되는 상기 하드 마스크층을 제거하여 돌출 구조의 소자 격리막들을 형성하는 단계;Polishing the device isolation insulating layer and removing the exposed hard mask layer to form device isolation layers having a protruding structure; 터널 산화막 전-세정 공정을 실시하여 니플 구조의 소자 격리막들을 형성하는 단계;Performing a tunnel oxide film pre-cleaning process to form device isolation films having a nipple structure; 상기 셀 영역의 노출된 반도체 기판 상에 터널 산화막을 형성한 후, 상기 니플 구조의 소자 격리막들을 포함한 전체 구조 상에 폴리실리콘층을 형성하는 단계;Forming a tunnel oxide layer on the exposed semiconductor substrate in the cell region, and then forming a polysilicon layer on the entire structure including the device isolation layers of the nipple structure; 상기 폴리실리콘층을 일정 두께 연마하여 평탄화시키는 단계; 및Planarizing the polysilicon layer by a predetermined thickness; And 상기 평탄화된 폴리실리콘층을 에치-백 공정으로 제거하여 고립된 플로팅 게이트들을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.Removing the planarized polysilicon layer by an etch-back process to form isolated floating gates. 제 1 항에 있어서,The method of claim 1, 상기 게이트 산화막은 최초 형성시 소자에서 원하는 두께보다 100 내지 200 Å 정도 두껍게 형성하고, 상기 터널 산화막 전-세정 공정시에 일정 두께 제거되어 소자에서 원하는 두께로 되는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.And forming the gate oxide film 100 to 200 200 thicker than the desired thickness in the device at the time of initial formation, and removing the predetermined thickness in the tunnel oxide pre-cleaning process to obtain the desired thickness in the device. 제 1 항에 있어서,The method of claim 1, 상기 패드 산화막은 50 내지 200 Å 두께로 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.And the pad oxide layer is formed to a thickness of 50 to 200 kHz. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크층은 질화물 계통으로 적어도 플로팅 게이트의 높이보다 높게 증착하여 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.And the hard mask layer is formed by depositing at least a height of the floating gate to a nitride system. 제 1 항에 있어서,The method of claim 1, 상기 소자 격리 절연막은 고밀도 플라즈마 방식으로 산화물을 갭 필한 후 어 닐 공정을 실시하여 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.The device isolation insulating layer is formed by performing an annealing process after gap-filling an oxide in a high density plasma method. 제 1 항에 있어서,The method of claim 1, 상기 터널 산화막 전-세정 공정은 HF 용액이나 BOE 용액을 사용하여 실시하고, 이 공정 동안 상기 패드 산화막은 제거되고, 상기 돌출 구조의 소자 격리막 및 상기 게이트 산화막은 일정 두께 제거되는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.The tunnel oxide film pre-cleaning process is performed using a HF solution or a BOE solution, during which the pad oxide film is removed, and the device isolation film and the gate oxide film of the protruding structure are removed to a predetermined thickness. Forming method. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘층 연마 공정은 상기 니플 구조의 소자 격리막 상단에 상기 폴리실리콘층 10 내지 300 Å의 두께로 잔류될 때까지 실시하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.And performing the polysilicon layer polishing process until the polysilicon layer has a thickness of 10 to 300 Å on the device isolation layer having the nipple structure. 제 1 항에 있어서,The method of claim 1, 상기 에치-백 공정은,The etch-back process, 산화물과 폴리실리콘의 식각 선택비가 높은 제 1 공정으로 상기 니플 구조의 소자 격리막들의 상단이 노출되는 시점까지 진행하는 단계; 및Proceeding to a point where the upper ends of the device isolation layers having the nipple structure are exposed in a first process having a high etching selectivity of oxide and polysilicon; And 산화물과 폴리실리콘의 식각 선택비가 0.9 내지 1.1 정도로 유사한 제 2 공정으로 상기 니플 구조의 소자 격리막들과 상기 폴리실리콘층이 동시에 일정 두께 리세스 되도록 진행하는 단계를 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.A method of forming a floating gate of a flash memory device comprising the step of proceeding such that the etching isolation ratio of the oxide and the polysilicon is similar to about 0.9 to 1.1 so that the isolation layer and the polysilicon layer of the nipple structure at the same time recessed a predetermined thickness. . 제 8 항에 있어서,The method of claim 8, 상기 제 1 공정은 CF4 가스, NF3 가스, SF6 가스 및 Cl2 계열 가스 중 어느 하나의 가스 또는 이들의 혼합 가스를 사용하여 플라즈마 식각 장비에서 진행하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.The first process is a floating gate forming method of a flash memory device which proceeds in the plasma etching equipment using any one of CF 4 gas, NF 3 gas, SF 6 gas and Cl 2 series gas or a mixture thereof. 제 8 항에 있어서,The method of claim 8, 상기 제 2 공정은 CF4/O2 혼합 가스, NF3/O2 혼합 가스 및 CF 4/NF3/O2 혼합 가스 중 어느 하나를 이용하여 플라즈마 식각 장비에서 상기 니플 구조의 소자 격리막들 및 상기 폴리실리콘층을 50 내지 200 Å의 두께로 제거되도록 진행하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.The second process may be performed using any one of a CF 4 / O 2 mixed gas, an NF 3 / O 2 mixed gas, and a CF 4 / NF 3 / O 2 mixed gas. A method of forming a floating gate of a flash memory device in which the polysilicon layer is removed to a thickness of 50 to 200 GPa. 제 1 항에 있어서,The method of claim 1, 상기 에치-백 공정으로 상기 플로팅 게이트들을 형성한 후, HF 용액이나 BOE 용액을 사용한 식각 공정으로 상기 니플 구조의 소자 격리막의 니플 부분을 일정 두께 제거하는 단계를 더 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.After forming the floating gates by the etch-back process, forming a floating gate of the flash memory device further comprises removing a nipple portion of the device isolation layer having the nipple structure by an etching process using an HF solution or a BOE solution. Way.
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