DE102017122526B4 - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich (MA) ausgebildet ist, und einen Ringstrukturbereich (MR), der den Speicherzellenbereich (MA) umgibt, umfasst, wobei das Verfahren umfasst:
Ausbilden eines Vorsprungs eines Substrats (10) in dem Ringstrukturbereich (MR), wobei der Vorsprung von einer isolierenden Isolationsschicht (15A, 15B) hervorsteht,
Ausbilden eines High-k-Dielektrikumsfilms (80), wodurch der Vorsprung und die isolierende Isolationsschicht (15A, 15B) abgedeckt werden,
Ausbilden eines Polysiliziumfilms (85) über dem High-k-Dielektrikumsfilm (80),
Strukturieren des Polysiliziumfilms (85) und des High-k-Dielektrikumsfilms (80), und
Ausbilden von Isolationsschichten (90A, 90B) über dem strukturierten Polysiliziumfilm (85A, 85B) und dem strukturierten High-k-Dielektrikumsfilm (80A, 80B) durch Ausbilden von Seitenwandspacern (90A, 90B) auf dem strukturierten Polysiliziumfilm (85A, 85B) und auf Seiten des strukturierten High-k-Dielektrikumsfilms (80A, 80B), wodurch der strukturierte High-k-Dielektrikumsfilm (80A, 80B) abgedichtet wird.

Figure DE102017122526B4_0000
A method of manufacturing a semiconductor device comprising a non-volatile memory formed in a memory cell array (MA) and a ring structure region (MR) surrounding the memory cell array (MA), the method comprising:
forming a projection of a substrate (10) in the ring structure region (MR), the projection protruding from an insulating insulation layer (15A, 15B),
forming a high-k dielectric film (80) covering the projection and the insulating insulating layer (15A, 15B),
forming a polysilicon film (85) over the high-k dielectric film (80),
patterning the polysilicon film (85) and the high-k dielectric film (80), and
forming insulating layers (90A, 90B) over the patterned polysilicon film (85A, 85B) and the patterned high-k dielectric film (80A, 80B) by forming sidewall spacers (90A, 90B) on the patterned polysilicon film (85A, 85B) and on sides of the patterned high-k dielectric film (80A, 80B), thereby sealing the patterned high-k dielectric film (80A, 80B).
Figure DE102017122526B4_0000

Description

TECHNISCHES GEBIETTECHNICAL AREA

Die Offenbarung betrifft integrierte Halbleiterschaltungen, insbesondere Halbleitervorrichtungen, die nicht flüchtige Speicherzellen und Peripherievorrichtungen umfassen, und Prozesse zu deren Herstellung.The disclosure relates to semiconductor integrated circuits, in particular semiconductor devices including non-volatile memory cells and peripheral devices, and processes for their manufacture.

STAND DER TECHNIKSTATE OF THE ART

Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, einer höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, bestehen Herausforderungen bezüglich der Steuerung der Ebenheit einer darunterliegenden Schicht im Hinblick auf lithografische Vorgänge. Ein Flash-Speicher, der nicht flüchtige Speicherzellen (Non-Volatile Memory, NVM) verwendet, wurde kontinuierlich verkleinert und wird in fortschrittliche integrierte CMOS-Logikschaltungen (ICs) für eine Chipkarte und Automobilanwendungen eingebettet. Insbesondere wurde eine Integration von Herstellungsprozessen für die NVM-Zellen und Herstellungsprozessen für periphere Logikschaltungen komplexer und wichtiger.
US 2013/0248997 A1 beschreibt eine Halbleitervorrichtung mit einem Substrat, das in einen Zellbereich, einen peripheren Schaltungsbereich und einen Schnittstellenbereich zwischen dem Zellbereich und dem peripheren Schaltungsbereich unterteilt ist. Im Schnittstellenbereich des Substrats ist ein Schutzring vorgesehen, der den Zellbereich umgibt. Eine erste Gate-Struktur befindet sich im Zellbereich und eine zweite Gate-Struktur im peripheren Schaltungsbereich. US 2007/0102731 A1 beschreibt eine Halbleiterspeichervorrichtung, die zwei Elementisolationsschichten, zwei Gate-Isolierfilme, zwei Gate-Verdrahtungen und zwei Maskenschichten umfasst. Die Oberseiten der ersten und zweiten Elementisolationsschichten sind höher als eine Oberseite des Substrats. Die Unterseiten der ersten und zweiten Elementisolationsschichten sind niedriger als die Oberseiten des Substrats. Die Höhe von der Oberseite des Substrats bis zu der Oberseite der zweiten Elementisolationsschicht ist größer als die Höhe von der Oberseite des Substrats bis zu der Oberseite des ersten Elementisolationsschicht. Die Höhen von der Oberseite des Substrats bis zu den Oberseiten der ersten Maskenschicht und der zweiten Maskenschicht sind gleich.As the semiconductor industry has reached the nanometer technology nodes for higher device density, higher performance, and lower cost, challenges exist in controlling the planarity of an underlying layer for lithographic operations. Flash memory using non-volatile memory (NVM) cells has continued to shrink and is being embedded in advanced CMOS logic integrated circuits (ICs) for smart card and automotive applications. In particular, integration of manufacturing processes for the NVM cells and manufacturing processes for peripheral logic circuits has become more complex and important.
US 2013/0248997 A1 describes a semiconductor device having a substrate divided into a cell area, a peripheral circuit area, and an interface area between the cell area and the peripheral circuit area. A guard ring surrounding the cell area is provided in the interface area of the substrate. A first gate structure is located in the cell area and a second gate structure is located in the peripheral circuit area. U.S. 2007/0102731 A1 describes a semiconductor memory device including two element isolation layers, two gate insulating films, two gate wirings, and two mask layers. The tops of the first and second element isolation layers are higher than a top of the substrate. The bottoms of the first and second element isolation layers are lower than the tops of the substrate. The height from the top of the substrate to the top of the second element isolation layer is greater than the height from the top of the substrate to the top of the first element isolation layer. The heights from the top of the substrate to the tops of the first mask layer and the second mask layer are the same.

Figurenlistecharacter list

Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.

  • 1A zeigt eine Draufsicht (ein Layout) und 1B zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 2 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 3 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 4 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 5 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 6 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 7 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 8 zeigt eine vergrößerte Querschnittsansicht, die einen Speicherzellenbereich gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 9 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 10 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 11A zeigt eine Draufsicht (ein Layout) und 11B zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 12 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 13 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 14 zeigt eine vergrößerte Querschnittsansicht, die einen Ringstrukturbereich gemäß Ausführungsformen der vorliegenden Offenbarung dargestellt.
  • 15 zeigt eine Draufsicht (ein Layout), die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 16 zeigt eine Querschnittsansicht, die einen Ringstrukturbereich gemäß anderen Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 17 zeigt eine vergrößerte Querschnittsansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
  • 18 zeigt eine Querschnittsansicht, die einen Ringstrukturbereich gemäß anderen Ausführungsformen der vorliegenden Offenbarung dargestellt.
  • 19 zeigt eine vergrößerte Querschnittsansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
  • 20 zeigt eine Querschnittsansicht, die einen Ringstrukturbereich gemäß anderen Ausführungsformen der vorliegenden Offenbarung darstellt.
  • 21 zeigt eine vergrößerte Querschnittsansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
The present disclosure is best understood from the following detailed description when read in conjunction with the accompanying figures. It is emphasized that, in accordance with standard practice in the industry, various features are not drawn to scale and are used for illustration purposes only. Rather, the dimensions of the various features may be arbitrarily increased or decreased for clarity of discussion.
  • 1A shows a plan view (a layout) and 1B 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 2 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 3 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 4 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 5 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 6 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 7 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 8th FIG. 12 is an enlarged cross-sectional view illustrating a memory cell area, in accordance with some embodiments of the present disclosure.
  • 9 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 10 FIG. 12 is a cross-sectional view showing a stage of a sequential manufacturing process of a semiconductor device according to Embodiment 1. FIG tion forms of the present disclosure.
  • 11A shows a plan view (a layout) and 11B 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 12 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 13 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to embodiments of the present disclosure.
  • 14 FIG. 14 is an enlarged cross-sectional view illustrating a ring structure portion according to embodiments of the present disclosure.
  • 15 12 is a plan view (layout) showing a stage of a sequential manufacturing process of a semiconductor device according to other embodiments of the present disclosure.
  • 16 FIG. 14 is a cross-sectional view illustrating a ring structure portion according to other embodiments of the present disclosure.
  • 17 12 shows an enlarged cross-sectional view according to other embodiments of the present disclosure.
  • 18 FIG. 12 is a cross-sectional view illustrating a ring structure portion according to other embodiments of the present disclosure.
  • 19 12 shows an enlarged cross-sectional view according to other embodiments of the present disclosure.
  • 20 FIG. 14 is a cross-sectional view illustrating a ring structure portion according to other embodiments of the present disclosure.
  • 21 12 shows an enlarged cross-sectional view according to other embodiments of the present disclosure.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein.It should be understood that the disclosure below provides many different embodiments, or examples, for implementing various features of the invention. Specific embodiments or examples of components and arrangements are described below to simplify the present disclosure. These are, of course, merely examples and are not intended to be limiting. For example, element dimensions are not limited to the disclosed range or values, but may depend on process conditions and/or desired device properties. Furthermore, in the description below, forming a first feature over or on a second feature may include embodiments in which the first and second features are formed in face-to-face contact, and may also include embodiments in which additional features are formed between the first and the second feature may be formed such that the first and second features may not be in direct contact. Various features may be arbitrarily drawn at different scales for simplicity and clarity.

Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem kann der Begriff „gefertigt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.Also, terms relating to spatial relativity, such as "below," "below," "lower," "above," "upper," and the like, may be used herein for ease of discussion to indicate the relationship of an element or feature to another element or feature(s) as illustrated in the figures. The terms relating to spatial relativity are intended to encompass different orientations of the device in use or operation in addition to the orientation depicted in the figures. The device may be otherwise oriented (rotated 90 degrees or otherwise oriented) and the terms used herein relating to spatial relativity shall equally be construed accordingly. Also, the term "made of" can mean either "comprising" or "consisting of".

In der vorliegenden Ausführungsform umfasst eine Halbleitervorrichtung nicht flüchtige Speicherzellen (NVM-Zellen) und periphere Vorrichtungen (z.B. Logikschaltungen). Die NVM-Zellen verwenden im Allgemeinen eine gestapelte Struktur, in der mehrere Schichten, wie z.B. Polysiliziumschichten, gestapelt sind, während die peripheren Vorrichtungen im Allgemeinen Feldeffekttransistoren (FETs), die eine einzelne Polysiliziumschicht aufweisen, umfassen. In verschiedenen Ausführungsformen der vorliegenden Offenbarung wird eine Ringstruktur (ein Schutzring), die durch ein aktives Gebiet (Diffusionsgebiet) gebildet wird, zumindest für den NVM-Bereich bereitgestellt.In the present embodiment, a semiconductor device includes non-volatile memory (NVM) cells and peripheral devices (e.g., logic circuits). The NVM cells generally use a stacked structure in which multiple layers such as polysilicon layers are stacked, while the peripheral devices generally include field effect transistors (FETs) having a single polysilicon layer. In various embodiments of the present disclosure, a ring structure (a guard ring) formed by an active region (diffusion region) is provided at least for the NVM region.

1A zeigt eine Draufsicht (ein Layout) und 1B zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 1B zeigt eine entlang der Linie XI-XI von 1A gezeichnete Querschnittsansicht, die eine Stufe des Halbleiterherstellungsprozesses gemäß einigen Ausführungsformen der vorliegenden Anmeldung veranschaulicht. 2 zeigt eine entlang der Linie XI-XI im Bereich A1 von 1A gezeichnete Querschnittsansicht. Gleichermaßen sind 3 bis 7, 9, 10, 11B, 12 und 13 Querschnittsansichten, die der Linie XI-XI im Bereich A1 von 1A entsprechen. In einigen Ausführungsformen umgibt eine NVM-Ringstruktur, die als MR gekennzeichnet ist, den NVM-Zellenarraybereich MA und ein peripherer Ringstrukturbereich LR umgibt den peripheren Logikschaltungsbereich LA, wie in 1A dargestellt. 1A shows a plan view (a layout) and 1B 12 is a cross-sectional view illustrating a stage of a sequential manufacturing process of a semiconductor device according to some embodiments of the present disclosure. 1B shows a along the line XI-XI of 1A 12 is a drawn cross-sectional view illustrating a stage of the semiconductor manufacturing process in accordance with some embodiments of the present application. 2 shows a along the line XI-XI in the area A1 of 1A drawn cross-sectional view. are alike 3 until 7 , 9 , 10 , 11B , 12 and 13 Cross-sectional views taken along line XI-XI in area A1 of 1A correspond to. In some embodiments, an NVM ring structure, denoted as MR, surrounds the NVM cell array area MA and a peripheral ring structure area LR surrounds the peripheral logic circuit area LA, as in FIG 1A shown.

In einigen Ausführungsformen wird vor dem Herstellen der NVM-Zellen und der peripheren Vorrichtungen (z.B. Transistoren) ein Substrat in dem NVM-Zellenbereich geätzt, um eine „Stufe“ zwischen dem NVM-Zellenbereich und dem peripheren Vorrichtungsbereich zu bilden. Die Stufenhöhe entspricht dem Höhenunterschied, wenn eine dielektrische Zwischenschicht (ILD) ausgebildet wird, falls die Stufe sonst nicht ausgebildet wird. In den nachstehenden Ausführungsformen, ist der Einfachheit halber die Stufenhöhe nicht dargestellt.In some embodiments, prior to fabricating the NVM cells and peripheral devices (e.g., transistors), a substrate is etched in the NVM cell area to form a "step" between the NVM cell area and the peripheral device area. The step height corresponds to the height difference when an interlayer dielectric (ILD) is formed if the step is not otherwise formed. In the following embodiments, the step height is not shown for the sake of simplicity.

Wie in 1A und 1B dargestellt, wird eine Pad-Oxidschicht 12 auf dem Substrat 10 ausgebildet und eine Nitridschicht 14 wird ferner auf der Pad-Oxidschicht 12 ausgebildet. In einer Ausführungsform umfasst das Substrat 10 Silizium. Das Substrat 10 ist zum Beispiel ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1 × 1015 cm-3 und ungefähr 5 × 1015 cm-3. In anderen Ausführungsformen umfasst das Substrat ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1 × 1015 cm-3 und ungefähr 5 × 1015 cm-3.As in 1A and 1B As shown, a pad oxide layer 12 is formed on the substrate 10 and a nitride layer 14 is further formed on the pad oxide layer 12 . In one embodiment, the substrate 10 comprises silicon. The substrate 10 is, for example, a p-type silicon substrate having an impurity concentration in a range of about 1 × 1015 cm -3 and about 5 × 1015 cm -3 . In other embodiments, the substrate comprises an n-type silicon substrate having an impurity concentration in a range of about 1x1015 cm -3 and about 5x1015 cm -3 .

Alternativ kann das Substrat 10 einen anderen Elementhalbleiter, wie z.B. Germanium, einen Verbindungshalbleiter, der Gruppe-IV-IV-Verbindungshalbleiter, wie z.B. SiC und SiGe, Gruppe-III-V-Verbindungshalbleiter, wie z.B. GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen. In einer Ausführungsform umfasst das Substrat 10 eine Siliziumschicht eines SOI-Substrats (Silizium auf einem Isolator). Amorphe Substrate, wie z.B. amorphes Si oder amorpher SiC, oder ein isolierendes Material, wie z.B. Siliziumoxid, können ebenfalls als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Gebiete umfassen, die auf eine geeignete Weise mit Verunreinigungen (z.B. p-Typ-oder n-Typ-Leitfähigkeit) dotiert wurden.Alternatively, the substrate 10 may be another elemental semiconductor such as germanium, a compound semiconductor, the group IV-IV compound semiconductor such as SiC and SiGe, group III-V compound semiconductor such as GaAs, GaP, GaN, InP, InAs , InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP and/or GaInAsP, or combinations thereof. In one embodiment, the substrate 10 comprises a silicon layer of an SOI (silicon on insulator) substrate. Amorphous substrates such as amorphous Si or amorphous SiC, or an insulating material such as silicon oxide can also be used as the substrate 10. The substrate 10 may include various regions that have been suitably doped with impurities (e.g., p-type or n-type conductivity).

Die Pad-Oxidschicht 12 umfasst thermisch aufgewachsenes Siliziumoxid, und die Nitridschicht 14 umfasst Siliziumnitrid (SiN). Das Siliziumoxid und das Siliziumnitrid können unter Verwendung eines Ofens oder einer chemischen Gasphasenabscheidung (CVD) oder anderer geeigneter Filmausbildungsvorgänge ausgebildet werden. In einigen Ausführungsformen liegt die Dicke der Pad-Oxidschicht 12 in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm und die Dicke der Nitridschicht 14 liegt in einem Bereich von ungefähr 50 nm bis ungefähr 100 nm.The pad oxide layer 12 comprises thermally grown silicon oxide and the nitride layer 14 comprises silicon nitride (SiN). The silicon oxide and silicon nitride can be formed using a furnace or chemical vapor deposition (CVD) or other suitable film forming processes. In some embodiments, the thickness of the pad oxide layer 12 ranges from about 5 nm to about 20 nm and the thickness of the nitride layer 14 ranges from about 50 nm to about 100 nm.

Durch Verwenden eines Strukturierungsvorgangs werden die Pad-Oxidschicht 12 und die Nitridschicht 14 zu einer Maskenstruktur strukturiert. Durch Verwenden der Maskenstruktur als einer Ätzmaske wird ein Graben im Substrat 10 geätzt, und dann wird ein isolierendes Material in dem Graben ausgebildet, wodurch isolierende Isolationsschichten (flache Grabenisolation) 15 (z.B. 15a, 15B und 15c) ausgebildet werden. Das isolierende Material für die isolierende Isolationsschicht 15 wird zum Beispiel aus Siliziumdioxid gefertigt, das durch LPCVD (chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder eine fließfähige CVD ausgebildet wird. Bei der fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie ihr Name nahelegt, während einer Abscheidung „fließen“, um Spalte oder Räume mit einem hohen Aspektverhältnis zu füllen. Üblicherweise werden verschiedene Chemien zu siliziumhaltigen Vorstufen hinzugefügt, um zu ermöglichen, dass der abgeschiedene Film fließt. In einigen Ausführungsformen werden Stickstoffhydrid-Bindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorstufen, insbesondere fließfähige Siliziumoxid-Vorstufen, umfassen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Hydrogensilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie z.B. Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Prozess mit mehreren Vorgängen ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er gehärtet und dann ausgeheilt, um ein unerwünschtes Element (unerwünschte Elemente) zu entfernen, damit Siliziumoxid gebildet wird. Wenn das unerwünschte Element (die unerwünschten Elemente) entfernt wurde (wurden), verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Ausheilungsprozesse ausgeführt. Der fließfähige Film wird mehr als einmal gehärtet und ausgeheilt. Die isolierende Isolationsschicht 15 kann SOG, SiO, SiON, SiOCN oder mit Fluor dotiertes Silikatglas (FSG) sein. Die isolierende Isolationsschicht 15 kann mit Bor und/oder Phosphor dotiert werden. Außerdem wird ein Planarisierungsvorgang, wie z.B. ein chemisch-mechanisches Polierverfahren (CMP) durchgeführt, wodurch die Nitridschicht 14 freigelegt wird, wie in 1A und 1B dargestellt.By using a patterning process, the pad oxide layer 12 and the nitride layer 14 are patterned into a mask pattern. By using the mask pattern as an etching mask, a trench is etched in the substrate 10, and then an insulating material is formed in the trench, thereby forming insulating insulating layers (shallow trench isolation) 15 (eg, 15a, 15B, and 15c). The insulating material for the insulating insulating layer 15 is made of, for example, silicon dioxide formed by LPCVD (Low Pressure Chemical Vapor Deposition), plasma CVD, or flowable CVD. In flowable CVD, flowable dielectric materials are deposited in place of silicon oxide. Flowable dielectric materials, as their name suggests, can “flow” during deposition to fill high aspect ratio gaps or spaces. Various chemistries are commonly added to silicon-containing precursors to allow the deposited film to flow. In some embodiments, nitrogen hydride linkages are added. Examples of flowable dielectric precursors, particularly flowable silica precursors, include a silicate, a siloxane, a methyl silsesquioxane (MSQ), a hydrogen silsesquioxane (HSQ), a MSQ/HSQ, a perhydrosilazane (TCPS), a perhydropolysilazane (PSZ), a tetraethylorthosilicate (TEOS) or a silylamine such as trisilylamine (TSA). These flowable silicon oxide materials are formed in a multi-shot process. After the flowable film is deposited, it is cured and then annealed to remove unwanted element(s) to form silicon oxide. When the unwanted element(s) is (were) removed, the flowable film compacts and shrinks. In some embodiments, multiple annealing processes are performed. The flowable film is cured and cured more than once. The insulating insulation layer 15 can SOG, SiO, SiON, SiOCN or fluorine-doped silicate glass (FSG). The insulating insulation layer 15 can be doped with boron and/or phosphorus. In addition, a planarization process, such as a chemical mechanical polishing (CMP) process, is performed, exposing the nitride layer 14, as shown in FIG 1A and 1B shown.

Wie in 1A dargestellt, umgeben rahmenförmige Nitridschichten 14 jeweils den Speicherzellenbereich MA und den Logikschaltungsbereich LA. Die Breite W1 der Speicherzellen-Ringstruktur MA liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 1000 nm. Die Breite W2 der Logikbereich-Ringstruktur LR liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 1000 nm. Der Abstand S1 der isolierenden Isolationsschicht 15A (ein Abstand zwischen der Ringstruktur und dem Speicherzellenbereich) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 50 nm bis 10000 nm. Der Abstand S2 der isolierenden Isolationsschicht 15B (ein Abstand zwischen der Speicherzellen-Ringstruktur MA und der Logikbereich-Ringstruktur LR) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 50 nm bis 10000 nm. Der Abstand S3 der isolierenden Isolationsschicht 15C (ein Abstand zwischen der Logikbereich-Ringstruktur LR und dem Logikschaltungsbereich LA) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis 10000 nm.As in 1A As shown, frame-shaped nitride layers 14 surround memory cell area MA and logic circuit area LA, respectively. The width W1 of the memory cell ring structure MA ranges from about 20 nm to about 1000 nm in some embodiments. The width W2 of the logic region ring structure LR ranges from about 20 nm to about 1000 nm in some embodiments. The distance S1 of the insulating isolation layer 15A (a distance between the ring structure and the memory cell area) is in a range of about 50 nm to 10000 nm in some embodiments. The distance S2 of the insulating isolation layer 15B (a distance between the memory cell ring structure MA and the logic area Ring structure LR) is in a range of about 50 nm to 10000 nm in some embodiments. The distance S3 of the insulating insulation layer 15C (a distance between the logic area ring structure LR and the logic circuit area LA) is in a range of about 20 nm in some embodiments up to 10000nm.

Dann wird, wie in 3 dargestellt, eine Hartmaskenschicht 40 ausgebildet und mithilfe von lithografischen und Ätzvorgängen strukturiert, um den Speicherzellenbereich MA freizulegen. Die Hartmaskenschicht 40 wird zum Beispiel aus SiN, SiO2, SiON, SiOC, SiC oder einem beliebigen anderen geeigneten Material gefertigt.Then, as in 3 As shown, a hard mask layer 40 is formed and patterned using lithography and etching to expose the memory cell area MA. The hard mask layer 40 is made of, for example, SiN, SiO2, SiON, SiOC, SiC, or any other suitable material.

Außerdem werden, wie in 4 dargestellt, eine erste dielektrische Schicht 21 und eine erste Polysiliziumschicht 50 ausgebildet. Die erste dielektrische Schicht 21 wird als eine Tunneloxidschicht für die NVM-Zellen genutzt und wird aus Siliziumoxid gefertigt. Die Dicke der ersten dielektrischen Schicht 21 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 50 nm. Die erste dielektrische Schicht 21 kann durch thermische Oxidation oder CVD ausgebildet werden.In addition, as in 4 shown, a first dielectric layer 21 and a first polysilicon layer 50 are formed. The first dielectric layer 21 is used as a tunnel oxide layer for the NVM cells and is made of silicon oxide. The thickness of the first dielectric layer 21 ranges from about 1 nm to about 50 nm in some embodiments. The first dielectric layer 21 may be formed by thermal oxidation or CVD.

Die erste Polysiliziumschicht 50 kann durch CVD ausgebildet werden. Die Dicke der der ersten Polysiliziumschicht 50, wie sie abgeschieden wird, liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 300 nm. Dann wird in einigen Ausführungsformen die Dicke der ersten Polysiliziumschicht 50 mithilfe eines Planarisierungsvorgangs, wie z.B. eines chemisch-mechanischen Polierverfahrens (CMP) oder eines Rückätzverfahrens, reduziert. Nach dem Planarisierungsvorgang liegt die Dicke der der ersten Polysiliziumschicht 50 in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm. Die erste Polysiliziumschicht 50 wird auf eine geeignete Weise mit Verunreinigungen dotiert und wird für Floating-Gates der NVM-Zellen verwendet. Die Polysiliziumschicht 50 kann durch eine amorphe Siliziumschicht ersetzt werden.The first polysilicon layer 50 can be formed by CVD. The thickness of the first polysilicon layer 50 as deposited ranges from about 10 nm to about 300 nm in some embodiments Polishing process (CMP) or an etch-back process reduced. After the planarization process, the thickness of the first polysilicon layer 50 ranges from about 10 nm to about 200 nm in some embodiments. The first polysilicon layer 50 is suitably doped with impurities and is used for floating gates of the NVM cells. The polysilicon layer 50 can be replaced with an amorphous silicon layer.

Nachdem die flächendeckende Schicht der ersten Polysiliziumschicht 50 ausgebildet wurde, wird ein Planarisierungsvorgang, wie z.B. chemisch-mechanisches Polieren (CMP), durchgeführt, wie in 5 dargestellt. Durch den CMP-Vorgang wird die erste Polysiliziumschicht 50 in dem peripheren Logikschaltungsbereich entfernt, und in den Ringstrukturbereichen verringert sich allmählich die Dicke der Hartmaske 40 zu dem Speicherzellenbereich hin aufgrund der Stufe zwischen dem NVM-Zellenbereich und dem peripheren Logikschaltungsbereich, wie in 5 dargestellt.After the blanket layer of the first polysilicon layer 50 has been formed, a planarization process, such as chemical mechanical polishing (CMP), is performed as shown in FIG 5 shown. By the CMP process, the first polysilicon layer 50 in the peripheral logic circuit area is removed, and in the ring structure areas, the thickness of the hard mask 40 gradually decreases toward the memory cell area due to the step between the NVM cell area and the peripheral logic circuit area, as in FIG 5 shown.

Dann wird ein Rückätzvorgang durchgeführt. Durch den Rückätzvorgang wird die Dicke der ersten Polysiliziumschicht 50 im Speicherzellenbereich weiter reduziert. Wie in 6 dargestellt, liegt die Dicke D1 der der ersten Polysiliziumschicht 50 nach dem Rückätzvorgang in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm.Then, an etch-back process is performed. The etching-back process further reduces the thickness of the first polysilicon layer 50 in the memory cell area. As in 6 As illustrated, the thickness D1 of the first polysilicon layer 50 after the etch-back process ranges from about 10 nm to about 100 nm in some embodiments.

Durch Verwenden eines Nassätzvorgangs, wie z.B. eines HF-Tauchvorgangs, wird die Dicke der isolierenden Isolationsschicht 15A reduziert, wie in 6 dargestellt. Der Ätzbetrag D2 der isolierenden Isolationsschicht 15A, der von der oberen Fläche des Substrats 10 gemessen wird, liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis 20 nm. Es ist zu beachten, dass die isolierenden Isolationsschichten 15A und 15C mit der Schutzschicht 40 abgedeckt werden.By using a wet etching process such as an HF dip process, the thickness of the insulating insulation layer 15A is reduced, as shown in FIG 6 shown. The etch amount D2 of the insulating insulating layer 15A, measured from the upper surface of the substrate 10, is in a range of approximately 5 nm to 20 nm in some embodiments. It should be noted that the insulating insulating layers 15A and 15C are connected to the protective layer 40 be covered.

Dann wird die NVM-Zellenstruktur CS ausgebildet, wie in 7 dargestellt. 8 zeigt eine vergrößerte Querschnittsansicht, die die NVM-Zellenstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung dargestellt.Then the NVM cell structure CS is formed as in 7 shown. 8th 12 is an enlarged cross-sectional view illustrating the NVM cell structure, in accordance with some embodiments of the present disclosure.

Vor dem Ausbilden der NVM-Zellenstruktur CS wird der vom Speicherzellenbereich verschiedene Bereich (z.B. der periphere Logikschaltungsbereich) mit einer Schutzschicht, wie z.B. SiN, abgedeckt. Die erste Polysiliziumschicht 50 wird mithilfe geeigneter Strukturierungsvorgänge strukturiert, wodurch Floating-Gate-Strukturen (FG-Strukturen) FG ausgebildet werden. Eine Breite der FG-Struktur FG liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 500 nm und eine Dicke der FG-Struktur FG liegt in einem Bereich von ungefähr 20 nm bis ungefähr 500 nm.Before forming the NVM cell structure CS, the area other than the memory cell area (eg, the peripheral logic circuit area) is covered with a protective layer such as SiN. The first polysilicon layer 50 is structured using suitable structuring processes, as a result of which floating gate structures (FG structures) FG are formed. A width of the FG structure FG is in a range from about 20 nm to about 500 nm in some embodiments and a thickness of the FG structure FG ranges from about 20 nm to about 500 nm.

Nachdem die FG-Struktur FG ausgebildet wurde, wird eine gestapelte Schicht aus einem ersten Isolationsschichtstapel 52, einer zweiten Polysiliziumschicht 54 (für ein Steuergate CG) und einer zweiten Isolationsschicht 56 für eine Hartmaske über der FG-Struktur FG ausgebildet. In einigen Ausführungsformen umfasst der erste Isolationsschichtstapel 52 eine oder mehrere von einer Siliziumoxidschicht und einer Siliziumnitridschicht. Der erste Isolationsschichtstapel 52 kann in einigen Ausführungsformen eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Struktur (ONO-Struktur) umfassen, die jeweils Dicken von ungefähr 2 bis 50 nm, ungefähr 2 bis 90 nm und ungefähr 2 bis 50 nm aufweisen. Die Dicke der zweiten Polysiliziumschicht 54 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm.After the FG structure FG has been formed, a stacked layer of a first insulating layer stack 52, a second polysilicon layer 54 (for a control gate CG) and a second insulating layer 56 for a hard mask is formed over the FG structure FG. In some embodiments, the first insulating layer stack 52 includes one or more of a silicon oxide layer and a silicon nitride layer. The first insulating layer stack 52 may include a silicon oxide-silicon nitride-silicon oxide (ONO) structure having thicknesses of about 2-50 nm, about 2-90 nm, and about 2-50 nm, respectively, in some embodiments. The thickness of the second polysilicon layer 54 ranges from about 10 nm to about 200 nm in some embodiments.

Die zweite Isolationsschicht 56 umfasst in einigen Ausführungsformen Siliziumnitrid, das eine Dicke von ungefähr 10 nm bis ungefähr 500 nm aufweist. In bestimmten Ausführungsformen weist die zweite Isolationsschicht 56 in einigen Ausführungsformen eine gestapelte Struktur aus einer Siliziumnitridschicht, die eine Dicke von ungefähr 5 nm bis ungefähr 100 nm aufweist, einer Siliziumoxidschicht, die eine Dicke von ungefähr 5 nm bis 100 nm aufweist, und einer Siliziumnitridschicht, die eine Dicke von ungefähr 10 nm bis ungefähr 1000 nm aufweist. Diese Schichten können mithilfe einer CVD ausgebildet werden.In some embodiments, the second insulating layer 56 comprises silicon nitride having a thickness of from about 10 nm to about 500 nm. In certain embodiments, the second isolation layer 56 comprises a stacked structure of a silicon nitride layer having a thickness of about 5 nm to about 100 nm, a silicon oxide layer having a thickness of about 5 nm to about 100 nm, and a silicon nitride layer, in some embodiments. having a thickness of from about 10 nm to about 1000 nm. These layers can be formed using CVD.

Anschließend wird die gestapelte Schicht in einigen Ausführungsformen unter Verwendung lithografischer und Ätzvorgänge strukturiert, wodurch eine Gatestapelstruktur ausgebildet wird, die die erste Isolationsschicht 52, ein Steuergate CG und die zweite Isolationsschicht 56 umfasst, wie in 8 dargestellt.Then, in some embodiments, the stacked layer is patterned using lithographic and etching processes, thereby forming a gate stacked structure comprising the first insulating layer 52, a control gate CG, and the second insulating layer 56, as shown in FIG 8th shown.

Außerdem werden erste Seitenwandspacer 64 (CG-Spacer) auf gegenüberliegenden Hauptseitenflächen der gestapelten Gatestruktur ausgebildet, wie in 8 dargestellt. Die ersten Seitenwandspacer 64 werden in einigen Ausführungsformen zum Beispiel aus einer oder mehreren Schichten aus SiN, SiO2 und SiON gefertigt und weisen eine Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 100 nm auf. In einigen Ausführungsformen umfassen die ersten Seitenwandspacer 64 eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Struktur (ONO-Struktur), die jeweils Dicken von ungefähr 2 bis 100 nm, ungefähr 2 bis 100 nm und ungefähr 2 bis 100 nm aufweisen.In addition, first sidewall spacers 64 (CG spacers) are formed on opposite main side surfaces of the stacked gate structure, as in FIG 8th shown. The first sidewall spacers 64 are fabricated from one or more layers of SiN, SiO 2 , and SiON, for example, and have a thickness in a range from about 2 nm to about 100 nm, in some embodiments. In some embodiments, the first sidewall spacers 64 comprise a silicon oxide-silicon nitride-silicon oxide (ONO) structure having thicknesses of about 2-100 nm, about 2-100 nm, and about 2-100 nm, respectively.

Außerdem werden eine Diffusionsschicht 70 und eine Oxidschicht 68 zwischen zwei Gatestrukturen ausgebildet, und zweite Seitenwandspacer 58 (FG-Spacer) werden ausgebildet, wie in 8 dargestellt. Die zweiten Seitenwandspacer 58 werden in einigen Ausführungsformen zum Beispiel aus einer oder mehreren Schichten aus SiN, Si02 und SiON, die den ersten Seitenwandspacer gleich oder von ihnen unterschiedlich sein können, gefertigt und weisen eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 100 nm auf.In addition, a diffusion layer 70 and an oxide layer 68 are formed between two gate structures, and second sidewall spacers 58 (FG spacers) are formed as in FIG 8th shown. The second sidewall spacers 58 are fabricated in some embodiments, for example, from one or more layers of SiN, SiO 2 , and SiON, which may be the same as or different from the first sidewall spacers, and have a thickness in a range from about 5 nm to about 100 nm on.

Anschließend werden Wortleitungen 60 (Auswahlgate SG) und eine Lösch-Gateleitung 66 (EG) ausgebildet, wie in 8 dargestellt. In einigen Ausführungsformen wird vor dem Ausbilden der Wortleitung eine Gatedielektrikumsschicht 62, wie z.B. Siliziumoxid oder ein beliebiges anderes geeignetes dielektrisches Material, ausgebildet. Die Wortleitungen SG und die Lösch-Gateleitung EG werden aus einem leitfähigen Material, wie z.B. dotiertem Polysilizium, gefertigt. Eine Dicke der Wortleitungen SG und der Lösch-Gateleitung EG liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm. Außerdem können dritte Seitenwandspacer (Wortleitung-Spacer, WL-Spacer) auf Seitenwänden der Wortleitungen SG ausgebildet werden.Subsequently, word lines 60 (select gate SG) and an erase gate line 66 (EG) are formed as in FIG 8th shown. In some embodiments, prior to forming the wordline, a gate dielectric layer 62, such as silicon oxide or any other suitable dielectric material, is formed. The word lines SG and the erase gate line EG are made of a conductive material such as doped polysilicon. A thickness of the word lines SG and the erase gate line EG ranges from about 10 nm to about 200 nm in some embodiments. In addition, third sidewall spacers (word line spacers, WL spacers) may be formed on sidewalls of the word lines SG.

Außerdem werden eine Ätzstoppschicht 72 und eine Speicherzellen-Schutzschicht 74 über den NVM-Zellen ausgebildet, wie in 8 dargestellt. Die Ätzstoppschicht 72 wird in einigen Ausführungsformen zum Beispiel aus Siliziumoxid gefertigt, und die Schutzschicht 74 wird zum Beispiel aus Siliziumnitrid, Siliziumoxinitrid, Polysilizium oder amorphem Silizium gefertigt.In addition, an etch stop layer 72 and a memory cell protection layer 74 are formed over the NVM cells as shown in FIG 8th shown. The etch stop layer 72 is made of silicon oxide, for example, and the protection layer 74 is made of silicon nitride, silicon oxynitride, polysilicon, or amorphous silicon, for example, in some embodiments.

Anschließend werden, wie in 9 dargestellt, die Hartmaskenschicht 40, die Nitridschicht 14 und die Pad-Oxidschicht 12 in der Ringstruktur und dem peripheren Logikschaltungsbereich mithilfe eines oder mehrerer Ätzvorgänge entfernt. Durch diese Ätzvorgänge werden die isolierenden Isolationsschichten 15A, 15B, 15C teilweise entfernt. In dem Ringstrukturbereich wird die Höhe der isolierenden Isolationsschicht reduziert, wodurch ein Substratvorsprung PT ausgebildet wird. Die Tiefe D3 über der isolierenden Isolationsschicht 15A von der oberen Fläche des Vorsprungs PT liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis 50 nm. Die Tiefe D4 über der isolierenden Isolationsschicht 15B von der oberen Fläche des Vorsprungs PT ist in einigen Ausführungsformen kleiner als D3 und liegt in einem Bereich von ungefähr 4 nm bis 49 nm. Mit anderen Worten ist eine Dicke der isolierenden Isolationsschicht 15A, die zum Vorsprung PT benachbart und näher dem Speicherzellenbereich angeordnet ist, kleiner als eine Dicke der isolierenden Isolationsschicht 15B, die zum Vorsprung PT benachbart und weiter von dem Speicherzellenbereich angeordnet ist. Außerdem steht die isolierende Isolationsschicht 15C von dem Substrat um einen Wert D5 hervor, der in einigen Ausführungsformen in einem Bereich von ungefähr 0,5 nm bis 30 nm liegt.Subsequently, as in 9 1, the hard mask layer 40, the nitride layer 14, and the pad oxide layer 12 in the ring structure and peripheral logic circuitry area are removed by one or more etches. The insulating insulating layers 15A, 15B, 15C are partially removed by these etching processes. In the ring structure area, the height of the insulating insulation layer is reduced, whereby a substrate projection PT is formed. The depth D3 over the insulating insulating layer 15A from the top surface of the protrusion PT is in a range of about 5 nm to 50 nm in some embodiments. The depth D4 over the insulating insulating layer 15B from the top surface of the protrusion PT is smaller in some embodiments than D3 and is in a range of about 4 nm to 49 nm. In other words, a thickness of the insulating insulating film 15A adjacent to the projection PT and located closer to the memory cell region is smaller than a thickness of the insulating insulating film 15B adjacent to the projection PT is located adjacent to and further from the memory cell array. In addition, the insulating insulation layer 15C stands out from the Substrate out by a value D5, which is in a range of about 0.5 nm to 30 nm in some embodiments.

Anschließend werden ein High-k-Dielektrikumsfilm 80 und ein Polysiliziumfilm 85 ausgebildet, wie in 10 dargestellt. Der High-k-Dielektrikumsfilm 80 wird in dem Ringstrukturbereich, wodurch der Vorsprung PT und die isolierenden Isolationsschichten 15A, 15B und 15C abgedeckt werden, und in dem peripheren Bereich ausgebildet. Der High-k-Dielektrikumsfilm 80 wird anschließend als eine Gatedielektrikumsschicht für die Logikschaltung verwendet. Der High-k-Dielektrikumsfilm 80 wird aus einem Oxid von mindestens einem Element gefertigt, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, A1 und Zr besteht. Der High-k-Dielektrikumsfilm 80 umfasst HfO2, HfSiO, HfSiON, HfTaO, HffiO, HfZrO, Zirkoniumoxid, Yttriumoxid, Tantaloxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete High-k-Dielektrikumsmaterialien und/oder Kombinationen davon. In bestimmten Ausführungsformen wird HfO2 verwendet. Der High-k-Dielektrikumsfilm 80 kann mithilfe einer CVD oder einer Atomlagenabscheidung (ALD) ausgebildet werden. Die Dicke des ersten High-k-Dielektrikumsfilms 80 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 10 nm. Außerdem wird eine Grenzflächenschicht (z.B. ein chemisches Oxid oder schnelles thermisches Oxid) ausgebildet, bevor der High-k-Dielektrikumsfilm 80 ausgebildet wird.Subsequently, a high-k dielectric film 80 and a polysilicon film 85 are formed as in FIG 10 shown. The high-k dielectric film 80 is formed in the ring structure area covering the projection PT and the insulating insulating layers 15A, 15B and 15C and in the peripheral area. The high-k dielectric film 80 is then used as a gate dielectric layer for the logic circuit. The high-k dielectric film 80 is made of an oxide of at least one element selected from the group consisting of Hf, Y, Ta, Ti, Al and Zr. The high-k dielectric film 80 includes HfO2, HfSiO, HfSiON, HfTaO, HffiO, HfZrO, zirconia, yttria, tantala, alumina, titania, a hafnia-alumina alloy (HfO2-Al2O3), other suitable high-k dielectric materials, and /or combinations thereof. In certain embodiments, HfO2 is used. The high-k dielectric film 80 can be formed using CVD or atomic layer deposition (ALD). The thickness of the first high-k dielectric film 80 ranges from about 1 nm to about 10 nm in some embodiments. In addition, an interface layer (e.g., a chemical oxide or fast thermal oxide) is formed before the high-k dielectric film 80 is trained.

Der Polysiliziumfilm 85 wird anschließend als Gateelektroden für die Logikschaltung verwendet. Die Dicke des Polysiliziumfilms 85 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm.The polysilicon film 85 is then used as gate electrodes for the logic circuit. The thickness of the polysilicon film 85 ranges from about 10 nm to about 200 nm in some embodiments.

Dann wird, wie in 11A und 11B dargestellt, ein Strukturierungsvorgang durchgeführt, um die Gatestruktur, die eine Gatedielektrikumsschicht 80 und eine Gateelektrode 85 aufweist, in dem peripheren Logikschaltungsbereich auszubilden, wie in 11B dargestellt. 11A zeigt eine Draufsicht (ein Layout) und 11B zeigt eine Querschnittsansicht, die der Linie XI-XI im Bereich A1 von 11A entspricht. Obwohl eine Gateelektrode 85 in dem peripheren Logikschaltungsbereich dargestellt ist, ist dies lediglich eine vereinfachende Veranschaulichung, und mehr als eine Gateelektrode mit verschiedenen Abmessungen werden in dem peripheren Logikschaltungsbereich abgeschieden.Then, as in 11A and 11B 1, a patterning operation is performed to form the gate structure having a gate dielectric layer 80 and a gate electrode 85 in the peripheral logic circuit area, as shown in FIG 11B shown. 11A shows a plan view (a layout) and 11B 12 shows a cross-sectional view taken along line XI-XI in area A1 of FIG 11A is equivalent to. Although one gate electrode 85 is shown in the peripheral logic circuit area, this is merely a simplistic illustration, and more than one gate electrode of various dimensions are deposited in the peripheral logic circuit area.

Im NVM-Ringstrukturbereich MR werden die High-k-Dielektrikumsfilme 80A und 80B auf den Seiten und einem Teil der Oberseite des Substratvorsprungs PT ausgebildet, um die Ecken des Vorsprungs PT abzudecken. Die Polysiliziumschichten 85A und 85B werden ferner jeweils auf den High-k-Dielektrikumsschichten 80A bzw. 80B angeordnet. Die Polysiliziumschicht in dem peripheren Logikschaltungsbereich und dem Ringstrukturbereich MR kann gleichzeitig strukturiert werden. Demzufolge sind keine zusätzlichen fotolithographischen Vorgänge erforderlich.In the NVM ring structure region MR, the high-k dielectric films 80A and 80B are formed on the sides and part of the top of the substrate boss PT to cover the corners of the boss PT. Polysilicon layers 85A and 85B are further disposed on high-k dielectric layers 80A and 80B, respectively. The polysilicon layer in the peripheral logic circuit area and the ring structure area MR can be patterned simultaneously. As a result, no additional photolithographic processes are required.

Wie in 11A dargestellt, weist die Polysiliziumstruktur eine Rahmenform auf, und eine Innenrahmenstruktur 85B, die den Innenrand der Ringstruktur MR abdeckt, und eine Außenrahmenstruktur 85A, die den Außenrand der Ringstruktur MR abdeckt, werden mit einem Abstand S1 dazwischen ausgebildet. Die Breite W3 der Innenrahmenstruktur liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 5000 nm und die Breite W4 der Außenrahmenstruktur liegt in einem Bereich von ungefähr 10 nm bis ungefähr 5000 nm. Die Breite W3 kann der Breite W4 gleich oder von ihr verschieden sein. Der Abstand S1 zwischen der Innenrahmenstruktur und der Außenrahmenstruktur liegt in einigen Ausführungsformen in einem Bereich von ungefähr 15 nm bis ungefähr 800 nm.As in 11A As shown, the polysilicon structure has a frame shape, and an inner frame structure 85B covering the inner edge of the ring structure MR and an outer frame structure 85A covering the outer edge of the ring structure MR are formed with a spacing S1 therebetween. The width W3 of the innerframe structure ranges from about 10 nm to about 5000 nm and the width W4 of the outerframe structure ranges from about 10 nm to about 5000 nm, in some embodiments. The width W3 may be equal to or different from the width W4 to be different. The distance S1 between the inner frame structure and the outer frame structure is in a range from about 15 nm to about 800 nm in some embodiments.

In der Ringstruktur LR des peripheren Logikschaltungsbereichs LA verbleiben in dieser Ausführungsform keine Polysiliziumschicht und keine High-k-Dielektrikumsschicht.In this embodiment, no polysilicon layer and no high-k dielectric layer remain in the ring structure LR of the peripheral logic circuit area LA.

Außerdem werden, wie in 12 dargestellt, die Ätzstoppschicht 72 und die Speicherzellen-Schutzschicht 74 entfernt, und dann werden Seitenwandspacer 90A und 90B auf den Polysiliziumschichten 85A und 85B und auf Seiten der High-k-Dielektrikumsschichten 80A und 8oB ausgebildet. Durch die Seitenwandspacer 90A und 90B werden die High-k-Dielektrikumsschichten 80A und 80B gemeinsam mit den Polysiliziumschichten 85A und 85B abgedichtet. Die Seitenwandspacer 90A und 90B werden aus einer oder mehreren Schichten aus Siliziumoxid, Siliziumnitrid und Siliziumoxinitrid gefertigt. Die Dicke W5 der Seitenwandspacer 90A und 90B (siehe 14) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 2 nm bis ungefähr 50 nm. Die Höhe D6 (siehe 14) der Polysiliziumschichten 85A und 85B und der Seitenwandspacer 90A und 90B von der oberen Fläche des Vorsprungs PT liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 2000 nm. Seitenwandspacer werden auch auf Seiten der Auswahlgates im Speicherzellenbereich ausgebildet.In addition, as in 12 1, etch stop layer 72 and memory cell protection layer 74 are removed, and then sidewall spacers 90A and 90B are formed on polysilicon layers 85A and 85B and on sides of high-k dielectric layers 80A and 80B. Sidewall spacers 90A and 90B seal high-k dielectric layers 80A and 80B along with polysilicon layers 85A and 85B. Sidewall spacers 90A and 90B are fabricated from one or more layers of silicon oxide, silicon nitride, and silicon oxynitride. The thickness W5 of the sidewall spacers 90A and 90B (see 14 ) is in a range from about 2 nm to about 50 nm in some embodiments. The height D6 (see 14 ) of the polysilicon layers 85A and 85B and the sidewall spacers 90A and 90B from the top surface of the protrusion PT ranges from about 5 nm to about 2000 nm in some embodiments. Sidewall spacers are also formed on the select gate sides in the memory cell area.

Im Logikschaltungsbereich werden Seitenwandspacer 90 auf gegenüberliegenden Seiten der Gateelektrode 85 und Seiten der Gatedielektrikumsschicht 80 ausgebildet, wie in 12 dargestellt.In the logic circuit area, sidewall spacers 90 are formed on opposite sides of gate electrode 85 and sides of gate dielectric layer 80, as shown in FIG 12 shown.

Anschließend wird eine Source-/Drainimplantation durchgeführt, um Source-/Draindiffusionsgebiete 95 im Logikschaltungsbereich LA und Zellenbereich MA auszubilden. Gleichzeitig oder mithilfe eines anderen Implantationsvorgangs werden die Verunreinigungen in den Raum zwischen der Innen- und Außenrahmenstruktur implantiert, wo das Substrat 10 freigelegt ist, wodurch ein Diffusionsgebiet 95A ausgebildet wird, wie in 13 dargestellt. 14 zeigt eine vergrößerte Querschnittsansicht, die die Speicherzellen-Ringstruktur dargestellt. Die Verunreinigungen für das Diffusionsgebiet 95A sind BF2, P, As und/oder Sb. Wenn das Substrat 10 ein p-Typ-Substrat umfasst, werden p-Typ-Verunreinigungen in das Diffusionsgebiet 95A zum Anlegen einer Substratvorspannung implantiert. Das Diffusionsgebiet 95A wird in einer Rahmenform als ein Schutzring ausgebildet, um den Speicherzellenbereich MA elektrisch zu schützen. Beim Vorrichtungsbetrieb weist der Schutzring das gleiche elektrische Potential wie das Substrat im Speicherzellenbereich auf. In einigen Ausführungsformen werden die Verunreinigungen auch in die Logikbereich-Ringstruktur LR implantiert, wodurch ein Schutzring ausgebildet wird, um den Logikschaltungsbereich LA elektrisch zu schützen. Außerdem wird in einigen Ausführungsformen eine Grenzflächenschicht 82, 82A und 82B (z.B. ein chemisches Oxid oder schnelles thermisches Oxid) ausgebildet, bevor der High-k-Dielektrikumsfilm 80 ausgebildet wird (siehe 18 und 19), um eine Grenzflächeneigenschaft zu verbessern. Außerdem wird in bestimmten Ausführungsformen eine Abdeckschicht 86, 86A und 86B zwischen den Polysiliziumgateschichten 85, 85A und 85B und den High-k-Dielektrikumsschichten 80, 80A und 80B (siehe 20 und 21) ausgebildet. Die Abdeckschicht wird zum Beispiel aus TiN oder TaN gefertigt.A source/drain implantation is then performed to form source/drain diffusion regions 95 in logic circuit area LA and cell area MA. Simultaneously or with the help of another implantation process, the impurities are implanted into the space between the inner and outer frame structures where the substrate 10 is exposed, thereby forming a diffusion region 95A, as shown in FIG 13 shown. 14 12 is an enlarged cross-sectional view showing the memory cell ring structure. The impurities for the diffusion region 95A are BF2, P, As and/or Sb. When the substrate 10 comprises a p-type substrate, p-type impurities are implanted into the diffusion region 95A to apply a substrate bias. Diffusion region 95A is formed in a frame shape as a guard ring to electrically protect memory cell area MA. During device operation, the guard ring is at the same electrical potential as the substrate in the memory cell area. In some embodiments, the impurities are also implanted into the logic area ring structure LR, thereby forming a guard ring to electrically protect the logic circuit area LA. Additionally, in some embodiments, an interface layer 82, 82A, and 82B (e.g., a chemical oxide or fast thermal oxide) is formed before the high-k dielectric film 80 is formed (see FIG 18 and 19 ) to improve an interface property. Also, in certain embodiments, a cap layer 86, 86A, and 86B is provided between the polysilicon gate layers 85, 85A, and 85B and the high-k dielectric layers 80, 80A, and 80B (see FIG 20 and 21 ) educated. The cover layer is made of TiN or TaN, for example.

Außerdem wird, wie in 14 dargestellt, eine dielektrische Zwischenschicht (ILD) 100 über den Strukturen von 13 ausgebildet. Die High-k-Dielektrikumsschichten in der Speicherzellen-Ringstruktur sind von der ILD-Schicht 100 durch die Seitenwandspacer 90A und 90B physisch getrennt. In einigen Ausführungsformen wird eine aus SiN gefertigte Ätzstoppschicht (ESL) vor dem Ausbilden der ILD 100 ausgebildet. In einem solchen Fall werden die High-k-Dielektrikumsschichten in der Speicherzellen-Ringstruktur physisch von der ESL durch die Seitenwandspacer 90A und 90B getrennt.In addition, as in 14 1, an interlayer dielectric (ILD) 100 over the structures of FIG 13 educated. The high-k dielectric layers in the memory cell ring structure are physically separated from the ILD layer 100 by sidewall spacers 90A and 90B. In some embodiments, an etch stop layer (ESL) made of SiN is formed prior to forming the ILD 100 . In such a case, the high-k dielectric layers in the memory cell ring structure are physically separated from the ESL by sidewall spacers 90A and 90B.

In einigen Ausführungsformen wird die in 14 dargestellte Struktur weiteren CMOS-Prozessen unterzogen, um verschiedene Merkmale, wie z.B. Durchkontaktierungen, Verbindungsmetallschichten und Passivierungsschichten usw., auszubilden.In some embodiments, the in 14 The structure shown is subjected to further CMOS processes to form various features such as vias, interconnect metal layers and passivation layers, and so on.

In den vorstehenden Ausführungsformen verbleiben in der Ringstruktur LR des peripheren Logikschaltungsbereichs LA in diesen Ausführungsformen keine Polysiliziumschicht und keine High-k-Dielektrikumsschicht. In anderen Ausführungsformen wird jedoch eine rahmenförmige Struktur der Polysiliziumschicht und der High-k-Dielektrikumsschicht zumindest auf einem von einem Außenrand und einem Innenrand der Ringstruktur LR für den Logikschaltungsbereich ausgebildet. 15 zeigt eine Ausführungsform, in der eine rahmenförmige Struktur von Polysilizium 85C auf dem Außenrand (der Stufe zwischen dem Siliziumsubstrat und der isolierenden Isolationsschicht 15B) der Ringstruktur LR ausgebildet wird. Außerdem wird, wie in 16 dargestellt, eine verbleibende High-k-Dielektrikumsschicht 80C durch die Polysiliziumschicht 85C und die Seitenwandspacer 90C abgedichtet. In anderen Ausführungsformen werden sowohl der Innenrand als auch der Außenrand der Ringstruktur LR jeweils durch eine rahmenförmige Polysiliziumschicht und Seitenwände abgedeckt. Wenn die Grenzflächenschicht derart ausgebildet wird, wie in 18 und 19 dargestellt, werden die verbleidenden High-k-Dielektrikumsschichten 80A und 80B durch die Polysiliziumschichten 85A und 85B und die Grenzflächenschichten 82A und 82B abgedichtet.In the above embodiments, no polysilicon layer and no high-k dielectric layer remain in the ring structure LR of the peripheral logic circuit area LA in these embodiments. However, in other embodiments, a frame-shaped structure of the polysilicon layer and the high-k dielectric layer is formed on at least one of an outer edge and an inner edge of the ring structure LR for the logic circuit area. 15 14 shows an embodiment in which a frame-shaped structure of polysilicon 85C is formed on the outer edge (the step between the silicon substrate and the insulating insulating layer 15B) of the ring structure LR. In addition, as in 16 As shown, a remaining high-k dielectric layer 80C is sealed by polysilicon layer 85C and sidewall spacers 90C. In other embodiments, both the inner edge and the outer edge of the ring structure LR are each covered by a frame-shaped polysilicon layer and side walls. When the interface layer is formed as in 18 and 19 As shown, the remaining high-k dielectric layers 80A and 80B are sealed by polysilicon layers 85A and 85B and interface layers 82A and 82B.

Außerdem können die vorstehenden Verfahren und Strukturen auf eine beliebige Stufe angewendet werden, in der ein High-k-Dielektrikumsrückstand ausgebildet wird.Additionally, the above methods and structures may be applied to any stage where a high-k dielectric residue is formed.

17 zeigt eine vergrößerte Querschnittsansicht um die Stufen zwischen der Speicherzellen-Ringstruktur und der Logikbereich-Ringstruktur gemäß anderen Ausführungsformen der vorliegenden Offenbarung. In dieser Ausführungsform wird die Stufe ST durch die isolierende Isolationsschicht 15 ausgebildet. Aufgrund verschiedener Design- und/oder Prozessanforderungen umfassen ein oder mehrere Abschnitte der Halbleitervorrichtung eine derartige Stufenstruktur. Wenn die Stufenhöhe Dx zum Beispiel ungefähr 15 nm überschreitet (z.B. 15 nm bis 30 nm (oder 50 nm)), wird wahrscheinlich ein High-k-Dielektrikumsrückstand als eine freigelegte Seitenwand ausgebildet, wenn keine Polysiliziumabdeckschicht ausgebildet wird. Wenn die Grenzflächenschicht und die Abdeckschicht derart ausgebildet werden, wie in 20 und 21 dargestellt, werden die verbleibenden High-k-Dielektrikumsschichten 80A und 80B durch die Abdeckschichten 86A und 86B und die Grenzflächenschichten 82A und 82B abgedichtet. 17 12 shows an enlarged cross-sectional view around the steps between the memory cell ring structure and the logic area ring structure according to other embodiments of the present disclosure. In this embodiment, the step ST is formed by the insulating insulating film 15. FIG. Due to various design and/or process requirements, one or more portions of the semiconductor device include such a step structure. For example, if the step height Dx exceeds about 15 nm (eg, 15 nm to 30 nm (or 50 nm)), a high-k dielectric residue is likely to be formed as an exposed sidewall if a polysilicon cap layer is not formed. When the interface layer and the cap layer are formed as in 20 and 21 As shown, the remaining high-k dielectric layers 80A and 80B are sealed by cap layers 86A and 86B and interface layers 82A and 82B.

Durch Ausbilden einer Polysiliziumabdeckschicht 85X zum Abdecken des Rands der Stufe ST und durch Ausbilden von Seitenwandspacern 90X kann jedoch der High-k-Dielektrikumsrückstand 80X vor der ILD-Schicht 100 abgedichtet werden.However, by forming a polysilicon cap layer 85X to cap the edge of the stage ST and by forming sidewall spacers 90X, the high-k dielectric residue 80X can be sealed from the ILD layer 100. FIG.

Die Stufe ST kann durch verschiedene Elemente der Halbleitervorrichtung, wie z.B. die isolierende Isolationsschicht, das Substrat und/oder eine Dummy-Struktur, ausgebildet werden, und eine solche Stufe wird vor dem Ausbilden der High-k-Dielektrikumsschicht ausgebildet. Es ist zu beachten, dass die Stufenhöhe (Dx) in einigen Ausführungsformen ungefähr 300 nm nicht überschreiten kann. Außerdem ist es zu beachten, dass die Polysiliziumabdeckschicht 85X im Allgemeinen eine Rahmen- oder eine Ringform aufweist, die ein anderes Element umgibt, aber die Polysiliziumabdeckschicht 85X kann eine Stabform aufweisen.The stage ST can be formed by various elements of the semiconductor device, such as the insulating insulating layer, the substrate and/or a dummy structure, and such a stage is formed before forming the high-k dielectric layer. Note that in some embodiments, the step height (Dx) cannot exceed approximately 300 nm. Also note that the cap polysilicon layer 85X generally has a frame or ring shape surrounding another element, but the cap polysilicon layer 85X may have a rod shape.

In einigen Ausführungsformen wird eine Metallgatestruktur unter Verwendung einer Ersatzgatetechnologie eingesetzt. In einigen Ausführungsformen werden, ähnlich den vorstehenden Ausführungsformen, die über den High-k-Dielektrikumsschichten in der Ringstruktur angeordneten Polysiliziumschichten nicht durch eine Metallgatestruktur ersetzt. In anderen Ausführungsformen wird die über der High-k-Dielektrikumsschicht in der Ringstruktur angeordnete Polysiliziumschicht durch eine Metallgatestruktur ersetzt. In bestimmten Ausführungsformen wird die über der High-k-Dielektrikumsschicht in der Ringstruktur angeordnete Polysiliziumschicht teilweise oder vollständig in eine Silizidschicht umgewandelt.In some embodiments, a metal gate structure is employed using replacement gate technology. In some embodiments, similar to the previous embodiments, the polysilicon layers disposed over the high-k dielectric layers in the ring structure are not replaced with a metal gate structure. In other embodiments, the polysilicon layer disposed over the high-k dielectric layer in the ring structure is replaced with a metal gate structure. In certain embodiments, the polysilicon layer disposed over the high-k dielectric layer in the ring structure is partially or fully converted to a silicide layer.

Es versteht sich, dass nicht alle Vorteile hier notwendigerweise besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsforme oder Beispiele andere Vorteile bieten können.It should be understood that not all advantages have necessarily been discussed herein, no particular advantage is required for all embodiments or examples, and other embodiments or examples may provide other advantages.

Wie vorstehend dargelegt, werden die High-k-Dielektrikumsschichten 80A und 80B aus Metalloxid gefertigt. Wenn das High-k-Dielektrikumsmaterial freigelegt bleibt, kann eine Metallkontamination im anschließenden Herstellungsvorgang auftreten. Zum Beispiel kann aufgrund des großen Stufenhöhenversatzes zwischen dem Vorsprung und der isolierenden Isolationsschicht ein High-k-Dielektrikumsrückstand in der Seitenwand der Ringstruktur (Vorsprung) ausgebildet werden. Mit den vorstehenden Vorgängen und Strukturen werden die High-k-Dielektrikumsschichten 80A und 8oB abgedichtet und die Metallkontamination kann verhindert werden. Außerdem kann außerdem ein Abschälen des High-k-Dielektrikumsrückstands durch das Verfahren und die Strukturen der vorliegenden Offenbarung verhindert werden.As discussed above, high-k dielectric layers 80A and 80B are fabricated from metal oxide. If the high-k dielectric material is left exposed, metal contamination can occur in the subsequent fabrication process. For example, due to the large step-height offset between the protrusion and the insulating insulation layer, a high-k dielectric residue can be formed in the sidewall of the ring structure (protrusion). With the above processes and structures, the high-k dielectric layers 80A and 80B are sealed, and the metal contamination can be prevented. In addition, peeling of the high-k dielectric residue may also be prevented by the method and structures of the present disclosure.

Gemäß einem Aspekt der vorliegenden Offenbarung umfasst in einem Verfahren zum Herstellen einer Halbleitervorrichtung die Halbleitervorrichtung einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich ausgebildet ist, und einen Ringstrukturbereich, der den Speicherzellenbereich umgibt. In dem Verfahren wird ein Vorsprung eines Substrats in dem Ringstrukturbereich ausgebildet. Der Vorsprung steht von einer isolierenden Isolationsschicht hervor. Ein High-k-Dielektrikumsfilm wird ausgebildet, wodurch der Vorsprung und die isolierende Isolationsschicht abgedeckt werden. Ein Polysiliziumfilm wird über dem High-k-Dielektrikumsfilm ausgebildet. Der Polysiliziumfilm und der High-k-Dielektrikumsfilm werden strukturiert. Isolationsschichten werden über dem strukturierten Polysiliziumfilm und dem strukturierten High-k-Dielektrikumsfilm ausgebildet, wodurch der strukturierte High-k-Dielektrikumsfilm abgedichtet wird. In einer Ausführungsform umgibt der Vorsprung den Speicherzellenbereich in einer Draufsicht. In einer Ausführungsform wird der High-k-Dielektrikumsfilm aus einem Oxid von mindestens einem Element gefertigt, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, Al und Zr besteht. In einer Ausführungsform ist eine Dicke der isolierenden Isolationsschicht, die zum Vorsprung benachbart und näher dem Speicherzellenbereich angeordnet ist, kleiner als eine Dicke der isolierenden Isolationsschicht, die zum Vorsprung benachbart und weiter von dem Speicherzellenbereich angeordnet ist. In einer Ausführungsform werden der Polysiliziumfilm und der High-k-Dielektrikumsfilm derart strukturiert, dass Ränder des Vorsprungs mit dem strukturierten Polysiliziumfilm und dem strukturierten High-k-Dielektrikumsfilm abgedeckt werden. In einer Ausführungsform werden der Polysiliziumfilm und der High-k-Dielektrikumsfilm derart strukturiert, dass ein Mittelabschnitt des Vorsprungs freigelegt wird. In einer Ausführungsform wird der strukturierte High-k-Dielektrikumsfilm abgedichtet, so dass eine obere Fläche des strukturierten High-k-Dielektrikumsfilms mit dem strukturierten Polysiliziumfilm abgedeckt wird und Seitenflächen des strukturierten High-k-Dielektrikumsfilms mit den Isolationsschichten abgedeckt werden. In einer Ausführungsform werden die Isolationsschichten aus mindestens einem gefertigt, das aus der Gruppe ausgewählt wird, die aus Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid besteht. In einer Ausführungsform wird der Vorsprung ausgebildet, indem ein erster Graben und ein zweiter Graben, die in einem Substrat ausgebildet werden, mit einem isolierenden Material gefüllt werden, eine Dicke des isolierenden Materials in dem ersten Graben reduziert wird, während eine Dicke des isolierenden Materials in dem zweiten Graben beibehalten wird, und indem ferner die Dicke des isolierenden Materials im ersten Graben reduziert wird und die Dicke des isolierenden Materials im zweiten Graben reduziert wird, wodurch der Vorsprung ausgebildet wird, der von der isolierenden Isolationsschicht, die in dem ersten und dem zweiten Graben ausgebildet ist, hervorsteht.According to an aspect of the present disclosure, in a method of manufacturing a semiconductor device, the semiconductor device includes a non-volatile memory formed in a memory cell array and a ring structure region surrounding the memory cell array. In the method, a protrusion of a substrate is formed in the ring structure area. The projection protrudes from an insulating insulating layer. A high-k dielectric film is formed, covering the protrusion and the insulating insulating layer. A polysilicon film is formed over the high-k dielectric film. The polysilicon film and the high-k dielectric film are patterned. Insulation layers are formed over the patterned polysilicon film and the patterned high-k dielectric film, thereby sealing the patterned high-k dielectric film. In one embodiment, the protrusion surrounds the memory cell area in a plan view. In one embodiment, the high-k dielectric film is made of an oxide of at least one element selected from the group consisting of Hf, Y, Ta, Ti, Al, and Zr. In one embodiment, a thickness of the insulating insulating layer adjacent to the projection and located closer to the memory cell array is smaller than a thickness of the insulating insulating layer adjacent to the projection and located further from the memory cell array. In one embodiment, the polysilicon film and the high-k dielectric film are patterned such that edges of the protrusion are covered with the patterned polysilicon film and the patterned high-k dielectric film. In one embodiment, the polysilicon film and the high-k dielectric film are patterned to expose a central portion of the protrusion. In one embodiment, the patterned high-k dielectric film is sealed such that a top surface of the patterned high-k dielectric film is covered with the patterned polysilicon film and side surfaces of the patterned high-k dielectric film are covered with the insulating layers. In one embodiment, the insulating layers are made of at least one selected from the group consisting of silicon dioxide, silicon nitride, and silicon oxynitride. In one embodiment, the protrusion is formed by filling a first trench and a second trench formed in a substrate with an insulating material, reducing a thickness of the insulating material in the first trench while reducing a thickness of the insulating material in the second trench is maintained, and by further reducing the thickness of the insulating material in the first trench and reducing the thickness of the insulating material in the second trench, thereby forming the protrusion formed by the insulating insulating layer formed in the first and second Trench is formed protrudes.

Gemäß einem Aspekt der vorliegenden Offenbarung umfasst in einem Verfahren zum Herstellen einer Halbleitervorrichtung die Halbleitervorrichtung einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich ausgebildet ist, eine Logikschaltung, die in einem peripheren Bereich ausgebildet ist, und einen Ringstrukturbereich, der den Speicherzellenbereich und den peripheren Bereich trennt. In dem Verfahren wird eine Speicherzellenstruktur ausgebildet. Ein Vorsprung eines Substrats wird in dem Ringstrukturbereich ausgebildet, wobei er von den isolierenden Isolationsschichten hervorsteht. Ein High-k-Dielektrikumsfilm wird in dem Ringstrukturbereich, wodurch der Vorsprung und die isolierenden Isolationsschichten abgedeckt werden, und in dem peripheren Bereich ausgebildet. Ein Polysiliziumfilm wird über dem High-k-Dielektrikumsfilm ausgebildet. Der Polysiliziumfilm und der High-k-Dielektrikumsfilm werden strukturiert, wodurch eine Gatestruktur im peripheren Bereich und eine Ringstruktur im Ringstrukturbereich ausgebildet werden. Isolierende Seitenwandspacer werden auf gegenüberliegenden Seiten der Gatestruktur im peripheren Bereich und Seiten der Ringstruktur ausgebildet. Im Ringstrukturbereich wird die strukturierte High-k-Dielektrikumsschicht durch die strukturierte Polysiliziumschicht und die isolierenden Spacer abgedichtet. In einer Ausführungsform wird, bevor der High-k-Dielektrikumsfilm ausgebildet wird, die Speicherzellenstruktur mit einer Schutzschicht abgedeckt. In einer Ausführungsform umgibt der Vorsprung den Speicherzellenbereich in einer Draufsicht. In einer Ausführungsform wird der High-k-Dielektrikumsfilm aus einem Oxid von zumindest einem Element gefertigt, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, A1 und Zr besteht. In einer Ausführungsform ist eine Dicke der isolierenden Isolationsschicht, die zum Vorsprung benachbart und näher dem Speicherzellenbereich angeordnet ist, kleiner als eine Dicke der isolierenden Isolationsschicht, die zum Vorsprung benachbart und weiter von dem Speicherzellenbereich angeordnet ist. In einer Ausführungsform umfasst die Ringstruktur eine innere Ringstruktur, die einen Innenrand des Vorsprungs abdeckt, und eine Außenringstruktur, die einen Außenrand des Vorsprungs abdeckt. In einer Ausführungsform ist die innere Ringstruktur von der Außenringstruktur durch eine Isolationsschicht getrennt. In einer Ausführungsform wird der strukturierte High-k-Dielektrikumsfilm abgedichtet, so dass eine obere Fläche des strukturierten High-k-Dielektrikumsfilms mit dem strukturierten Polysiliziumfilm abgedeckt wird und Seitenflächen des strukturierten High-k-Dielektrikumsfilms mit den Isolationsschichten abgedeckt werden. In einer Ausführungsform werden die Isolationsschichten aus mindestens einem gefertigt, das aus der Gruppe ausgewählt wird, die aus Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid besteht.According to one aspect of the present disclosure, in a method for preparing The semiconductor device provides a semiconductor device with a non-volatile memory formed in a memory cell area, a logic circuit formed in a peripheral area, and a ring structure area separating the memory cell area and the peripheral area. In the method, a memory cell structure is formed. A protrusion of a substrate is formed in the ring structure region protruding from the insulating insulating layers. A high-k dielectric film is formed in the ring structure area covering the projection and the insulating insulation layers and in the peripheral area. A polysilicon film is formed over the high-k dielectric film. The polysilicon film and the high-k dielectric film are patterned, thereby forming a gate structure in the peripheral area and a ring structure in the ring structure area. Insulating sidewall spacers are formed on opposite sides of the gate structure in the peripheral region and sides of the ring structure. In the ring structure area, the structured high-k dielectric layer is sealed by the structured polysilicon layer and the insulating spacers. In one embodiment, before the high-k dielectric film is formed, the memory cell structure is covered with a protective layer. In one embodiment, the protrusion surrounds the memory cell area in a plan view. In one embodiment, the high-k dielectric film is made of an oxide of at least one element selected from the group consisting of Hf, Y, Ta, Ti, Al and Zr. In one embodiment, a thickness of the insulating insulating layer adjacent to the projection and located closer to the memory cell array is smaller than a thickness of the insulating insulating layer adjacent to the projection and located further from the memory cell array. In one embodiment, the ring structure includes an inner ring structure covering an inner edge of the protrusion and an outer ring structure covering an outer edge of the protrusion. In one embodiment, the inner ring structure is separated from the outer ring structure by an insulating layer. In one embodiment, the patterned high-k dielectric film is sealed such that a top surface of the patterned high-k dielectric film is covered with the patterned polysilicon film and side surfaces of the patterned high-k dielectric film are covered with the insulating layers. In one embodiment, the insulating layers are made of at least one selected from the group consisting of silicon dioxide, silicon nitride, and silicon oxynitride.

Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich eines Substrats ausgebildet ist, eine Logikschaltung, die in einem peripheren Bereich des Substrats ausgebildet ist, eine Ringstruktur, die den Speicherzellenbereich umgibt und den Speicherzellenbereich von dem peripheren Bereich trennt, und eine dielektrische Zwischenschicht (ILD), die über der Ringstruktur angeordnet ist. Die Ringstruktur umfasst eine erste rahmenförmige Polysiliziumschicht, eine erste dielektrische Schicht, die zwischen der ersten rahmenförmigen Polysiliziumschicht und dem Substrat angeordnet ist, und erste Seitenwandspacer, die auf Seiten der ersten rahmenförmigen Polysiliziumschicht ausgebildet sind. Die erste dielektrische Schicht ist von der ILD-Schicht durch die ersten Seitenwandspacer physisch getrennt. In einer Ausführungsform umgibt eine zweite rahmenförmige Polysiliziumschicht die erste rahmenförmige Polysiliziumschicht.According to an aspect of the present disclosure, a semiconductor device includes a non-volatile memory formed in a memory cell area of a substrate, a logic circuit formed in a peripheral area of the substrate, a ring structure surrounding the memory cell area, and the memory cell area from the peripheral area separates, and an interlayer dielectric (ILD) layer disposed over the ring structure. The ring structure includes a first frame-shaped polysilicon layer, a first dielectric layer disposed between the first frame-shaped polysilicon layer and the substrate, and first sidewall spacers formed on sides of the first frame-shaped polysilicon layer. The first dielectric layer is physically separated from the ILD layer by the first sidewall spacers. In one embodiment, a second frame-shaped polysilicon layer surrounds the first frame-shaped polysilicon layer.

Claims (20)

Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich (MA) ausgebildet ist, und einen Ringstrukturbereich (MR), der den Speicherzellenbereich (MA) umgibt, umfasst, wobei das Verfahren umfasst: Ausbilden eines Vorsprungs eines Substrats (10) in dem Ringstrukturbereich (MR), wobei der Vorsprung von einer isolierenden Isolationsschicht (15A, 15B) hervorsteht, Ausbilden eines High-k-Dielektrikumsfilms (80), wodurch der Vorsprung und die isolierende Isolationsschicht (15A, 15B) abgedeckt werden, Ausbilden eines Polysiliziumfilms (85) über dem High-k-Dielektrikumsfilm (80), Strukturieren des Polysiliziumfilms (85) und des High-k-Dielektrikumsfilms (80), und Ausbilden von Isolationsschichten (90A, 90B) über dem strukturierten Polysiliziumfilm (85A, 85B) und dem strukturierten High-k-Dielektrikumsfilm (80A, 80B) durch Ausbilden von Seitenwandspacern (90A, 90B) auf dem strukturierten Polysiliziumfilm (85A, 85B) und auf Seiten des strukturierten High-k-Dielektrikumsfilms (80A, 80B), wodurch der strukturierte High-k-Dielektrikumsfilm (80A, 80B) abgedichtet wird.A method of manufacturing a semiconductor device comprising a non-volatile memory formed in a memory cell array (MA) and a ring structure region (MR) surrounding the memory cell array (MA), the method comprising: forming a projection of a substrate (10) in the ring structure region (MR), the projection protruding from an insulating insulation layer (15A, 15B), forming a high-k dielectric film (80) covering the projection and the insulating insulating layer (15A, 15B), forming a polysilicon film (85) over the high-k dielectric film (80), patterning the polysilicon film (85) and the high-k dielectric film (80), and forming insulating layers (90A, 90B) over the patterned polysilicon film (85A, 85B) and the patterned high-k dielectric film (80A, 80B) by forming sidewall spacers (90A, 90B) on the patterned polysilicon film (85A, 85B) and on sides of the patterned high-k dielectric film (80A, 80B), thereby sealing the patterned high-k dielectric film (80A, 80B). Verfahren nach Anspruch 1, wobei der Vorsprung den Speicherzellenbereich (MA) in einer Draufsicht umgibt.procedure after claim 1 , wherein the protrusion surrounds the memory cell area (MA) in a plan view. Verfahren nach Anspruch 1 oder 2, wobei der High-k-Dielektrikumsfilm (80) aus einem Oxid von mindestens einem Element gefertigt wird, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, Al und Zr besteht.procedure after claim 1 or 2 wherein the high-k dielectric film (80) is made of an oxide of at least one element selected from the group consisting of Hf, Y, Ta, Ti, Al and Zr. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke der isolierenden Isolationsschicht (15A), die zum Vorsprung benachbart und näher dem Speicherzellenbereich (MA) angeordnet ist, kleiner ist als eine Dicke der isolierenden Isolationsschicht (15B), die zum Vorsprung benachbart und weiter von dem Speicherzellenbereich (MA) angeordnet ist.The method of any preceding claim, wherein a thickness of the insulating insulating layer (15A) adjacent to the projection and closer to the memory cell array (MA) is smaller than a thickness of the insulating insulating layer (15B) adjacent to and further from the projection is arranged in the memory cell array (MA). Verfahren nach einem der vorhergehenden Ansprüche, wobei der Polysiliziumfilm (85) und der High-k-Dielektrikumsfilm (80) derart strukturiert werden, dass Ränder des Vorsprungs mit dem strukturierten Polysiliziumfilm (85A, 85B) und dem strukturierten High-k-Dielektrikumsfilm (80A, 80B) abgedeckt werden.Method according to one of the preceding claims, wherein the polysilicon film (85) and the high-k dielectric film (80) are structured in such a way that edges of the projection with the structured polysilicon film (85A, 85B) and the structured high-k dielectric film (80A , 80B) are covered. Verfahren nach Anspruch 5, wobei der Polysiliziumfilm (85) und der High-k-Dielektrikumsfilm (80) derart strukturiert werden, dass ein Mittelabschnitt des Vorsprungs freigelegt wird.procedure after claim 5 wherein the polysilicon film (85) and the high-k dielectric film (80) are patterned such that a central portion of the protrusion is exposed. Verfahren nach einem der vorhergehenden Ansprüche, wobei der strukturierte High-k-Dielektrikumsfilm (80A, 80B) abgedichtet wird, so dass eine obere Fläche des strukturierten High-k-Dielektrikumsfilms (80A, 80B) mit dem strukturierten Polysiliziumfilm (85A, 85B) abgedeckt wird und Seitenflächen des strukturierten High-k-Dielektrikumsfilms (8oA, 80B) mit den Isolationsschichten (15A, 15B) abgedeckt werden.The method of any preceding claim, wherein the patterned high-k dielectric film (80A, 80B) is sealed such that a top surface of the patterned high-k dielectric film (80A, 80B) is covered with the patterned polysilicon film (85A, 85B). and side surfaces of the structured high-k dielectric film (80A, 80B) are covered with the insulating layers (15A, 15B). Verfahren nach einem der vorhergehenden Ansprüche, wobei die Isolationsschichten (90A, 90B) aus mindestens einem gefertigt werden, das aus der Gruppe ausgewählt wird, die aus Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid besteht.A method according to any one of the preceding claims, wherein the insulating layers (90A, 90B) are made of at least one selected from the group consisting of silicon dioxide, silicon nitride and silicon oxynitride. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Vorsprung durch Folgendes ausgebildet wird: Füllen eines ersten Grabens und eines zweiten Grabens, die in einem Substrat (10) ausgebildet sind, mit einem isolierenden Material (15A, 15B), Reduzieren einer Dicke des isolierenden Materials (15A) im ersten Graben, während eine Dicke des isolierenden Materials (15B) im zweiten Graben beibehalten wird, und weiteres Reduzieren der Dicke des isolierenden Materials (15A) im ersten Graben und Reduzieren der Dicke des isolierenden Materials (15B) im zweiten Graben, wodurch der Vorsprung ausgebildet wird, der von der isolierenden Isolationsschicht (15A, 15B), die im ersten und zweiten Graben ausgebildet ist, hervorsteht.A method according to any one of the preceding claims, wherein the protrusion is formed by: filling a first trench and a second trench formed in a substrate (10) with an insulating material (15A, 15B), reducing a thickness of the insulating material (15A) in the first trench while maintaining a thickness of the insulating material (15B) in the second trench, and further reducing the thickness of the insulating material (15A) in the first trench and reducing the thickness of the insulating material (15B) in the second trench, thereby forming the protrusion formed by the insulating insulating layer (15A, 15B) contained in the first and second trenches is formed, protrudes. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich (MA) ausgebildet ist, eine Logikschaltung, die in einem peripheren Bereich (LA) ausgebildet ist, und einen Ringstrukturbereich (MR), der den Speicherzellenbereich (MA) und den peripheren Bereich (LA) trennt, umfasst, wobei das Verfahren umfasst: Ausbilden einer Speicherzellenstruktur (CS), Ausbilden eines Vorsprungs eines Substrats (10) in dem Ringstrukturbereich (MR), der von isolierenden Isolationsschichten (15A, 15B) hervorsteht, Ausbilden eines High-k-Dielektrikumsfilms (80) in dem Ringstrukturbereich (MR), wodurch der Vorsprung und die isolierenden Isolationsschichten (15A, 15B) abgedeckt werden, und in dem peripheren Bereich (LA), Ausbilden eines Polysiliziumfilms (85) über dem High-k-Dielektrikumsfilm (80), Strukturieren des Polysiliziumfilms (85) und des High-k-Dielektrikumsfilms (80), wodurch eine Gatestruktur im peripheren Bereich (LA) und eine Ringstruktur im Ringstrukturbereich (MR) ausgebildet werden, und Ausbilden isolierender Seitenwandspacer (90A, 90B) auf gegenüberliegenden Seiten der Gatestruktur im peripheren Bereich (LA) und Seiten der Ringstruktur, wobei im Ringstrukturbereich (MR) die strukturierte High-k-Dielektrikumsschicht (80A, 80B) durch die strukturierte Polysiliziumschicht (85A, 85B) und die isolierenden Spacer (90A, 90B) abgedichtet wird.A method of manufacturing a semiconductor device including a non-volatile memory formed in a memory cell area (MA), a logic circuit formed in a peripheral area (LA), and a ring structure area (MR) including the memory cell area (MA) and separates the peripheral area (LA), the method comprising: forming a memory cell structure (CS), forming a protrusion of a substrate (10) in the ring structure region (MR) protruding from insulating insulating layers (15A, 15B), forming a high-k dielectric film (80) in the ring structure area (MR) covering the projection and the insulating insulating layers (15A, 15B) and in the peripheral area (LA), forming a polysilicon film (85) over the high-k dielectric film (80), patterning the polysilicon film (85) and the high-k dielectric film (80), thereby forming a gate structure in the peripheral region (LA) and a ring structure in the ring structure region (MR), and forming insulating sidewall spacers (90A, 90B) on opposite sides of the gate structure in the peripheral region (LA) and sides of the ring structure, wherein in the ring structure area (MR) the structured high-k dielectric layer (80A, 80B) is sealed by the structured polysilicon layer (85A, 85B) and the insulating spacers (90A, 90B). Verfahren nach Anspruch 10, wobei, bevor der High-k-Dielektrikumsfilm (80) ausgebildet wird, die Speicherzellenstruktur (CS) mit einer Schutzschicht (74) abgedeckt wird.procedure after claim 10 , wherein before the high-k dielectric film (80) is formed, the memory cell structure (CS) is covered with a protective layer (74). Verfahren nach Anspruch 10 oder 11, wobei der Vorsprung den Speicherzellenbereich (MA) in einer Draufsicht umgibt.procedure after claim 10 or 11 , wherein the protrusion surrounds the memory cell area (MA) in a plan view. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 12, wobei der High-k-Dielektrikumsfilm (80) aus einem Oxid von mindestens einem Element gefertigt wird, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, Al und Zr besteht.Method according to any of the preceding Claims 10 until 12 wherein the high-k dielectric film (80) is made of an oxide of at least one element selected from the group consisting of Hf, Y, Ta, Ti, Al and Zr. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 13, wobei eine Dicke der isolierenden Isolationsschicht (15A), die zum Vorsprung benachbart und näher dem Speicherzellenbereich (MA) angeordnet ist, kleiner ist als eine Dicke der isolierenden Isolationsschicht (15B), die zum Vorsprung benachbart und weiter von dem Speicherzellenbereich (MA) angeordnet ist.Method according to any of the preceding Claims 10 until 13 wherein a thickness of the insulating insulating layer (15A) located adjacent to the projection and closer to the memory cell array (MA) is smaller than a thickness of the insulating insulating layer (15B) located adjacent to the projection and farther from the memory cell array (MA). is. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 14, wobei die Ringstruktur eine Innenringstruktur, die einen Innenrand des Vorsprungs abdeckt, und eine Außenringstruktur, die einen Außenrand des Vorsprungs abdeckt, umfasst.Method according to any of the preceding Claims 10 until 14 , wherein the ring structure comprises an inner ring structure covering an inner edge of the projection and an outer ring structure covering an outer edge of the projection. Verfahren nach Anspruch 15, wobei die Innenringstruktur von der Außenringstruktur durch eine Isolationsschicht getrennt ist.procedure after claim 15 , wherein the inner ring structure is separated from the outer ring structure by an insulating layer. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 16, wobei der strukturierte High-k-Dielektrikumsfilm (80A, 80B) abgedichtet wird, so dass eine obere Fläche des strukturierten High-k-Dielektrikumsfilms (80A, 80B) mit dem strukturierten Polysiliziumfilm (85A, 85B) abgedeckt wird und Seitenflächen des strukturierten High-k-Dielektrikumsfilms (80A, 80B) mit den isolierenden Seitenwandspacern (90A, 90B) abgedeckt werden.Method according to any of the preceding Claims 10 until 16 wherein the patterned high-k dielectric film (80A, 80B) is sealed such that a top surface of the patterned high-k dielectric film (80A, 80B) is covered with the patterned polysilicon film (85A, 85B) and side surfaces of the patterned high -k dielectric film (80A, 80B) are covered with the insulating sidewall spacers (90A, 90B). Verfahren nach einem der vorhergehenden Ansprüche 10 bis 17, wobei die isolierenden Seitenwandspacer (90A, 90B) aus mindestens einem gefertigt werden, das aus der Gruppe ausgewählt wird, die aus Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid besteht.Method according to any of the preceding Claims 10 until 17 wherein the insulative sidewall spacers (90A, 90B) are made of at least one selected from the group consisting of silicon dioxide, silicon nitride and silicon oxynitride. Halbleitervorrichtung, umfassend: einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich (MA) eines Substrats (10) ausgebildet ist, eine Logikschaltung, die in einem peripheren Bereich (LA) des Substrats (10) ausgebildet ist, eine Ringstruktur, die den Speicherzellenbereich (MA) umgibt und den Speicherzellenbereich (MA) von dem peripheren Bereich (LA) trennt, und eine ILD-Schicht (100), die über der Ringstruktur angeordnet ist, wobei die Ringstruktur umfasst: - eine erste rahmenförmige Polysiliziumschicht (85B), - eine erste dielektrische Schicht (80B), die zwischen der ersten rahmenförmigen Polysiliziumschicht (85B) und dem Substrat (10) angeordnet ist, und - erste Seitenwandspacer (90B), die auf Seiten der ersten rahmenförmigen Polysiliziumschicht (85B) ausgebildet sind, und wobei die erste dielektrische Schicht (8oB) von der ILD-Schicht (100) durch die ersten Seitenwandspacer (90B) physisch getrennt ist.A semiconductor device comprising: a non-volatile memory formed in a memory cell area (MA) of a substrate (10), a logic circuit formed in a peripheral area (LA) of the substrate (10), a ring structure surrounding the memory cell area (MA) and separating the memory cell area (MA) from the peripheral area (LA), and an ILD layer (100) arranged over the ring structure, where the ring structure comprises: - a first frame-shaped polysilicon layer (85B), - a first dielectric layer (80B) arranged between the first frame-shaped polysilicon layer (85B) and the substrate (10), and - first sidewall spacers (90B) formed on sides of the first frame-shaped polysilicon layer (85B), and wherein the first dielectric layer (80B) is physically separated from the ILD layer (100) by the first sidewall spacers (90B). Halbleitervorrichtung nach Anspruch 19, die ferner eine zweite rahmenförmige Polysiliziumschicht (85A) umfasst, die die erste rahmenförmige Polysiliziumschicht (80B) umgibt.semiconductor device claim 19 , further comprising a second frame-shaped polysilicon layer (85A) surrounding the first frame-shaped polysilicon layer (80B).
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