KR20080061515A - Method of fabricating the trench isolation layer for semiconductor device - Google Patents

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윤광현
신완섭
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Abstract

A method of forming an isolation layer of a semiconductor device is provided to cure an upper and a lower part of a trench uniformly by performing a curing process after flattening a PSZ film although the trench having a large aspect ratio is buried with the PSZ film. A trench is formed on a semiconductor substrate(102). The trench is gap-filled with an insulation layer by forming an insulation layer(118) above the semiconductor substrate. The insulation layer remains in the trench only by flattening the insulation layer. An isolation layer is formed by performing the curing process to the insulation layer.

Description

반도체 소자의 소자 분리막 형성 방법{Method of fabricating the trench isolation layer for semiconductor device}Method of fabricating the trench isolation layer for semiconductor device

도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1F are cross-sectional views of a device illustrated to explain a method of forming a device isolation film of a semiconductor device according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 게이트 절연막102 semiconductor substrate 104 gate insulating film

106 : 플로팅 게이트용 절연막 108 : 버퍼 산화막106: insulating film for floating gate 108: buffer oxide film

110 : 질화막 112 : 하드 마스크110: nitride film 112: hard mask

114 : 트렌치 116 : 라이너 산화막114: trench 116: liner oxide film

118 : 절연막118: insulating film

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 상세하게는 기판의 분리영역에 STI(Shallow Trench Isolation) 공정을 적용하여 소자 분리막을 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of forming a device isolation film by applying a shallow trench isolation (STI) process to a separation region of a substrate.

일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들 을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.In general, a semiconductor device formed on a silicon wafer includes a device isolation region for electrically separating each semiconductor device. In particular, as semiconductor devices have been highly integrated and miniaturized, research into not only the size of each individual device but also the device isolation region has been actively conducted. The reason for this is that the formation of the device isolation region is an initial step in all the manufacturing steps, and depends on the size of the active area and the process margin of the post-process step.

이러한 소자 분리 영역에는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 방법에 의해 필드 산화막(field oxide)이 형성되며, 이로써 활성 영역이 한정된다. 이 중에서 LOCOS 방법은, 활성영역을 한정하는 산화 방지 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.In the device isolation region, a field oxide film is formed by a conventional method such as Local Oxidation of Silicon (LOCOS) or Profiled Grove Isolation (PGI), thereby defining an active region. Among them, in the LOCOS method, a nitride film, which is an anti-oxidation mask defining an active region, is formed on a semiconductor substrate, patterned to expose a predetermined portion of the semiconductor substrate, and then the exposed semiconductor substrate is oxidized to isolate the device. A field oxide film used as a region is formed. The LOCOS method has the advantage of a simple process and the ability to separate large and narrow portions at the same time. However, a bird's beak is formed by lateral oxidation, so that the width of the device isolation region is widened. reduce the effective area of the drain region. In addition, when the field oxide film is formed, stress is concentrated at the edges of the oxide film due to the difference in thermal expansion coefficient, so that a crystal defect occurs in the silicon substrate and thus a leakage current is increased. In addition, as the degree of integration of semiconductor devices has recently increased, design rules have decreased, and thus the size of device isolation layers separating semiconductor devices from semiconductor devices has also been reduced by the same scale, so that device separation methods such as LOCOS are applied. This limit has been reached.

이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 반도체 기판과 식각 선택비가 다른 질화막을 형성하고 질화막을 하드 마스크(hardmask)로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 하드 마스크로 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막 등으로 갭필(gap fill)한다. 이후에 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)함으로써, 트렌치를 매립하는 소자 분리막을 형성한다.The STI (Shallow Trench Isolation) method applied to solve this problem is as follows. First, a nitride film having a different etching selectivity from the semiconductor substrate is formed on the semiconductor substrate, and the nitride film is patterned to form the nitride film in order to use the nitride film as a hard mask. In the etching process using the nitride film pattern as a hard mask, the semiconductor substrate is etched to a predetermined depth to form a trench, and then an insulating film, for example, a high density plasma (HDP) oxide film or an O 3 − A gap fill is performed with a TEOS oxide film or the like. Subsequently, chemical mechanical polishing (CMP) is performed to form a device isolation layer filling the trench.

그러나, 80㎚급 이하의 기술에서는 공정 기술이 미세해짐에 따라 트렌치의 종횡비가 커지게 되는데, HDP 산화막의 한계로 인해 DED(deposition-etch-deposition)와 같이 복잡한 공정을 진행하더라도 보이드(void)가 발생하거나, 보이드가 발생하지 않는다 하더라도 HDP 산화막의 생산성이 감소하는 문제점이 있다. 또한, O3-TEOS 산화막을 이용하여 트렌치를 매립시키는 경우에는, 초기 O3 농도를 높게 하여 측벽 스텝 커버리지(step coverage)를 향상시킬 수는 있으나, 심(seam) 조절이 어려운 문제점이 있다. 더불어, 최근 리세스(recess) 게이트 등의 소자 개발 동향을 보면 트렌치가 수직으로 형성되거나 바람직하게는 음의 경사(negative slope)를 갖도록 형성되어야 하는데, 상기의 HDP 산화막 및 O3-TEOS 산화막은 이러한 트렌치의 구조에서는 보이드 발생을 억제할 수 없게 된다.However, in the technology below 80nm, the aspect ratio of the trench increases as the process technology becomes finer, and voids are generated even when a complicated process such as DED (deposition-etch-deposition) is performed due to the limitation of the HDP oxide film. There is a problem in that the productivity of the HDP oxide film is reduced even if it does not occur or voids occur. In addition, in the case of filling the trench using the O 3 -TEOS oxide film, it is possible to improve the sidewall step coverage by increasing the initial O 3 concentration, but it is difficult to control the seam. In addition, in the recent trend of device development such as a recess gate, trenches should be formed vertically or preferably have a negative slope, and the HDP oxide film and the O 3 -TEOS oxide film may be formed. In the trench structure, void generation cannot be suppressed.

본 발명은 PSZ막을 이용하여 종횡비가 큰 트렌치를 용이하게 갭필할 수 있으며, PSZ막을 형성하고 평탄화 공정을 실시한 후 큐어링 공정을 실시하여 종횡비가 큰 트렌치에 형성된 PSZ막의 하부도 큐어링이 용이하게 실시될 수 있다.The present invention can easily gap fill a trench having a high aspect ratio by using a PSZ film, and a curing process is performed by forming a PSZ film, performing a planarization process, and then curing a lower portion of the PSZ film formed in a trench having a high aspect ratio. Can be.

본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성 방법에 따르면, 트렌치가 형성된 반도체 기판에 제공되는 단계와, 상기 반도체 기판 상부에 절연막을 형성하여 상기 트렌치를 절연막으로 갭필하는 단계와, 상기 절연막의 상부에 대해 평탄화 공정을 실시하여 상기 트렌치에만 상기 절연막이 잔류하는 단계 및 상기 절연막에 대해 큐어링 공정을 실시하여 소자 분리막을 형성하는 단계를 포함할 수 있다.According to a method of forming a device isolation film of a semiconductor device according to a preferred embodiment of the present invention, providing a semiconductor substrate having a trench formed therein, forming an insulating film on the semiconductor substrate and gap filling the trench with an insulating film; And forming an isolation layer by performing a planarization process on the upper portion of the insulating film to leave the insulating layer only in the trench and performing a curing process on the insulating layer.

상기 평탄화 공정을 실시하기 전에 상기 절연막에 대해 열처리 공정을 실시하는 단계를 더 포함할 수 있다. 상기 열처리 공정을 위하여, 제1 온도에서 1차 열처리 공정을 실시하고, 상기 제1 온도보다 높은 제2 온도에서 2차 열처리 공정을 실시하며, 상기 제2 온도보다 높은 제3 온도에서 3차 열처리 공정을 실시할 수 있다. 상기 제1 온도는 50 내지 150℃의 온도이고, 상기 제2 온도는 150 내지 250℃의 온도이며, 상기 제3 온도는 250 내지 400℃의 온도일 수 있다.The method may further include performing a heat treatment process on the insulating layer before performing the planarization process. For the heat treatment process, a first heat treatment process is performed at a first temperature, a second heat treatment process is performed at a second temperature higher than the first temperature, and a third heat treatment process at a third temperature higher than the second temperature. Can be carried out. The first temperature may be a temperature of 50 to 150 ℃, the second temperature is a temperature of 150 to 250 ℃, the third temperature may be a temperature of 250 to 400 ℃.

상기 큐어링 공정은 습식 산화 공정으로 실시할 수 있다. 상기 큐어링 공정은 H2 가스와 O2가스를 1:2로 이용할 수 있다. 상기 큐어링 공정은 300 내지 600℃의 온도와 200 내지 500 토르(torr)의 압력에서 실시할 수 있다.The curing process may be performed by a wet oxidation process. In the curing process, H 2 gas and O 2 gas may be used as 1: 2. The curing process may be carried out at a temperature of 300 to 600 ℃ and a pressure of 200 to 500 torr (torr).

상기 절연막은 PSZ로 형성할 수 있다. 상기 절연막은 상기 반도체 기판을 1000 내지 2000rpm의 속도로 회전시킨 상태에서 4000 내지 6000Å의 두께로 형성할 수 있다. 상기 큐어링 공정 후에 상기 소자 분리막의 높이를 낮추는 단계를 더욱 포함할 수 있다.The insulating layer may be formed of PSZ. The insulating layer may be formed to a thickness of 4000 to 6000 kPa while the semiconductor substrate is rotated at a speed of 1000 to 2000 rpm. The method may further include reducing the height of the device isolation layer after the curing process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1F are cross-sectional views of a device illustrated to explain a method of forming a device isolation film of a semiconductor device according to a preferred embodiment of the present invention.

도 1a를 참조하면, 소자 분리 영역이 정의된 반도체 기판(102) 상에 게이트 절연막(104), 플로팅 게이트용 절연막(106), 버퍼 산화막(108), 질화막(110) 및 하드 마스크(112)를 형성한다. 바람직하게는, 게이트 절연막(104)은 산화막으로 형성하며 NAND 플래시 메모리 소자에서 터널 산화막의 역할을 할 수 있다. 바람직하게는, 플로팅 게이트용 절연막(106)은 폴리 실리콘으로 형성할 수 있다.Referring to FIG. 1A, a gate insulating film 104, a floating gate insulating film 106, a buffer oxide film 108, a nitride film 110, and a hard mask 112 are formed on a semiconductor substrate 102 on which a device isolation region is defined. Form. Preferably, the gate insulating film 104 is formed of an oxide film and may serve as a tunnel oxide film in a NAND flash memory device. Preferably, the floating gate insulating film 106 may be formed of polysilicon.

도 1b를 참조하면, 하드 마스크(112) 상부에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 포토 레지스트 패턴은 소자 분리 영역이 오픈(open)되도록 액티브 영역에 대응되는 하드 마스크(112) 상부에 형성된다. 그리고 포토 레지스트 패턴을 이용한 식각 공정으로 하드 마스크(112), 질화막(110), 버퍼 산화막(108), 플로팅 게이트용 도전막(106) 및 게이트 절연막(104)을 패터닝하고, 계속해서 반도체 기판(102)의 일부를 식각하여 트렌치(114)를 형성한다.Referring to FIG. 1B, a photoresist pattern (not shown) is formed on the hard mask 112. The photoresist pattern is formed on the hard mask 112 corresponding to the active region so that the device isolation region is opened. The hard mask 112, the nitride film 110, the buffer oxide film 108, the floating gate conductive film 106 and the gate insulating film 104 are patterned by an etching process using a photoresist pattern, and then the semiconductor substrate 102 is subsequently patterned. A portion of) is etched to form trench 114.

도 1c를 참조하면, 트렌치(114)를 포함하는 반도체 기판(102)의 전체 구조 상부에 라이너 산화막(116)을 형성한다. 라이너 산화막(116)은 후속하는 공정에서 트렌치(114)의 갭필(gap fill)을 용이하게 하기 위함이다. 이어서, 반도체 기판(102)의 전체 구조 상부에 절연막(118)을 형성하여 트렌치(114)를 갭필한다. 절연막(118)은 PSZ(Poly Silazane)을 이용한 스핀 코팅법으로 형성하는 것이 바람직하다. 이를 위하여, 절연막(118)은 반도체 기판(102)을 1000 내지 2000rpm의 속도로 회전시킨 상태에서 반도체 기판(102) 상부에 액상의 PSZ를 공급하여 4000 내지 6000Å의 두께로 형성할 수 있다.Referring to FIG. 1C, a liner oxide layer 116 is formed on the entire structure of the semiconductor substrate 102 including the trench 114. The liner oxide 116 is intended to facilitate gap fill of the trench 114 in subsequent processes. Next, an insulating film 118 is formed over the entire structure of the semiconductor substrate 102 to gap fill the trench 114. The insulating film 118 is preferably formed by spin coating using PSZ (Poly Silazane). To this end, the insulating film 118 may be formed to a thickness of 4000 to 6000 kPa by supplying a liquid PSZ to the upper portion of the semiconductor substrate 102 in a state in which the semiconductor substrate 102 is rotated at a speed of 1000 to 2000 rpm.

이어서, 절연막(118)에 대해 열처리 공정을 실시하여 절연막(118)의 밀도를 증가시키고 절연막(118)에 포함된 불순물 가스를 배출시켜서 절연막(118)의 막질을 향상킬 수 있다. 열처리 공정은 50 내지 150℃의 온도에서 10분 내지 30분간 1차 열처리 공정을 실시한 후에, 150 내지 250℃의 온도에서 2차 열처리 공정을 실시하고 250 내지 400℃의 온도에서 3차 열처리 공정을 실시하여 완료할 수 있다.Subsequently, a heat treatment process may be performed on the insulating film 118 to increase the density of the insulating film 118 and to discharge the impurity gas included in the insulating film 118 to improve the film quality of the insulating film 118. In the heat treatment process, after performing the first heat treatment process at a temperature of 50 to 150 ° C. for 10 minutes to 30 minutes, the second heat treatment process is performed at a temperature of 150 to 250 ° C. and a third heat treatment process at a temperature of 250 to 400 ° C. Can be completed.

도 1d를 참조하면, 절연막(118) 상부에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정과 같은 평탄화 공정을 실시하여 절연막(118) 상부를 평탄화한다. 이때 질화막(110)이 식각 정지막으로써 역할을 하여 하드 마스크(112) 하부에 형성된 질화막(110)이 노출된다. 하드 마스크(112; 도 1c 참조)는 절연막(118) 상부와 함께 제거될 수 있다.Referring to FIG. 1D, a planarization process such as a chemical mechanical polishing (CMP) process is performed on the upper portion of the insulating layer 118 to planarize the upper portion of the insulating layer 118. In this case, the nitride film 110 serves as an etch stop film to expose the nitride film 110 formed under the hard mask 112. The hard mask 112 (see FIG. 1C) may be removed together with the upper portion of the insulating layer 118.

이어서, 절연막(118)에 대해 큐어링(curing) 공정을 실시한다. 큐어링 공정은 절연막(118) 내의 산소와 실리콘 외의 원소를 산소와 치환시켜 산화 실리콘을 이룸으로써, 절연막(118)의 밀도가 더욱 증가하고 절연막(118)에 포함된 불순물 가스가 더욱 제거되어 절연막(118)의 막질을 향상시킬 수 있다. 이를 위하여, 큐어링 공정은 300 내지 600℃의 온도와 200 내지 500 토르(torr)의 압력에서 H2 가스와 O2가스를 1:2로 이용하는 습식 산화공정으로 실시하는 것이 바람직하다.Subsequently, a curing process is performed on the insulating film 118. In the curing process, oxygen and other elements other than silicon in the insulating film 118 are replaced with oxygen to form silicon oxide, whereby the density of the insulating film 118 is further increased and the impurity gas contained in the insulating film 118 is further removed. 118) can be improved. For this purpose, the curing process is preferably carried out by a wet oxidation process using H 2 gas and O 2 gas at a temperature of 300 to 600 ° C. and a pressure of 200 to 500 torr (1: 2).

종래 기술에서는 트렌치에 PSZ막으로 갭필 한 뒤 바로 PSZ막에 대한 큐어링 공정을 실시하였다. 그런데 트렌치의 종횡비가 큰 경우에는 PSZ막의 표면이 우선적으로 큐어링되어 트렌치의 하부의 PSZ막은 큐어링이 되지 못하는 경우가 발생한다. 이러한 경우, 트렌치 하부는 큐어링되지 못해서 잔여하는 수소 등으로 인해 다공성(porus)막으로 형성되어 트렌치 상부와 하부의 습식 식각율에 차이가 나게 된다. 또한 큐어링 공정 중에 부피의 변화 차이가 심해져서 열팽창 등으로 인한 스트레스차이가 발생되어 크랙이 발생할 수 있다. 하지만 본 발명에서는 트렌치에 PSZ막으로 갭필 한 뒤, 평탄화 공정을 실시하여 상부의 PSZ막을 제거함으로써 큐어링되는 PSZ막의 두께를 낮춘다. 이후에 PSZ막에 대해 큐어링 공정을 실시함으로써 트렌치 하부의 PSZ막도 용이하게 큐어링될 수 있는 장점이 있다.In the prior art, a curing process for the PSZ film was performed immediately after the trench was filled with the PSZ film. However, when the aspect ratio of the trench is large, the surface of the PSZ film is preferentially cured so that the PSZ film under the trench may not be cured. In this case, the lower portion of the trench may not be cured and may be formed as a porous film due to remaining hydrogen. In addition, the difference in volume during the curing process is severe, causing stress differences due to thermal expansion and cracks may occur. In the present invention, however, the trench is filled with a PSZ film and then the planarization process is performed to remove the upper PSZ film, thereby reducing the thickness of the cured PSZ film. Thereafter, the PSZ film may be easily cured by performing a curing process on the PSZ film.

도 1e를 참조하면, 질화막(110)을 제거한다. 질화막(110)은 인산을 식각액으로 이용하여 10 내지 30분 동안 실시하는 습식 식각으로 제거할 수 있다.Referring to FIG. 1E, the nitride film 110 is removed. The nitride film 110 may be removed by wet etching using phosphoric acid as an etching solution for 10 to 30 minutes.

도 1f를 참조하면, 절연막(118) 및 라이너 산화막(116)의 일부를 제거하여 유효 소자 분리막 높이(Effective Fox Height; EFH)를 조절한다. 이를 위하여, H2O와 HF를 100:1 로 혼합한 식각액을 이용하여 3분 내지 5분 동안 실시하는 습식 식각을 실시할 수 있다.Referring to FIG. 1F, portions of the insulating layer 118 and the liner oxide layer 116 are removed to adjust the effective fox height (EFH). To this end, wet etching may be performed for 3 to 5 minutes using an etchant mixed with H 2 O and HF in a ratio of 100: 1.

본 발명의 반도체 소자의 소자 분리막 형성 방법에 따르면, PSZ막을 이용하여 종횡비가 큰 트렌치를 매립하더라도 PSZ막에 대해 평탄화 공정을 실시한 후 큐어링 공정을 실시함으로써, 트렌치의 상부 및 하부가 균일하게 큐어링될 수 있다.According to the method of forming a device isolation film of a semiconductor device of the present invention, even if a trench having a high aspect ratio is buried using a PSZ film, a flattening process is performed on the PSZ film and then a curing process is performed to uniformly cure the upper and lower portions of the trench. Can be.

Claims (10)

트렌치가 형성된 반도체 기판에 제공되는 단계;Providing a trench with a formed semiconductor substrate; 상기 반도체 기판 상부에 절연막을 형성하여 상기 트렌치를 절연막으로 갭필하는 단계;Forming an insulating film on the semiconductor substrate to gap fill the trench with an insulating film; 상기 절연막의 상부에 대해 평탄화 공정을 실시하여 상기 트렌치에만 상기 절연막이 잔류하는 단계; 및Performing a planarization process on an upper portion of the insulating film to leave the insulating film only in the trench; And 상기 절연막에 대해 큐어링 공정을 실시하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And forming a device isolation film by performing a curing process on the insulating film. 제1항에 있어서,The method of claim 1, 상기 평탄화 공정을 실시하기 전에 상기 절연막에 대해 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a heat treatment process on the insulating film before performing the planarization process. 제2항에 있어서,The method of claim 2, 상기 열처리 공정을 위하여, 제1 온도에서 1차 열처리 공정을 실시하고, 상기 제1 온도보다 높은 제2 온도에서 2차 열처리 공정을 실시하며, 상기 제2 온도보다 높은 제3 온도에서 3차 열처리 공정을 실시하는 반도체 소자의 소자 분리막 형 성 방법.For the heat treatment process, a first heat treatment process is performed at a first temperature, a second heat treatment process is performed at a second temperature higher than the first temperature, and a third heat treatment process at a third temperature higher than the second temperature. A device isolation film forming method of a semiconductor device. 제3항에 있어서,The method of claim 3, 상기 제1 온도는 50 내지 150℃의 온도이고, 상기 제2 온도는 150 내지 250℃의 온도이며, 상기 제3 온도는 250 내지 400℃의 온도인 반도체 소자의 소자 분리막 형성 방법.The first temperature is a temperature of 50 to 150 ℃, the second temperature is a temperature of 150 to 250 ℃, the third temperature is a device isolation film forming method of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 큐어링 공정은 습식 산화 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.And the curing step is performed by a wet oxidation process. 제5항에 있어서,The method of claim 5, 상기 큐어링 공정은 H2 가스와 O2가스를 1:2로 이용하는 반도체 소자의 소자 분리막 형성 방법.The curing process is a device isolation film forming method of a semiconductor device using H 2 gas and O 2 gas 1: 2. 제6항에 있어서,The method of claim 6, 상기 큐어링 공정은 300 내지 600℃의 온도와 200 내지 500 토르(torr)의 압력에서 실시하는 반도체 소자의 소자 분리막 형성 방법.The curing process is a device isolation film forming method of a semiconductor device performed at a temperature of 300 to 600 ℃ and a pressure of 200 to 500 torr (torr). 제1항에 있어서,The method of claim 1, 상기 절연막은 PSZ로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the insulating film is PSZ. 제8항에 있어서,The method of claim 8, 상기 절연막은 상기 반도체 기판을 1000 내지 2000rpm의 속도로 회전시킨 상태에서 4000 내지 6000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the insulating film is formed to a thickness of 4000 to 6000 kPa while the semiconductor substrate is rotated at a speed of 1000 to 2000 rpm. 제1항에 있어서, The method of claim 1, 상기 큐어링 공정 후에 상기 소자 분리막의 높이를 낮추는 단계를 더욱 포함하는 반도체 소자의 소자 분리막 형성 방법.And lowering the height of the device isolation layer after the curing process.
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