KR100564634B1 - 단락전류 방지회로를 구비한 ｍｔｃｍｏｓ 회로 시스템 - Google Patents

단락전류 방지회로를 구비한 ｍｔｃｍｏｓ 회로 시스템 Download PDF

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Abstract

MTCMOS 회로 시스템이 개시된다. 본 발명의 MTCMOS 회로 시스템은 MTCMOS 회로의 동작을 스위칭하는 제어 트랜지스터를 한 개만 구비함으로써 회로 면적을 최소할 수 있다. 또한, 본 발명의 MTCMOS 회로 시스템은 슬립 모드로 진입시 플로팅 상태가 되는 MTCMOS의 출력이 일반회로에 전달되는 것을 차단하여 안정적인 동작을 수행할 수 있게 한다.

Description

단락전류 방지회로를 구비한 ＭＴＣＭＯＳ 회로 시스템{Multi-Threshold CMOS system having a short-circuit current protection circuit}
도 1은 일반적인 MTCMOS 회로를 나타내는 회로도이다.
도 2는 본 발명에 따른 단락전류 방지회로를 구비한 MTCMOS 회로 시스템이다.
도 3은 본 발명에 따른 전달 제어부의 세부 회로도이다.
도 4는 본 발명에 따른 MTCMOS 제어회로의 입출력 신호의 타이밍이다.
본 발명은 MTCMOS(Multi-Threshold CMOS)에 관한 것으로, 구체적으로는, MTCMOS 회로가 슬립모드로 전환시 플로팅 노드에 의해 활성화 블록에서 단락전류(short-circuit current)가 발생하는 것을 방지하는 회로에 관한 것이다.
MTCMOS 회로란, 공급전원 및 논리회로 사이에 문턱전압이 상대적으로 높은 제어 트랜지스터를 직렬로 연결한 구조를 갖는다. MTCMOS 기술은, 제어 트랜지스터의 개폐여부에 따라 문턱전압이 상대적으로 낮은 전계효과 트랜지스터로 구성된 논리회로에 공급전원을 공급하거나 차단시킴으로써 소모전력을 줄일 수 있는 기술 을 말한다.
도 1은 일반적인 MTCMOS 회로를 나타내는 회로도이다.
도 1을 참조하면, MTCMOS 회로(100)는 제1 가상 전원전압(VVDD)과 제2 가상 전원전압(VGND) 사이에 논리 회로부(110)를 갖고, 제1 전원전압(VDD)과 제1 가상 전원전압(VVDD) 사이에 제1 제어 트랜지스터(Q1), 제2 전원전압(GND)과 제2 가상 전원전압(VGND) 사이에 제2 제어 트랜지스터(Q2)를 구비하여 MTCMOS 회로(100)의 동작여부를 스위칭한다.
MTCMOS 회로는 전원(접지)전압과 논리 회로부(110) 사이에 문턱 전압(threshold voltage; Vth)이 비교적 높은 제어 트랜지스터(Q1, Q2)를 직렬로 연결해, 회로를 동작시킬 경우 즉 활성화 모드(active mode)일 경우에 이 제어 트랜지스터(Q1, Q2)를 턴 온시켜 전원전압(VDD)과 접지전압(GND)을 문턱 전압(Vth)이 비교적 낮은 논리 회로부(110)에 공급하여 논리 회로부(110)의 동작 속도를 향상시키고, 논리 회로부(110)의 데이터를 사용하지 않을 경우 즉 슬립 모드(sleep mode)에는 제어 트랜지스터(Q1, Q2)를 턴 오프시켜 논리 회로부(110)에 전원전압(VDD)과 접지전압(GND)을 차단하여 논리 회로부(102)의 누설 전류를 줄여, 전체적인 시스템의 소비전력을 최소화할 수 있다.
MTCMOS 회로(100)는 활성화 모드 시간보다 슬립 모드 시간이 긴 휴대용 LSI의 소비 전력을 줄이는데 매우 유용하다. 하지만, 제어 트랜지스터(Q1, Q2)를 추가해야 하고 제어 트랜지스터(Q1, Q2)가 턴- 오프되는 경우 즉 슬립 모드의 경우 가상 전원전압(VVDD, VGND) 레벨이 플로팅 상태가 됨에 따라 MTCMOS 회로(100)의 출력 노드(output) 레벨이 플로팅 상태가 되는 문제점이 있다. 이에 따라 회로 면적이 증가하고, 출력 노드(output)에 슬립 모드시에도 활성화 상태를 유지해야 하는 회로(일반회로, 200)가 연결되어 있을 경우 단락전류(short-circuit current)가 발생하는 문제점이 있다.
따라서, 회로 면적 증가를 최소화하고, 슬립 모드 시 플로팅 상태가 되는 MTCMOS 회로의 출력 노드(output)가 일반 회로(200)에 전달되는 것을 방지하는 회로가 필요하다.
본 발명의 목적은 MTCMOS 회로의 면적을 최소화하는 MTCMOS 회로 시스템을 제공하는 것이다.
본 발명의 목적은 MTCMOS 회로가 슬립 모드로 진입할 때 플로팅 상태가 되는 MTCMOS 회로의 출력이 일반회로에 전달되는 것을 방지하는 MTCMOS 회로 시스템을 제공하는 것이다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템은, MTCMOS 제어회로 및 상기 MTCMOS 제어회로에 의해 활성모드/슬립모드로 전환하는 MTCMOS 회로를 포함하되 상기 MTCMOS 회로는, 복수 개의 전계효과 트랜지스터로 구성되는 논리회로, 파워 소스에 연결되어 상기 논리회로에 전원전압을 공급하기 위한 제 1 전원전압, 그라운드 소스에 연결되어 상기 논리회로에 접지전압을 공급하기 위한 제 2 전원전압, 상기 논리회로의 복수 개의 터미널들 중 하나에 연결되 는 가상 전원전압 및 상기 가상 전원전압과 상기 제 2 전원전압 사이에 연결되며 상기 논리회로의 상기 전계효과 트랜지스터의 문턱전압보다 상대적으로 큰 문턱전압을 가지는 제어 트랜지스터를 포함하되 상기 제1 전원전압과 상기 논리회로 사이에는 상기 제어 트랜지스터를 포함하지 않는다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템은, 상기 MTCMOS 제어회로에 의해 슬립 모드로 진입시 상기 MTCMOS 회로에 연결된 일반회로의 단락전류 발생을 방지하기 위한 단락전류 방지회로를 더 포함한다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템의 상기 단락전류 방지회로는 상기 MTCMOS 회로의 출력단자에 연결되며 상기 일반회로의 입력단자에 연결된다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템의 상기 단락전류 방지회로는 상기 제 2 제어신호 및 상기 MTCMOS 회로의 출력을 입력받는 전달 제어부 및 상기 전달 제어부의 출력 및 상기 일반회로에 연결되는 래치부를 포함한다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템의 상기 전달 제어부는 상기 MTCMOS 회로의 상기 출력을 입력으로 하여 발생된 데이터를 상기 래치부에 전달하기 위한 출력전달부 전원 전압이 소스에 연결되고 드레인이 상기 출력전달부의 일노드에 연결되며 상기 제 2 제어신호가 게이트로 인가되는 제 1 트랜지스터 및 접지 전압이 소스에 연결되고 드레인이 상기 출력전달부의 다른 일노드에 연결되며 상기 제 2 제어신호의 반전된 신호가 게이트로 인가되 는 제 2 트랜지스터를 포함한다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템의 상기 전달 제어부는 상기 슬립모드시 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 턴-오프(turn-off)시켜 전원전압과 접지전압의 공급을 차단함으로써 상기 MTCMOS 회로의 상기 출력을 상기 래치부에 전달하지 않는다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템의 상기 MTCMOS 제어회로는, 소정의 웨이크_업 신호들에 응답하여 상기 MTCMOS 회로를 활성 모드로 전환시키고 소정의 정지 신호에 응답하여 상기 MTCMOS 회로를 슬립 모드로 전환시킨다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템의 상기 MTCMOS 제어회로는 상기 MTCMOS 회로의 동작모드에 따라 상기 제어 트랜지스터의 스위칭을 제어하는 제 1 제어신호와, 상기 단락전류 방지회로를 제어하는 제 2 제어신호를 출력하고, 상기 MTCMOS 회로가 슬립 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 제1 지연 시간후에 상기 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며, 상기 MTCMOS 회로가 활성 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 제2 지연 시간(delay2) 후에 상기 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이한다.
상기와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 MTCMOS 회로시스템의 슬립 모드를 제어하는 방법은, 상기 MTCMOS 회로를 슬립 모드로 전환시키는 정 지 신호를 제2 논리 상태로 천이하는 단계; 상기 정지 신호에 응답하여 제2 제어신호를 제2 논리 상태로 천이함으로써 상기 MTCMOS 회로의 출력을 전원전압 및 접지전압과 차단시켜 래치부에 전달되지 않도록 제어하는 단계; 및 상기 제2 제어신호가 제2 논리 상태로 천이한 다음 소정의 지연 시간 후에 상기 MTCMOS 회로의 활성화모드/슬립모드를 결정하는 제1 제어 신호를 제1 논리 상태로 천이하는 단계를 포함한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 단락전류 방지회로를 구비한 MTCMOS 회로 시스템(300)을 보여주고 있다.
도 2를 참조하면 MTCMOS 회로 시스템(300)은 MTCMOS 회로(310), 일반회로(500)의 단락전류 발생을 막기 위한 단락전류 방지회로(320) 및 MTCMOS 회로(310)의 모드전환(활성화 모드 / 슬립 모드)을 제어하기 위한 MTCMOS 제어회로(330)를 포함한다.
MTCMOS 회로(310)는 제1 전원전압(VDD)과 가상 전원전압(VGND) 사이에 로직회로(311)를 구비하며 가상 전원전압(VGND)과 제 2 전원전압(GND) 사이에 제어 트 랜지스터(Q3)를 구비한다. 제어 트랜지스터(Q3)는 MTCMOS 제어회로(330)의 출력(SC)에 따라 스위칭하며 가상 전원전압(VGND)과 접지전압(GND) 사이에만 존재하고 제 1 전원전압(VDD)과 로직회로(311) 사이에는 존재하지 않는다. 이와 같이 제어 트랜지스터를 한 개만 구비함으로써 회로 크기를 대폭적으로 줄일 수 있다.
MTCMOS 제어회로(330)는 소정의 웨이크-업 신호들(EXTWKU, RTCWKU)과 소정의 정지신호(STOP_ON)를 입력받아 제어 트랜지스터(Q3)를 스위칭하는 제1 제어신호(SC)와 단락전류 방지회로(320)로 입력되어 MTCMOS 회로(310) 출력(IN)의 전달을 제어하는 제2 제어신호(SCB)를 출력한다. MTCMOS 제어회로(330)의 내부구조는 기 출원된 한국 특허출원 제2004-5598호에 상세히 설명되어 있으므로 자세한 설명은 생략하기로 한다.
단락전류 방지회로(320)는 MTCMOS 제어회로(330)의 제2 제어신호(SCB)에 따라 MTCMOS 회로(310) 출력(IN)의 일반회로(500)로의 전달을 제어하는 부분으로 MTCMOS 회로(310)가 활성화 모드일 경우 출력(IN)을 일반회로(500)로 전달하고 슬립 모드일 경우 전달하지 않는 역할을 한다.
도 2를 참조하면 단락전류 방지회로(320)는 MTCMOS 회로(310)의 출력(IN)과 MTCMOS 제어회로(330)의 제2 제어신호(SCB)를 입력받는 전달 제어부(321)와 전달 제어부(321)의 출력(OUT)을 저장하는 래치부(322)로 구성되어 있다. 전달 제어부(321)는 MTCMOS 제어회로(330)의 제2 제어신호(SCB)에 따라 MTCMOS 회로(310)의 출력(IN)을 래치부(322)에 전달하거나 차단한다.
도 3은 본 발명에 따른 전달 제어부(321)의 세부 회로도이다.
도 3을 참조하면 전달 제어부(321)는 MTCMOS 회로(310)의 출력(IN)을 입력받아 발생된 데이터(OUT)를 래치부(322)에 전달하기 위한 출력전달부(325), MTCMOS 제어회로(330)의 제2 제어신호(SCB)를 반전시키기 위한 반전부(326) 그리고 제1 전원전압(VDD)과 제2 전원전압(GND)의 공급을 각각 제어하기 위한 제1 트랜지스터(Q4)와 제2 트랜지스터(Q5)를 포함한다.
제 1 트랜지스터(Q4)는 제 2 제어신호(SCB)가 게이트로 인가되고 제1 전원 전압(VDD)이 소스에 연결되며 드레인이 출력전달부(325)의 일노드에 연결된다.
제 2 트랜지스터(Q5)는 제 2 제어신호의 반전된 신호가 게이트로 인가되고 제2 전원전압(GND)이 소스에 연결되고 드레인이 출력전달부(325)의 다른 일노드에 연결된다.
도 4는 MTCMOS 제어회로(330)의 입출력 신호의 타이밍도서 MTCMOS 제어회로(330)에 입력되는 입력 신호들(EXTWKU, RTCWKU, STOP_ON)과 출력되는 제어신호들(SC, SCB)의 타이밍 관계를 나타내고 있다.
도 2, 3, 그리고 4를 참조하여 본 발명에 따른 MTCMOS 회로 시스템(300)의 동작을 설명하기로 한다.
먼저, MTCMOS가 슬립 모드에서 활성화 모드로 전환되는 경우를 살펴보면, 외부 두 웨이크 업 신호들(EXTWKU, RTCWKU)이 제1 논리 상태(low level)에서 제2 논리 상태(high level)를 갖는 펄스 신호로 전환되어 MTCMOS 제어회로(330)로 입력된다. 그러면 MTCMOS 제어회로(330)는 제어 트랜지스터(Q3)를 제어하는 제1 제어 신호(SC)를 제1 논리 상태에서 제어 트랜지스터를 턴 온시키는 제2 논리 상태로 천이 시켜 출력한다. 그리고, 제1 지연시간 (delay1) 뒤에 MTCMOS 제어회로(330)는 단락전류 방지회로(320)를 제어하는 제2 제어 신호(SCB)를 제2 논리 상태에서 제1 논리 상태로 천이시켜 출력한다. 그런 다음 소정의 정지 신호(STOP_ON)는 제2 논리 상태에서 제1 논리 상태로 천이된다.
제1 제어 신호(SC)가 제2 논리 상태가 되어 제어 트랜지스터(Q3)에 입력되면 MTCMOS 회로의 제어 트랜지스터(Q3)는 턴 온되어 논리 회로부(311)에 전류를 공급시킨다. 따라서, MTCMOS 회로는 활성화 모드가 되어 논리 회로부(311)의 출력(IN)이 전달 제어부(321) 내의 출력전달부(325)로 입력된다. 제1 지연시간 (delay1) 뒤에 제2 제어신호(SCB)가 제1 논리 상태가 되어 전달 제어부(321)에 입력되면 제1 트랜지스터(Q4)와 제2 트랜지스터(Q5)는 턴 온된다. 이에 따라, 출력전달부(325)는 논리 회로부(311)의 출력(IN)을 래치부(326)에 저장하고, 저장된 데이터(OUT)는 일반회로(500)로 입력된다.
MTCMOS 회로(310)가 활성화 모드에서 슬립 모드로 전환되는 경우를 살펴보면, 외부 두 웨이크 업 신호들(EXTWKU, RTCWKU)은 제1 논리 상태(low level)로 머물러 있고, MTCMOS 회로(310)를 슬립 모드로 진입하도록 지시하는 소정의 정지 신호(STOP_ON)는 제1 논리 상태(low level)에서 제2 논리 상태(high level)로 천이한다. 그러면, 제2 논리 상태로 천이된 정지 신호(STOP_ON)를 입력받은 MTCMOS 제어회로(330)는 단락전류 발생회로를 제어하는 제2 제어 신호(SCB)를 제1 논리 상태에서 제2 논리 상태로 천이시켜 출력한다. 그리고 제2 지연시간(delay2) 후에 MTCMOS 제어회로(330)는 제어 트랜지스터(Q3)를 제어하는 제1 제어 신호(SC)를 제2 논리 상태에서 제1 논리 상태로 천이시켜 출력한다.
제2 제어신호(SCB)가 제2 논리 상태가 되면서 전달 제어부(321)에 입력되면 제1 트랜지스터(Q4)와 제2 트랜지스터(Q5)는 턴 오프된다. 제2 지연시간(delay2) 후에 제1 제어신호(SC)가 제1 논리 상태가 되면서 제어 트랜지스터(Q3)가 턴 오프되고, MTCMOS 회로(310)는 슬립 모드로 천이된다. 제어 트랜지스터(Q3)가 턴 오프됨에 따라 MTCMOS 회로(310)의 출력(IN)이 플로팅 상태로 되고, 플로팅된 출력(IN)이 전달 제어부(321) 내의 출력전달부(325)로 입력된다. 하지만, 이미 제1 제어 트랜지스터(Q4)와 제2 제어 트랜지스터(Q5)가 턴 오프되어 있기 때문에 전원전압(VDD, GND)의 공급이 차단되어 출력전달부(325)의 출력(OUT)은 래치부(326)로 전달되지 못한다.
따라서 일반회로(500)에 슬립 모드시 플로팅 상태의 MTCMOS 회로의 출력이 입력되지 않고 이전 활성화 모드시 래치부(326)에 저장된 데이터가 입력되므로 일반회로(500)에서의 단락전류 발생을 방지할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 MTCMOS 회로 시스템에 따르면, MTCMOS 회로의 동작을 스위칭 하는 제어 트랜지스터를 한 개만 구비함으로써 회로 면적을 최소할 수 있으며, 슬립 모드로 진입시 플로팅 상태가 되는 MTCMOS의 출력이 일반회로에 전달되는 것을 차단하여 안정적인 동작을 수행할 수 있게 한다.

Claims (18)

  1. MTCMOS 제어회로; 및
    상기 MTCMOS 제어회로에 의해 활성모드/슬립모드로 전환하는 MTCMOS 회로를 포함하되,
    상기 MTCMOS 회로는,
    복수 개의 전계효과 트랜지스터로 구성되는 논리회로;
    파워 소스에 연결되어 상기 논리회로에 전원전압을 공급하기 위한 제 1 전원전압;
    그라운드 소스에 연결되어 상기 논리회로에 접지전압을 공급하기 위한 제 2 전원전압;
    상기 논리회로의 복수 개의 터미널들 중 하나에 연결되는 가상 전원전압; 및
    상기 가상 전원전압과 상기 제 2 전원전압 사이에 연결되며 상기 논리회로의 상기 전계효과 트랜지스터의 문턱전압보다 상대적으로 큰 문턱전압을 가지는 제어 트랜지스터를 포함하되 상기 제1 전원전압과 상기 논리회로 사이에는 상기 제어 트랜지스터를 포함하지 않는 것을 특징으로 하는 MTCMOS 회로시스템.
  2. 제1항에 있어서,
    상기 MTCMOS 제어회로에 의해 슬립 모드로 진입시 상기 MTCMOS 회로에 연결된 일반회로의 단락전류 발생을 방지하기 위한 단락전류 방지회로를 더 포함하는 것을 특징으로 하는 MTCMOS 회로시스템.
  3. 제2항에 있어서,
    상기 단락전류 방지회로는 상기 MTCMOS 회로의 출력단자에 연결되며 상기 일반회로의 입력단자에 연결되는 것을 특징으로 하는 MTCMOS 회로시스템.
  4. 제3항에 있어서,
    상기 단락전류 방지회로는,
    상기 제 2 제어신호 및 상기 MTCMOS 회로의 출력을 입력받는 전달 제어부; 및
    상기 전달 제어부의 출력 및 상기 일반회로에 연결되는 래치부를 포함하는 것을 특징으로 하는 MTCMOS 회로시스템.
  5. 제4항에 있어서,
    상기 전달 제어부는,
    상기 MTCMOS 회로의 상기 출력을 입력으로 하여 발생된 데이터를 상기 래치부에 전달하기 위한 출력전달부;
    전원 전압이 소스에 연결되고 드레인이 상기 출력전달부의 일 노드에 연결되며 상기 제 2 제어신호가 게이트로 인가되는 제 1 트랜지스터; 및
    접지 전압이 소스에 연결되고 드레인이 상기 출력전달부의 다른 일 노드에 연결되며 상기 제 2 제어신호의 반전된 신호가 게이트로 인가되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 MTCMOS 회로시스템.
  6. 제5항에 있어서,
    상기 전달 제어부는 상기 슬립모드시 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 턴-오프(turn-off)시켜 전원전압과 접지전압의 공급을 차단함으로써 상기 MTCMOS 회로의 상기 출력을 상기 래치부에 전달하지 않는 것을 특징으로 하는 MTCMOS 회로시스템.
  7. 제1항에 있어서,
    상기 MTCMOS 제어회로는, 소정의 웨이크_업 신호들에 응답하여 상기 MTCMOS 회로를 활성 모드로 전환시키고 소정의 정지 신호에 응답하여 상기 MTCMOS 회로를 슬립 모드로 전환시키는 것을 특징으로 하는 MTCMOS 회로시스템.
  8. 제7항에 있어서,
    상기 MTCMOS 제어회로는 상기 MTCMOS 회로의 동작모드에 따라 상기 제어 트랜지스터의 스위칭을 제어하는 제 1 제어신호와, 상기 단락전류 방지회로를 제어하 는 제 2 제어신호를 출력하고,
    상기 MTCMOS 회로가 슬립 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 제1 지연 시간후에 상기 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며,
    상기 MTCMOS 회로가 활성 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 제2 지연 시간(delay2) 후에 상기 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하는 것을 특징으로 하는 MTCMOS 회로시스템.
  9. 제2항에 있어서,
    상기 일반회로는 상기 MTCMOS 회로가 슬립모드로 전환될 때에도 활성화 상태를 유지하며 상기 논리회로의 상기 전계효과 트랜지스터의 문턱전압보다 상대적으로 큰 문턱전압을 가지는 것을 특징으로 하는 MTCMOS 회로시스템.
  10. MTCMOS 제어회로, 및 상기 MTCMOS 제어회로에 의해 활성화 모드 / 슬립 모드로 전환하는 MTCMOS 회로를 포함하는 MTCMOS 회로시스템에 있어서,
    상기 MTCMOS 회로는,
    복수 개의 전계효과 트랜지스터로 구성되는 논리회로;
    파워 소스에 연결되어 상기 논리회로에 전원전압을 공급하기 위한 제 1 전원전압;
    그라운드 소스에 연결되어 상기 논리회로에 접지전압을 공급하기 위한 제 2 전원전압;
    상기 논리회로의 복수 개의 터미널들 중 하나에 연결되는 가상 전원전압; 및
    상기 가상 전원전압과 상기 제 2 전원전압 사이에 연결되며 상기 논리회로의 상기 전계효과 트랜지스터의 문턱전압보다 상대적으로 큰 문턱전압을 가지는 제어 트랜지스터를 포함하며;
    상기 MTCMOS 제어회로에 의해 슬립 모드로 진입시 상기 MTCMOS 회로에 연결된 일반회로의 단락전류 발생을 방지하기 위한 단락전류 방지회로를 더 포함하는 특징으로 하는 MTCMOS 회로시스템.
  11. 제10항에 있어서,
    상기 단락전류 방지회로는 상기 MTCMOS 회로의 출력단자에 연결되며 상기 일반회로의 입력단자에 연결되는 것을 특징으로 하는 MTCMOS 회로시스템.
  12. 제11항에 있어서,
    상기 단락전류 방지회로는,
    상기 제 2 제어신호 및 상기 MTCMOS 회로의 출력을 입력받는 전달 제어부; 및
    상기 전달 제어부의 출력 및 상기 일반회로에 연결되는 래치부를 포함하는 것을 특징으로 하는 MTCMOS 회로시스템.
  13. 제12항에 있어서,
    상기 전달 제어부는,
    상기 MTCMOS 회로의 상기 출력을 입력으로 하여 발생된 데이터를 상기 래치부에 전달하기 위한 출력전달부;
    전원 전압이 소스에 연결되고 드레인이 상기 출력전달부의 일 노드에 연결되며 상기 제 2 제어신호가 게이트로 인가되는 제 1 트랜지스터; 및
    접지 전압이 소스에 연결되고 드레인이 상기 출력전달부의 다른 일 노드에 연결되며 상기 제 2 제어신호의 반전된 신호가 게이트로 인가되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 MTCMOS 회로시스템.
  14. 제13항에 있어서,
    상기 전달 제어부는 상기 슬립모드시 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 턴-오프(turn-off)시켜 전원전압과 접지전압의 공급을 차단함으로써 상기 MTCMOS 회로의 상기 출력을 상기 래치부에 전달하지 않는 것을 특징으로 하는 MTCMOS 회로시스템.
  15. 제10항에 있어서,
    상기 MTCMOS 제어회로는, 소정의 웨이크_업 신호들에 응답하여 상기 MTCMOS 회로를 활성 모드로 전환시키고 소정의 정지 신호에 응답하여 상기 MTCMOS 회로를 슬립 모드로 전환시키는 것을 특징으로 하는 MTCMOS 회로시스템.
  16. 제15항에 있어서,
    상기 MTCMOS 제어회로는 상기 MTCMOS 회로의 동작모드에 따라 상기 제어 트랜지스터의 스위칭을 제어하는 제 1 제어신호와, 상기 단락전류 방지회로를 제어하는 제 2 제어신호를 출력하고,
    상기 MTCMOS 회로가 슬립 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 제1 지연 시간후에 상기 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며,
    상기 MTCMOS 회로가 활성 모드로 전환될 때는 상기 MTCMOS 제어회로는 상기 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 제2 지연 시간(delay2) 후에 상기 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하는 것을 특징으로 하는 MTCMOS 회로시스템.
  17. 제11항에 있어서,
    상기 일반회로는 상기 MTCMOS 회로가 슬립모드로 전환될 때에도 활성화 상태를 유지하며 상기 논리회로의 상기 전계효과 트랜지스터의 문턱전압보다 상대적으로 큰 문턱전압을 가지는 것을 특징으로 하는 MTCMOS 회로시스템.
  18. MTCMOS 회로의 슬립 모드를 제어하는 방법에 있어서,
    상기 MTCMOS 회로를 슬립 모드로 전환시키는 정지 신호를 제2 논리 상태로 천이하는 단계;
    상기 정지 신호에 응답하여 제2 제어신호를 제2 논리 상태로 천이함으로써 상기 MTCMOS 회로의 출력을 전원전압 및 접지전압과 차단시켜 래치부에 전달되지 않도록 제어하는 단계; 및
    상기 제2 제어신호가 제2 논리 상태로 천이한 다음 소정의 지연 시간 후에 상기 MTCMOS 회로의 활성화모드/슬립모드를 결정하는 제1 제어 신호를 제1 논리 상태로 천이하는 단계를 포함하는 제어 방법.
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