KR100562328B1 - A semiconductor transistor device, and a manufacturing method thereof - Google Patents

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Abstract

본 발명은 매립형 산화막층(Buried oxide layer) 상에 트랜지스터를 형성한 반도체 트랜지스터 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 트랜지스터 소자의 제조 방법은, a) 반도체 기판 상에 열산화막을 형성하는 단계; b) 열산화막 내에 트랜지스터 소자 영역을 형성한 후에 웰을 형성하는 단계; c) 웰 상에 이온을 주입하여 소스/드레인을 형성하는 단계; d) 소스/드레인 사이의 영역에 게이트 패턴을 형성하고, 이에 따른 식각을 실시한 후 게이트 산화막을 증착하는 단계; e) 게이트 산화막 상에 질화물을 증착하고, 이를 식각하여 측벽용 스페이서를 형성하는 단계; 및 f) 측벽용 스페이서 사이의 게이트 영역에 게이트 폴리를 증착하여 게이트를 형성하는 단계를 포함한다. 본 발명에 따르면, 트랜지스터의 게이트를 열산화막 내의 소스/드레인 사이에 매립하고, 트랜지스터를 형성한 이후의 영역(Topology)을 평탄화함으로써, 후속 절연막 공정시 보이드 발생의 우려가 없고, 또한, 콘택 식각 시에 소스/드레인과 게이트 부분의 단차를 발생시키지 않음으로써 식각 공정을 단순화시킬 수 있으며, 또한, 산화막 상에 트랜지스터 소자 동작 영역을 형성함으로써, 트랜지스터 소자간 전기적 절연을 향상시킬 수 있다.The present invention relates to a semiconductor transistor device in which a transistor is formed on a buried oxide layer, and a method of manufacturing the same. A method of manufacturing a semiconductor transistor device according to the present invention includes the steps of: a) forming a thermal oxide film on a semiconductor substrate; b) forming a well after forming the transistor element region in the thermal oxide film; c) implanting ions into the wells to form a source / drain; d) forming a gate pattern in a region between the source and the drain, and performing etching according to the method, and depositing a gate oxide film; e) depositing nitride on the gate oxide layer and etching the nitride to form sidewall spacers; And f) depositing a gate poly in the gate region between the spacers for the sidewalls to form a gate. According to the present invention, the gate of the transistor is buried between the source / drain in the thermal oxide film, and the topology after forming the transistor is planarized, so that there is no fear of void generation during the subsequent insulating film process, and at the time of contact etching. The etching process can be simplified by not generating a step difference between the source / drain and the gate portion, and the electrical insulation between the transistor elements can be improved by forming the transistor element operation region on the oxide film.

트랜지스터, 반도체 소자, MOSFET, 매립형 열산화막Transistors, semiconductor devices, MOSFETs, embedded thermal oxide

Description

반도체 트랜지스터 소자 및 그 제조 방법 {A semiconductor transistor device, and a manufacturing method thereof}A semiconductor transistor device, and a manufacturing method

도 1은 종래의 기술에 따른 MOSFET의 구조를 예시하는 도면이다.1 is a diagram illustrating the structure of a MOSFET according to the prior art.

도 2는 종래의 기술에 따른 SOI(Silicon On Insulator) 트랜지스터의 구조를 예시하는 도면이다.2 is a diagram illustrating a structure of a silicon on insulator (SOI) transistor according to the related art.

도 3은 본 발명의 실시예에 따른 반도체 트랜지스터 소자의 구조를 나타내는 도면이다.3 is a view showing the structure of a semiconductor transistor device according to an embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 트랜지스터 소자의 제조 방법을 나타내는 공정 흐름도이다.4A to 4F are process flowcharts illustrating a method of manufacturing a semiconductor transistor device according to an embodiment of the present invention.

본 발명은 반도체 트랜지스터 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 매립형 산화막층(Buried oxide layer) 상에 트랜지스터를 형성한 반도체 트랜지스터 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor transistor device and a method of manufacturing the same, and more particularly, to a semiconductor transistor device having a transistor formed on a buried oxide layer and a method of manufacturing the same.

반도체 소자는 주로 MOSFET라는 트랜지스터를 사용하는데, 이 트랜지스터는 소스(Source), 게이트(Gate) 및 드레인(Drain)으로 이루어져 있다. 칩이 아닌 단 일 트랜지스터 부품에서는 NPN 또는 PNP 구조의 일자형이지만, 실리콘 위에 MOSFET 트랜지스터를 만들 때는 소스와 드레인 사이에 형성된 실리콘이 절연체 역할을 하게 된다.Semiconductor devices mainly use transistors called MOSFETs, which consist of a source, a gate, and a drain. In a single transistor component rather than a chip, the NPN or PNP structure is straight, but when forming a MOSFET transistor on silicon, the silicon formed between the source and drain serves as an insulator.

현재 일반적인 MOSFET 형태는 실리콘 기판(Si-Substrate) 상에 돌출되어 있는데, 이로 인한 단차의 발생으로 인해 트랜지스터와 트랜지스터 사이의 절연막 형성시 보이드(Void)를 유발하며, 후속적으로 실리사이드(Silicide) 공정이나 콘택(Contact) 공정 시에 단차에 의하여 공정 마진(Process Margin)에 제한을 주게 된다.At present, a typical MOSFET form protrudes on a silicon substrate (Si-Substrate), which causes a void in forming an insulating film between the transistors due to the generation of steps, and subsequently a silicide process or In the contact process, the process margin is limited by the step.

이하, 도 1 및 도 2를 참조하여, 종래 기술에 따른 트랜지스터에 대해 개략적으로 설명하기로 한다.Hereinafter, a transistor according to the prior art will be described with reference to FIGS. 1 and 2.

도 1은 종래의 기술에 따른 MOSFET의 구조를 예시하는 도면이다.1 is a diagram illustrating the structure of a MOSFET according to the prior art.

도 1을 참조하면, 종래의 기술에 따른 MOSFET은, 실리콘 기판(111) 상에 소자분리막(STI: 112)이 형성되고, 상기 실리콘 기판(111)의 액티브 영역 상에 게이트(113a, 113b) 및 소스/드레인(114a, 114b, 114c)이 형성되며, 후속적으로, 실리사이드(Silicide) 공정, 콘택(Contact) 공정 및 금속 배선 공정 등을 거쳐 트랜지스터가 제조된다.Referring to FIG. 1, in the MOSFET according to the related art, an isolation layer (STI) 112 is formed on a silicon substrate 111, and gates 113a and 113b and an active region are formed on an active region of the silicon substrate 111. Source / drain 114a, 114b, 114c are formed, and subsequently, a transistor is manufactured through a silicide process, a contact process, a metal wiring process, and the like.

한편, 공정이 미세화됨에 따라 소스와 드레인 사이의 간격이 좁아지면서 절연성이 낮아지는 문제가 발생한다. 이 때문에 소스에서 게이트로 이동해야할 전류가 곧바로 드레인으로 흘러들어가 오작동을 일으키게 된다. 다음으로 부유용량(Low junction capacitance) 문제가 있는데, 이것은 트랜지스터를 이루는 각 부분 의 경계가 마치 콘덴서처럼 동작하는 것으로 전류가 흐르는 타이밍을 늦춰 고클럭화를 어렵게 한다.On the other hand, as the process becomes finer, the gap between the source and the drain becomes narrow, resulting in a problem of low insulation. This causes current to flow from the source to the gate directly into the drain, causing a malfunction. Next, there is a problem of low junction capacitance, in which the boundary of each part of the transistor acts like a capacitor, which delays the timing of current flow and makes high clocking difficult.

이러한 문제를 해결하기 위해 나온 것이 SOI(Silicon on Insulator)이다. SOI는 간단히 말해 트랜지스터를 만드는 웨이퍼를 실리콘, 절연체, 실리콘의 3층 구조로 만드는 것으로, 절연층을 사이에 둠으로서 실리콘에 흐르는 전류와 부유용량을 줄이게 된다.One solution to this problem is the Silicon on Insulator (SOI). SOI is simply a three-layer structure consisting of silicon, insulator and silicon, which makes the wafer to make transistors, and interposing the insulating layer reduces the current and stray capacitance flowing through the silicon.

도 2는 종래의 기술에 따른 SOI(Silicon On Insulator) 트랜지스터의 구조를 예시하는 도면이다.2 is a diagram illustrating a structure of a silicon on insulator (SOI) transistor according to the related art.

도 2를 참조하면, 종래의 기술에 따른 SOI 트랜지스터는, 실리콘 기판(211) 상에 SOI 절연막(212) 형성되어 있는데, 상기 SOI는 공정 단계에서가 아닌 웨이퍼 제조 단계에서부터 이루어지게 된다. 상기 실리콘 기판(211) 상에 소자분리막(213)이 형성되고, 상기 실리콘 기판(211)의 액티브 영역 상에 게이트(213a, 213b) 및 소스/드레인(214a, 214b, 214c)이 형성되어 있다.Referring to FIG. 2, the SOI transistor according to the related art is formed on the silicon substrate 211, and the SOI insulating film 212 is formed from the wafer manufacturing step rather than the processing step. An isolation layer 213 is formed on the silicon substrate 211, and gates 213a and 213b and sources / drains 214a, 214b and 214c are formed on an active region of the silicon substrate 211.

그러나 전술한 MOSFET 및 SOI 트랜지스터 구조에서는 도 1의 도면부호 D로 도시된 바와 같이, 게이트(113a)와 게이트(113b) 사이의 갭이 좁아짐에 따라 후속 절연막 형성 공정에서 소자 크기가 줄어들고, 이에 따라 보이드 발생의 소지가 많으며, 또한 후속 콘택 공정에서도 단차 발생에 따른 식각이 용이하지 못하다는 문제점이 있다.However, in the above-described MOSFET and SOI transistor structures, as shown by reference numeral D of FIG. 1, as the gap between the gate 113a and the gate 113b is narrowed, the device size is reduced in a subsequent insulating film forming process, and thus voids are formed. There is a lot of occurrence, and there is a problem that the etching due to the step difference is not easy in the subsequent contact process.

상기 문제점을 해결하기 위한 본 발명의 목적은, 매립형 산화막층(Buried oxide layer) 상에 트랜지스터를 형성하고, 트랜지스터를 형성한 이후의 영역(Topology)을 평탄화함으로써, 후속 절연막 공정시 보이드 발생을 방지할 수 있는 반도체 트랜지스터 소자 및 그 제조 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to form a transistor on a buried oxide layer and planarize a region after formation of the transistor, thereby preventing voids during subsequent insulating film processing. To provide a semiconductor transistor device and a method for manufacturing the same.

또한, 본 발명의 다른 목적은, 콘택 식각 시에 소스/드레인과 게이트 부분의 단차를 발생시키지 않는 반도체 트랜지스터 소자 및 그 제조 방법을 제공하기 위한 것이다.Another object of the present invention is to provide a semiconductor transistor device which does not generate a step difference between a source / drain and a gate portion during contact etching, and a method of manufacturing the same.

또한, 본 발명의 다른 목적은, 산화막 상에 트랜지스터 소자 동작 영역을 형성함으로써, 트랜지스터 소자간 전기적 절연이 향상된 반도체 트랜지스터 소자 및 그 제조 방법을 제공하기 위한 것이다.Another object of the present invention is to provide a semiconductor transistor device having improved electrical insulation between transistor elements by forming a transistor element operation region on an oxide film, and a method of manufacturing the same.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 트랜지스터 소자의 제조 방법은,As a means for achieving the above object, a method of manufacturing a semiconductor transistor device according to the present invention,

a) 반도체 기판 상에 열산화막을 형성하는 단계;a) forming a thermal oxide film on the semiconductor substrate;

b) 상기 열산화막 내에 트랜지스터 소자 영역을 형성한 후에 P-타입 또는 N-타입의 웰(Well)을 형성하는 단계;b) forming a P-type or N-type well after forming a transistor device region in the thermal oxide film;

c) 상기 P-타입 또는 N-타입의 웰 상에 이온을 주입하여 소스/드레인을 형성하는 단계; c) implanting ions into the P-type or N-type wells to form a source / drain;

d) 상기 소스/드레인 사이의 영역에 게이트 패턴을 형성하고, 이에 따른 식각을 실시한 후 게이트 산화막(Gate Oxide)을 증착하는 단계;d) forming a gate pattern in a region between the source / drain, etching the gate pattern, and depositing a gate oxide;

e) 상기 게이트 산화막 상에 질화물(Nitride)을 증착하고, 이를 식각하여 측 벽용 스페이서(Sidewall Spacer)를 형성하는 단계; 및e) depositing nitride on the gate oxide layer and etching the nitride to form a sidewall spacer; And

f) 상기 측벽용 스페이서 사이의 게이트 영역에 게이트 폴리를 증착하여 게이트를 형성하는 단계f) forming a gate by depositing a gate poly in the gate region between the sidewall spacers

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

여기서, 상기 f) 단계의 게이트는 상기 c) 단계에서 형성된 소스/드레인의 높이와 같도록 상기 열산화막 내에 형성되고 평탄화되는 것을 특징으로 한다.Here, the gate of step f) is formed and planarized in the thermal oxide film to be equal to the height of the source / drain formed in step c).

여기서, 상기 a) 단계의 열산화막은 3000Å 이상 형성되는 것을 특징으로 한다.Here, the thermal oxide film of step a) is characterized in that more than 3000 형성 formed.

여기서, 상기 b) 단계는, b-1) 트랜지스터 소자 영역을 확보하도록 상기 열산화막 상에 패턴을 형성하는 단계; b-2) 상기 패턴에 따라 식각을 실시하고, 상기 식각 영역에 실리콘 에피택셜층(Si Epitaxial layer)을 형성하는 단계; b-3) 상기 실리콘 에피택셜층을 화학적 기계 연마(CMP) 방식으로 평탄화시키는 단계; 및 b-4) 상기 실리콘 에피택셜층에 이온을 주입하여 P-타입 또는 N-타입의 웰을 형성하는 단계를 포함할 수 있다.Here, step b) may include forming a pattern on the thermal oxide film to secure a transistor device region b-1); b-2) etching according to the pattern, and forming a silicon epitaxial layer in the etching region; b-3) planarizing the silicon epitaxial layer by chemical mechanical polishing (CMP); And b-4) implanting ions into the silicon epitaxial layer to form a P-type or N-type well.

여기서, 상기 b-2) 단계의 식각 깊이는 1000∼2000Å인 것을 특징으로 한다.Here, the etching depth of step b-2) is characterized in that 1000 ~ 2000Å.

여기서, 상기 c) 단계는, c-1) 상기 P-타입 또는 N-타입의 웰 상에 패턴을 형성하는 단계; 및 c-2) 상기 패턴에 따라 N-타입 또는 P-타입의 이온을 주입하여 소스/드레인을 형성하는 단계를 포함할 수 있다.Here, step c) may include c-1) forming a pattern on the P-type or N-type wells; And c-2) implanting ions of N-type or P-type according to the pattern to form a source / drain.

여기서, 상기 e) 단계는 상기 측벽용 스페이서 사이에 게이트가 형성되도록 블랭킷 식각(Blanket Etch) 방식으로 측벽용 스페이서를 형성하는 것을 특징으로 한다.Here, the step e) is characterized in that to form a spacer for the side wall by a blanket etching (Blanket Etch) method so that the gate is formed between the spacer for the side wall.

여기서, 상기 f) 단계는 상기 게이트 폴리를 화학적 기계 연마(CMP) 방식의 평탄화를 실시하는 단계를 추가로 포함할 수 있다.The step f) may further include planarizing the gate poly by chemical mechanical polishing (CMP).

한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 반도체 트랜지스터 소자는,On the other hand, as another means for achieving the above object, the semiconductor transistor device according to the present invention,

반도체 기판;Semiconductor substrates;

상기 반도체 기판 상에 형성된 열산화막;A thermal oxide film formed on the semiconductor substrate;

상기 열산화막 내에 형성된 P-타입 또는 N-타입의 웰(well);A P-type or N-type well formed in the thermal oxide film;

상기 웰 내에 N-타입 또는 P-타입 이온을 주입하여 형성된 소스/드레인;A source / drain formed by implanting N-type or P-type ions into the well;

게이트 패턴에 따라 식각된 게이트 영역의 소정 깊이에 형성된 게이트 산화막;A gate oxide film formed at a predetermined depth of the gate region etched according to the gate pattern;

상기 게이트 산화막 상의 측벽에 형성되는 측벽용 스페이서; 및Sidewall spacers formed on sidewalls of the gate oxide film; And

상기 측벽용 스페이서 사이에 게이트 폴리를 증착하여 형성된 게이트A gate formed by depositing a gate poly between the sidewall spacers

를 포함하되,Including but not limited to:

상기 게이트는 상기 소스/드레인의 높이와 같도록 상기 열산화막 내에 형성되고 평탄화되는 것을 특징으로 한다.The gate is formed and planarized in the thermal oxide film to be equal to the height of the source / drain.

여기서, 상기 열산화막의 두께는 3000Å 이상인 것을 특징으로 한다.Here, the thermal oxide film has a thickness of 3000 kPa or more.

여기서, 상기 웰(well)의 깊이는 1000∼2000Å인 것을 특징으로 한다.Here, the depth of the well is characterized in that 1000 ~ 2000Å.

여기서, 상기 웰(well)이 N-타입인 경우, 상기 소스/드레인 내에 P-타입 불순물이 주입되고, 상기 웰이 P-타입인 경우, 상기 소스/드레인 내에 N-타입 불순물 이 주입되는 것을 특징으로 한다.Here, when the well is N-type, P-type impurities are injected into the source / drain, and when the well is P-type, N-type impurities are injected into the source / drain. It is done.

여기서, 상기 측벽용 스페이서는 상기 측벽용 스페이서 사이에 게이트가 형성되도록 블랭킷 식각(Blanket Etch) 방식으로 형성된 것을 특징으로 한다.The sidewall spacers may be formed by a blanket etching method so that a gate is formed between the sidewall spacers.

여기서, 상기 게이트는 상기 게이트 폴리가 증착된 후, 화학적 기계 연마(CMP) 방식의 평탄화하여 형성된 것을 특징으로 한다.Here, the gate is characterized in that formed by the planarization of the chemical mechanical polishing (CMP) method after the gate poly is deposited.

본 발명에 따르면, 트랜지스터의 게이트를 열산화막 내의 소스/드레인 사이에 매립하고, 트랜지스터를 형성한 이후의 영역(Topology)을 평탄화함으로써, 후속 절연막 공정시 보이드 발생의 우려가 없고, 또한, 콘택 식각 시에 소스/드레인과 게이트 부분의 단차를 발생시키지 않음으로써 식각 공정을 단순화시킬 수 있으며, 또한, 산화막 상에 트랜지스터 소자 동작 영역을 형성함으로써, 트랜지스터 소자간 전기적 절연을 향상시킬 수 있다.According to the present invention, the gate of the transistor is buried between the source / drain in the thermal oxide film, and the topology after forming the transistor is planarized, so that there is no fear of void generation during the subsequent insulating film process, and at the time of contact etching. The etching process can be simplified by not generating a step difference between the source / drain and the gate portion, and the electrical insulation between the transistor elements can be improved by forming the transistor element operation region on the oxide film.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 반도체 트랜지스터 소자 및 그 제조 방법을 설명한다.Hereinafter, a semiconductor transistor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the accompanying drawings.

전술한 바와 같이, 일반적인 MOSFET 형태는 실리콘 기판 상에 돌출됨으로써, 단차가 존재하고, 또한, 트랜지스터와 트랜지스터 사이의 절연막 형성시 보이드를 발생시킬 수 있기 때문에, 후속 공정 시에 상기 단차로 인해 공정 마진에 제한을 주게 된다.As described above, the general MOSFET form protrudes on the silicon substrate, so that there is a step, and can generate voids when forming the insulating film between the transistor and the transistor, so that the step causes the process margin in the subsequent process. There is a limit.

본 발명의 실시예는 실리콘 기판 위에 열 산화막(Thermal Oxide)을 형성하고, 그 상부에 실리콘(Si)을 형성하여 트랜지스터를 형성하되, 상기 열 산화막에 홈을 파고 그 안에 게이트와 소스/드레인을 형성하여 돌출이 없는 트랜지스터를 제 조하게 된다. 이에 따라 트랜지스터 공정 완성 후에도 단차가 없는 기판 형태를 유지하여 후속 공정의 마진을 확보하며, 또한, 소스/드레인과 채널(Channel) 위치에 따른 트랜지스터 소자분리(Isolation) 문제를 해결하도록 매립형 산화막층(Buried oxide layer) 상에 트랜지스터를 형성한다.According to an embodiment of the present invention, a thermal oxide film is formed on a silicon substrate, and a silicon is formed on the silicon substrate to form a transistor, and grooves are formed in the thermal oxide film, and gates and sources / drains are formed therein. Thus, a transistor without protrusions is manufactured. Accordingly, even after the transistor process is completed, a buried oxide layer is maintained to maintain the substrate shape without stepping to secure a margin of a subsequent process, and to solve the problem of transistor isolation due to source / drain and channel positions. to form a transistor on the oxide layer).

도 3은 본 발명의 실시예에 따른 반도체 트랜지스터 소자의 구조를 나타내는 도면이다.3 is a view showing the structure of a semiconductor transistor device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 트랜지스터 소자는, 반도체 기판(311) 상에 트랜지스터가 매립될 열산화막(Thermal Oxide: 312)이 형성되어 있고, 상기 매립형 열산화막(312) 내에 P-타입 또는 N-타입의 웰(313)이 형성되고, 상기 P-타입 또는 N-타입의 웰(313) 내에 소스/드레인(315)이 형성되며, 이후, 게이트 산화막(316) 및 측벽용 스페이서(317)가 형성되며, 상기 측벽용 스페이서(317)에 게이트 폴리를 증착하여 게이트(318)를 형성하게 된다.Referring to FIG. 3, in the semiconductor transistor device according to the exemplary embodiment of the present invention, a thermal oxide film 312 on which a transistor is embedded is formed on a semiconductor substrate 311, and in the buried thermal oxide film 312. P-type or N-type wells 313 are formed, and a source / drain 315 is formed in the P-type or N-type wells 313, and thereafter, for the gate oxide 316 and the sidewalls. The spacer 317 is formed, and the gate poly is deposited on the sidewall spacer 317 to form the gate 318.

본 발명의 실시예에 따른 반도체 트랜지스터 소자는, 트랜지스터의 소스/드레인/게이트가 매립형 산화막층(312) 내에 존재하게 된다. 즉, 매립형 산화막층(312) 상에 트랜지스터를 형성하고, 트랜지스터를 형성한 이후의 영역(Topology)을 평탄화한 구조를 갖는다.In the semiconductor transistor device according to the embodiment of the present invention, the source / drain / gate of the transistor is present in the buried oxide layer 312. That is, a transistor is formed on the buried oxide film layer 312, and the structure after the transistor is formed is planarized.

또한, 상기와 같은 구조를 갖기 때문에, 후속적으로 실시될 매립 질화막(Barrier Nitride)의 등각성(Conformality)을 보장하게 됨으로써, 금속간 물질(IMD) FSG(Fluorine -doped Silicon Oxide)의 불소(Fluorine) 확산을 막을 수 있다.In addition, since the structure as described above, by ensuring the conformality of the subsequent buried Nitride (Barrier Nitride), the fluoride of the intermetallic material (IMD) Fluorine-doped Silicon Oxide (FSG) ) Can prevent diffusion.

또한, 상기와 같이 트랜지스터의 소스/드레인/게이트가 매립형 산화막층(312) 내에 존재하는 구조를 갖기 때문에, 후속 절연막 공정 이후 평탄화를 위한 추가 공정이 필요 없고, 또한, 리플로우(Reflow)를 위한 붕소(Boron) 등의 불순물(Dopant) 추가 공정이 필요 없으며, 이에 따른 추가적인 콘택 절연막 평탄화 공정이 필요없게 된다.In addition, since the source / drain / gate of the transistor has a structure existing in the buried oxide layer 312 as described above, no additional process for planarization is required after a subsequent insulating film process, and boron for reflow is also required. There is no need to add an impurity (Dopant) such as (Boron), thereby eliminating the need for an additional contact insulating film planarization process.

또한, 본 발명의 실시예에 따른 반도체 트랜지스터 소자는, 콘택 식각 시에 소스/드레인과 게이트 부분의 단차가 발생하지 않으므로 식각 공정을 단순화시킬 수 있고, 또한, 열산화막(312) 상에 소자 동작 영역을 형성함으로써, 소자간 전기적 절연이 완벽하며, 공핍층이 매립 산화막층(Buried Oxide Layer)과 맞닿게 되어 중성 영역이 존재하지 않는 완전 공핍 구조를 이룰 수 있다.In addition, the semiconductor transistor device according to the embodiment of the present invention can simplify the etching process because the step difference between the source / drain and the gate portion does not occur during contact etching, and the device operation region on the thermal oxide film 312. By forming a, electrical isolation between devices is perfect, and the depletion layer contacts the buried oxide layer to form a fully depletion structure in which no neutral region exists.

한편, 도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 트랜지스터 소자의 제조 방법을 나타내는 공정 흐름도이다.4A to 4F are flowcharts illustrating a method of manufacturing a semiconductor transistor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 트랜지스터 소자의 제조 방법은, 먼저, 도 4a를 참조하면, 실리콘 기판(311) 또는 SOI가 형성된 실리콘 기판 상에 열산화막(312)을 형성한다. 이때, 후속적으로 형성될 트랜지스터 소자 동작 영역이 1000∼2000Å이므로, 3000Å 이상의 충분한 두께로 열산화막(312)을 형성해야 한다.In the method of manufacturing a semiconductor transistor device according to an embodiment of the present invention, first, referring to FIG. 4A, a thermal oxide film 312 is formed on a silicon substrate 311 or a silicon substrate on which an SOI is formed. At this time, since the transistor element operation region to be subsequently formed is 1000 to 2000 kV, the thermal oxide film 312 should be formed with a sufficient thickness of 3000 kPa or more.

다음으로, 도 4b를 참조하면, 상기 열산화막(312) 내에 트랜지스터 소자 영역을 형성한 후에 P-타입 또는 N-타입의 웰(Well: 313)을 형성한다.Next, referring to FIG. 4B, a P-type or N-type well 313 is formed after the transistor element region is formed in the thermal oxide film 312.

구체적으로, 충분한 두께의 열산화막(312)이 형성된 실리콘 기판(311) 상에 패턴을 형성하여 트랜지스터 소자 영역을 확보하고 상기 패턴에 따라 식각한다. 즉, 상기 열산화막(312) 내에 트랜지스터 소자로 동작할 영역을 약 1000∼2000Å의 두께로 식각하여 형성한다. 그리고, 상기 식각 영역에 실리콘 에피택셜층(Si Epitaxial layer)을 형성하고, 상기 실리콘 에피택셜층을 화학적 기계 연마(CMP) 방식으로 평탄화시킨 후, 후속적으로 이온을 주입함으로써, P-타입 또는 N-타입의 웰(313)을 형성한다.Specifically, a pattern is formed on the silicon substrate 311 on which the thermal oxide film 312 having a sufficient thickness is formed to secure a transistor device region and is etched according to the pattern. In other words, a region to be operated as a transistor element is etched in the thermal oxide film 312 to a thickness of about 1000 to 2000 microns. In addition, a silicon epitaxial layer is formed in the etching region, the silicon epitaxial layer is planarized by chemical mechanical polishing (CMP), and then ion is subsequently implanted to form a P-type or N-type. -Type well 313 is formed.

다음으로, 도 4c를 참조하면, 상기 P-타입 또는 N-타입의 웰(313) 상에 패턴을 형성하고, 상기 패턴에 따라 N-타입 또는 P-타입의 이온을 주입하여 소스/드레인(315)을 형성한다. 이때, 게이트를 제외한 소스/드레인(315)이 형성된다. 여기서, 도면부호 314는 소스/드레인 영역을 형성하기 위한 포토레지스터를 나타낸다.Next, referring to FIG. 4C, a pattern is formed on the P-type or N-type well 313, and an N-type or P-type ion is implanted according to the pattern to source / drain 315. ). At this time, the source / drain 315 except for the gate is formed. Here, reference numeral 314 denotes a photoresist for forming a source / drain region.

다음으로, 도 4d를 참조하면, 게이트를 형성하기 위해 게이트 패턴을 형성하고, 이에 따른 식각을 실시한 후에, 상기 식각 영역에 열산화 방식으로 게이트 산화막(Gate Oxide: 316)을 형성한다.Next, referring to FIG. 4D, a gate pattern is formed to form a gate, and after etching is performed, a gate oxide layer 316 is formed in the etching region by thermal oxidation.

다음으로, 도 4e를 참조하면, 상기 게이트 산화막(316) 상에 질화물(Nitride)을 증착하고, 이를 블랭킷 식각(Blanket Etch)하여 측벽용 스페이서(Sidewall Spacer: 317)를 형성한다.Next, referring to FIG. 4E, nitride is deposited on the gate oxide layer 316 and blanket etched to form a sidewall spacer 317.

다음으로, 도 4f를 참조하면, 상기 측벽용 스페이서(317) 사이의 게이트 영역에 게이트 물질인 게이트 폴리(318)를 증착하고, CMP 방식의 평탄화를 통해 마무리하게 된다.Next, referring to FIG. 4F, the gate poly 318, which is a gate material, is deposited in the gate region between the sidewall spacers 317 and finished by CMP planarization.

후속적으로, 상기 게이트(318) 상에 이온을 주입하여 게이트를 완성하게 되고, 또한, 후속적으로 실리사이드, 콘택 형성 및 금속 배선 공정을 거쳐 트랜지스 터 제조를 완료하게 된다.Subsequently, ions are implanted onto the gate 318 to complete the gate, and subsequently, through the silicide, contact formation, and metal wiring processes, the transistor manufacturing is completed.

결국, 본 발명의 실시예에 따른 반도체 트랜지스터 소자의 제조 방법은, 상기 실리콘 기판(311)과 트랜지스터의 게이트 사이에 단차가 발생하지 않도록 상기 열산화막(312) 내에 홀(Hole)을 만들어, 그 안에 측벽용 스페이서 질화막(317)을 형성한 후 게이트 폴리를 증착한 후 이를 평탄화하게 된다.As a result, in the method of manufacturing a semiconductor transistor device according to an embodiment of the present invention, a hole is formed in the thermal oxide film 312 so that a step does not occur between the silicon substrate 311 and the gate of the transistor. After forming the spacer nitride film 317 for the sidewall, the gate poly is deposited and then planarized.

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.

본 발명에 따르면, 매립형 산화막층 상에 트랜지스터를 형성하고, 트랜지스터를 형성한 이후의 영역을 평탄화함으로써, 후속 절연막 공정시 보이드 발생의 우려가 없다.According to the present invention, by forming a transistor on the buried oxide layer and planarizing the region after the transistor is formed, there is no fear of voids during the subsequent insulating film process.

또한, 본 발명에 따르면, 후속적으로 실시될 금속간 물질(IMD) FSG의 불소 확산을 막기 위한 매립 질화막의 등각성을 보장할 수 있다.Further, according to the present invention, it is possible to ensure conformality of the buried nitride film for preventing fluorine diffusion of the intermetallic material (IMD) FSG to be subsequently performed.

또한, 본 발명에 따르면, 후속 절연막 공정 이후 평탄화를 위한 추가 공정이 필요 없고, 리플로우를 위한 붕소 등의 불순물 추가가 필요 없으며, 추가적인 콘택 절연막 평탄화 공정이 필요없게 된다.In addition, according to the present invention, there is no need for an additional process for planarization after a subsequent insulating film process, no addition of impurities such as boron for reflow, and no need for an additional contact insulating film planarization process.

또한, 본 발명에 따르면, 콘택 식각 시에 소스/드레인과 게이트 부분의 단차가 발생하지 않으므로 식각 공정을 단순화시킬 수 있다. In addition, according to the present invention, since the step difference between the source / drain and the gate portion does not occur during contact etching, the etching process may be simplified.                     

또한, 본 발명에 따르면, 산화막 상에 소자 동작 영역을 형성함으로써, 소자간 전기적 절연이 완벽하며, 공핍층이 매립 산화막층과 맞닿게 되어 중성 영역이 존재하지 않는 완전 공핍 구조를 이룰 수 있다.In addition, according to the present invention, by forming the device operating region on the oxide film, the electrical insulation between the devices is perfect, the depletion layer is in contact with the buried oxide film layer can form a complete depletion structure without a neutral region.

Claims (14)

반도체 트랜지스터 소자의 제조 방법에 있어서,In the manufacturing method of a semiconductor transistor element, a) 반도체 기판 상에 열산화막을 형성하는 단계;a) forming a thermal oxide film on the semiconductor substrate; b) 상기 열산화막 내에 트랜지스터 소자 영역을 형성한 후에 P-타입 또는 N-타입의 웰(Well)을 형성하는 단계;b) forming a P-type or N-type well after forming a transistor device region in the thermal oxide film; c) 상기 P-타입 또는 N-타입의 웰 상에 이온을 주입하여 소스/드레인을 형성하는 단계; c) implanting ions into the P-type or N-type wells to form a source / drain; d) 상기 소스/드레인 사이의 영역에 게이트 패턴을 형성하고, 이에 따른 식각을 실시한 후 게이트 산화막(Gate Oxide)을 증착하는 단계;d) forming a gate pattern in a region between the source / drain, etching the gate pattern, and depositing a gate oxide; e) 상기 게이트 산화막 상에 질화물(Nitride)을 증착하고, 이를 식각하여 측벽용 스페이서(Sidewall Spacer)를 형성하는 단계; 및e) depositing nitride on the gate oxide layer and etching the nitride to form a sidewall spacer; And f) 상기 측벽용 스페이서 사이의 게이트 영역에 게이트 폴리를 증착하여 게이트를 형성하는 단계f) forming a gate by depositing a gate poly in the gate region between the sidewall spacers 를 포함하는 반도체 트랜지스터 소자의 제조 방법.Method for manufacturing a semiconductor transistor device comprising a. 제1항에 있어서,The method of claim 1, 상기 f) 단계의 게이트는 상기 c) 단계에서 형성된 소스/드레인의 높이와 같도록 상기 열산화막 내에 형성되고 평탄화되는 것을 특징으로 하는 반도체 트랜지스터 소자의 제조 방법.And the gate of step f) is formed and planarized in the thermal oxide film to be equal to the height of the source / drain formed in step c). 제1항에 있어서, The method of claim 1, 상기 a) 단계의 열산화막은 3000Å 이상 형성되는 것을 특징으로 하는 반도체 트랜지스터 소자의 제조 방법.The thermal oxidation film of step a) is a method of manufacturing a semiconductor transistor device, characterized in that formed over 3000 Å. 제1항에 있어서, 상기 b) 단계는,The method of claim 1, wherein b), b-1) 트랜지스터 소자 영역을 확보하도록 상기 열산화막 상에 패턴을 형성하는 단계;b-1) forming a pattern on the thermal oxide film to secure a transistor device region; b-2) 상기 패턴에 따라 식각을 실시하고, 상기 식각 영역에 실리콘 에피택셜층(Si Epitaxial layer)을 형성하는 단계;b-2) etching according to the pattern, and forming a silicon epitaxial layer in the etching region; b-3) 상기 실리콘 에피택셜층을 화학적 기계 연마(CMP) 방식으로 평탄화시키는 단계; 및b-3) planarizing the silicon epitaxial layer by chemical mechanical polishing (CMP); And b-4) 상기 실리콘 에피택셜층에 이온을 주입하여 P-타입 또는 N-타입의 웰을 형성하는 단계b-4) implanting ions into the silicon epitaxial layer to form a P-type or N-type well 를 포함하는 반도체 트랜지스터 소자의 제조 방법.Method for manufacturing a semiconductor transistor device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 b-2) 단계의 식각 깊이는 1000∼2000Å인 것을 특징으로 하는 반도체 트랜지스터 소자의 제조 방법.The etching depth of the step b-2) is 1000 ~ 2000Å The manufacturing method of a semiconductor transistor device. 제1항에 있어서, 상기 c) 단계는,The method of claim 1, wherein c) is c-1) 상기 P-타입 또는 N-타입의 웰 상에 패턴을 형성하는 단계; 및c-1) forming a pattern on the P-type or N-type well; And c-2) 상기 패턴에 따라 N-타입 또는 P-타입의 이온을 주입하여 소스/드레인을 형성하는 단계c-2) implanting ions of N-type or P-type according to the pattern to form a source / drain 를 포함하는 반도체 트랜지스터 소자의 제조 방법.Method for manufacturing a semiconductor transistor device comprising a. 제1항에 있어서,The method of claim 1, 상기 e) 단계는 상기 측벽용 스페이서 사이에 게이트가 형성되도록 블랭킷 식각(Blanket Etch) 방식으로 측벽용 스페이서를 형성하는 것을 특징으로 하는 반도체 트랜지스터 소자의 제조 방법.In the step e), the sidewall spacers are formed by a blanket etching method so that a gate is formed between the sidewall spacers. 제1항에 있어서,The method of claim 1, 상기 f) 단계는 상기 게이트 폴리를 화학적 기계 연마(CMP) 방식의 평탄화를 실시하는 단계를 추가로 포함하는 반도체 트랜지스터 소자의 제조 방법.The method of manufacturing the semiconductor transistor device further comprises the step of performing the chemical mechanical polishing (CMP) planarization of the gate poly. 반도체 기판;Semiconductor substrates; 상기 반도체 기판 상에 형성된 열산화막;A thermal oxide film formed on the semiconductor substrate; 상기 열산화막 내에 형성된 P-타입 또는 N-타입의 웰(well);A P-type or N-type well formed in the thermal oxide film; 상기 웰 내에 N-타입 또는 P-타입 이온을 주입하여 형성된 소스/드레인;A source / drain formed by implanting N-type or P-type ions into the well; 게이트 패턴에 따라 식각된 게이트 영역의 소정 깊이에 형성된 게이트 산화 막;A gate oxide film formed at a predetermined depth of the gate region etched according to the gate pattern; 상기 게이트 산화막 상의 측벽에 형성되는 측벽용 스페이서; 및Sidewall spacers formed on sidewalls of the gate oxide film; And 상기 측벽용 스페이서 사이에 게이트 폴리를 증착하여 형성된 게이트A gate formed by depositing a gate poly between the sidewall spacers 를 포함하되,Including but not limited to: 상기 게이트는 상기 소스/드레인의 높이와 같도록 상기 열산화막 내에 형성되고 평탄화되는 것을 특징으로 하는 반도체 트랜지스터 소자.And the gate is formed and planarized in the thermal oxide film to be equal to the height of the source / drain. 제9항에 있어서,The method of claim 9, 상기 열산화막의 두께는 3000Å 이상인 것을 특징으로 하는 반도체 트랜지스터 소자.And the thickness of the thermal oxide film is 3000 kPa or more. 제9항에 있어서,The method of claim 9, 상기 웰(well)의 깊이는 1000∼2000Å인 것을 특징으로 하는 반도체 트랜지스터 소자.The well depth is a semiconductor transistor device, characterized in that 1000 ~ 2000Å. 제9항에 있어서,The method of claim 9, 상기 웰(well)이 N-타입인 경우, 상기 소스/드레인 내에 P-타입 불순물이 주입되고, 상기 웰이 P-타입인 경우, 상기 소스/드레인 내에 N-타입 불순물이 주입되는 것을 특징으로 하는 반도체 트랜지스터 소자.When the well is N-type, P-type impurities are injected into the source / drain, and when the well is P-type, N-type impurities are injected into the source / drain. Semiconductor transistor device. 제9항에 있어서,The method of claim 9, 상기 측벽용 스페이서는 상기 측벽용 스페이서 사이에 게이트가 형성되도록 블랭킷 식각(Blanket Etch) 방식으로 형성된 것을 특징으로 하는 반도체 트랜지스터 소자.And the sidewall spacers are formed in a blanket etching manner so that a gate is formed between the sidewall spacers. 제9항에 있어서,The method of claim 9, 상기 게이트는 상기 게이트 폴리가 증착된 후, 화학적 기계 연마(CMP) 방식의 평탄화하여 형성된 것을 특징으로 하는 반도체 트랜지스터 소자.And the gate is formed by planarization by chemical mechanical polishing (CMP) after the gate poly is deposited.
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