KR100560301B1 - Driving circuit for non volitile dram using nonconductor to trap electron and its method - Google Patents

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Abstract

본 발명은 트랩 가능한 부도체를 사용하는 불휘발성 디램의 제어를 용이하도록 하기 위한 구동 회로 및 방법을 제공함에 목적이 있다.An object of the present invention is to provide a driving circuit and method for facilitating control of a nonvolatile DRAM using a trappable insulator.

본원의 제1 발명에 따른 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로는, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 외부 전원을 입력받아 복수의 내부 전압을 발생하기 위한 내부 전원 발생 수단; 상기 불휘발성 디램을 모드별로 제어하기 위하여 모드 제어 신호를 발생하기 위한 모드 제어 수단; 상기 모드에 따라 상기 불휘발성 디램의 코어에서 필요로 하는 복수의 전압을 상기 내부 전원 발생 수단으로부터 입력받아 스위칭하기 위한 전압 레벨 선택 수단; 및 상기 전압 레벨 선택 수단으로부터 출력되는 전압을 상기 불휘발성 디램의 코어에 인가하기 위한 로우 디코딩 수단을 포함할 수 있다.The nonvolatile DRAM driving circuit using the trappable insulator according to the first invention of the present application generates a plurality of internal voltages by receiving an external power source when driving a cell transistor arrayed in the nonvolatile DRAM using the trappable insulator. Internal power generating means for; Mode control means for generating a mode control signal to control the nonvolatile DRAM for each mode; Voltage level selection means for switching a plurality of voltages required by the core of the nonvolatile DRAM according to the mode from the internal power generation means; And row decoding means for applying a voltage output from the voltage level selecting means to a core of the nonvolatile DRAM.

불휘발성 디램, 부도체, 질화막, 트랩, 홀 인젝션Nonvolatile DRAM, Insulator, Nitride, Trap, Hole Injection

Description

트랩 가능한 부도체를 사용하는 불휘발성 디램의 구동 회로 및 방법{DRIVING CIRCUIT FOR NON VOLITILE DRAM USING NONCONDUCTOR TO TRAP ELECTRON AND ITS METHOD} DRIVING CIRCUIT FOR NON VOLITILE DRAM USING NONCONDUCTOR TO TRAP ELECTRON AND ITS METHOD}             

도 1은 종래기술에 따른 NVDRAM의 단면도,1 is a cross-sectional view of the NVDRAM according to the prior art,

도 2A는 본 발명의 일실시예에 따른 NVDRAM의 단면도,2A is a cross-sectional view of an NVDRAM in accordance with an embodiment of the present invention;

도 2B는 본 발명의 일실시예에 따른 NVDRAM의 회로도,2B is a circuit diagram of an NVDRAM according to an embodiment of the present invention;

도 3은 본 발명에 따른 NVDRAM의 전체 블럭도,3 is an overall block diagram of an NVDRAM according to the present invention;

도 4는 본 발명의 NVDRAM 코어에 전압을 인가하기 위한 주요부 구성도,4 is an essential part configuration diagram for applying a voltage to the NVDRAM core of the present invention;

도 5는 본 발명의 워드 라인 전압을 인가하기 위한 설명도,5 is an explanatory diagram for applying a word line voltage of the present invention;

도 6는 본 발명의 NVDRAM 내 셀 트랜지스터의 모드별 설명도,6 is an explanatory diagram for each mode of a cell transistor in an NVDRAM of the present invention;

도 7은 본 발명의 NVDRAM 내 셀 트랜지스터의 시간에 따른 문턱전압의 변화를 나타낸 파형도.FIG. 7 is a waveform diagram illustrating a change in a threshold voltage over time of a cell transistor in an NVDRAM of the present invention. FIG.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

310: 내부 전원 발생부 320: 모드 제어부310: internal power generation unit 320: mode control unit

330: 전압 레벨 선택부 340: 로우 디코딩부330: voltage level selection unit 340: low decoding unit

350: 디램 코어 360: 컬럼 디코딩부350: DRAM core 360: column decoding unit

370: 센스 앰프 380: 임시 메모리 블럭370: sense amplifier 380: temporary memory block

311: 비트라인 프리차지 전압 발생부 313: 셀 플레이트 전압 발생부311: bit line precharge voltage generator 313: cell plate voltage generator

315: 양전압 발생부 317: 음전압 발생부315: positive voltage generator 317: negative voltage generator

본 발명은 전자를 트랩할 수 있는 질화막과 같은 부도체를 사용하는 불휘발성 디램 구동 회로 및 방법에 관한 것이다. The present invention relates to a nonvolatile DRAM driving circuit and method using an insulator such as a nitride film capable of trapping electrons.

현재까지 널리 사용되는 반도체 메모리는 DRAM 및 SRAM과 같은 RAM(Randon Access Memory)와 마스크 ROM, EPROM 및 EEPROM과 같은 ROM(Read Only Memory)으로 대별될 수 있다. DRAM과 SRAM은 쓰기와 읽기를 고속으로 행할 수 있으나, 메모리에 공급되는 전원을 차단하는 경우에는 메모리에 저장된 기억내용이 소멸되어 버린다. 한편, 마스크 ROM, EPROM 및 EEPROM은 메모리에 공급되는 전원을 차단한 후에도 기억내용을 유지할 수는 있으나, 기억내용을 변경할 수 없거나 변경하더라도 많은 시간이 소요되는 1장 1단이 있다. Semiconductor memories that are widely used to date can be roughly classified into random access memory (RAM) such as DRAM and SRAM, and read only memory (ROM) such as mask ROM, EPROM, and EEPROM. The DRAM and the SRAM can write and read at high speed, but when the power supply to the memory is cut off, the contents stored in the memory are lost. On the other hand, the mask ROM, EPROM and EEPROM can retain the stored contents even after the power supply to the memory is cut off, but there is one piece per stage which takes a long time even if the stored contents cannot be changed or changed.

이 때문에, 고속으로 메모리에 데이터를 쓰거나 읽는 것이 가능하면서도 전원이 차단되더라도 기억내용을 저장할 수 있는 불휘발성 DRAM(NVDRAM: Non-Volatile Dynamic Random Access Memory)이 제안되어 왔다. For this reason, non-volatile dynamic random access memory (NVDRAM) has been proposed, which allows data to be written to or read from the memory at high speed and that stores the stored contents even when the power is cut off.

예로서, 미국특허 US 4471471호는 플로팅 게이트와 전달 게이트 사이에 DEIS(dual electron injector structure)를 요구하는 불휘발성 디램을 개시한다. 그러나, 위 특허에 개시된 DEIS 스택구조는 셀의 비트 라인측(bit line side) 위에 위치하므로 데이터가 DRAM으로부터 모든 셀에 병렬로 된 플로팅게이트에 전달될 수 없다. 이러한 문제점을 해결하기 위하여 미국특허 US 5331188호의 "NON VOLATILE DRAM CELL"은 제1층(18)과 제2층(20)으로 형성된 플로팅 게이트를 사용하여 전계가 p+ 영역에 가까운 제1층(18)의 얇은 절연막에 집중되도록 하였다. 그러나, 도 1에 보이는 바와 같이, 미국특허 US 5331188호는 셀 커패시터의 플레이트 라인 전압은 접지전압으로 고정시킨 채 워드 라인 전압과 비트 라인 전압만으로 전계를 형성시킨다. 따라서, 플로팅게이트가 2개층으로 형성되므로 셀의 면적이 늘어나게 되고, 제조 공정이 복잡하게 된다. 또한, 플레이트 라인 전압을 조정할 수 있는 불휘발성 디램에 비하여 상대적으로 높은 워드 라인 전압과 비트 라인 전압을 인가하므로 NVDRAM에서의 소비 전력을 증가시키게 된다. As an example, US Pat. No. 4,471,471 discloses a nonvolatile DRAM which requires a dual electron injector structure (DEIS) between the floating gate and the transfer gate. However, the DEIS stack structure disclosed in the above patent is located on the bit line side of the cell so that data cannot be transferred from the DRAM to the floating gate in parallel to all cells. In order to solve this problem, "NON VOLATILE DRAM CELL" of US Pat. No. 5,331,188 uses a floating gate formed of the first layer 18 and the second layer 20 to form the first layer 18 close to the p + region. Concentrated on a thin insulating film. However, as shown in FIG. 1, US Pat. No. 5,331,188 forms an electric field with only the word line voltage and the bit line voltage while the plate line voltage of the cell capacitor is fixed to the ground voltage. Therefore, since the floating gate is formed of two layers, the area of the cell is increased, and the manufacturing process is complicated. In addition, relatively high word line and bit line voltages are applied compared to nonvolatile DRAMs that can adjust the plate line voltage, thereby increasing power consumption in the NVDRAM.

이에 본 출원인은 2003. 8. 22.자 특허출원 10-2003-58300호로 플레이트에 상이한 전압을 인가함으로써 낮은 내부전압으로 구동할 수 있는 불휘발성 디램 구동 회로 및 그의 구동방법을 출원한 바 있다. 그런데 상기 발명은 플로팅 게이트형 NVDRAM에 적합한 구조이기 때문에 소스측으로부터 도체인 플로팅 게이트로 전자가 무한정 투입될 수 있어 셀 문턱전압 정상화모드를 수행하는 중에 SRC 과정(Stress-Refresh-Check Process)을 다수회 반복해야 하므로 제어동작이 복잡해지는 문제가 있었다. 또한 플로팅 게이트에 전자가 투입되는 한 문턱전압(Vth)이 지속적으로 상 승함으로써 제어동작이 복잡해지는 문제가 문제가 있었다. Accordingly, the present applicant has applied for a nonvolatile DRAM driving circuit and a driving method thereof capable of driving with a low internal voltage by applying different voltages to the plate with the patent application No. 10-2003-58300 of August 22, 2003. However, since the present invention is suitable for the floating gate type NVDRAM, electrons can be injected from the source side into the floating gate of the conductor indefinitely so that the SRC process (Stress-Refresh-Check Process) is performed a number of times during the cell threshold voltage normalization mode. There was a problem that the control operation is complicated because it must be repeated. In addition, there is a problem in that the control operation becomes complicated because the threshold voltage Vth continuously increases as long as electrons are injected into the floating gate.

상기와 같은 문제점을 해결하기 위하여 본 발명은 트랩 가능한 부도체를 사용하는 불휘발성 디램의 제어를 용이하도록 하기 위한 구동 회로 및 방법을 제공함에 목적이 있다.
In order to solve the above problems, an object of the present invention is to provide a driving circuit and a method for facilitating the control of a nonvolatile DRAM using a trappable insulator.

본원의 제1 발명에 따른 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로는, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 외부 전원을 입력받아 복수의 내부 전압을 발생하기 위한 내부 전원 발생 수단; 상기 불휘발성 디램을 모드별로 제어하기 위하여 모드 제어 신호를 발생하기 위한 모드 제어 수단; 상기 모드에 따라 상기 불휘발성 디램의 코어에서 필요로 하는 복수의 전압을 상기 내부 전원 발생 수단으로부터 입력받아 스위칭하기 위한 전압 레벨 선택 수단; 및 상기 전압 레벨 선택 수단으로부터 출력되는 전압을 상기 불휘발성 디램의 코어에 인가하기 위한 로우 디코딩 수단을 포함할 수 있다.The nonvolatile DRAM driving circuit using the trappable insulator according to the first invention of the present application generates a plurality of internal voltages by receiving an external power source when driving a cell transistor arrayed in the nonvolatile DRAM using the trappable insulator. Internal power generating means for; Mode control means for generating a mode control signal to control the nonvolatile DRAM for each mode; Voltage level selection means for switching a plurality of voltages required by the core of the nonvolatile DRAM according to the mode from the internal power generation means; And row decoding means for applying a voltage output from the voltage level selecting means to a core of the nonvolatile DRAM.

바람직하게는, 상기 내부 전원 발생 수단은, 비트 라인에서 필요로 하는 복수의 전압을 발생하기 위한 비트라인 프라차지 전압 발생부; 셀 플레이트에서 필요로 하는 복수의 전압을 발생하기 위한 셀 플레이트 전압 발생부; 워드 라인에서 필 요로 하는 양전압을 발생하기 위한 양전압 발생부; 및 워드 라인에서 필요로 하는 음전압을 발생하기 위한 음전압 발생부를 포함할 수 있다.Preferably, the internal power generation means, the bit line precharge voltage generator for generating a plurality of voltages required in the bit line; A cell plate voltage generator for generating a plurality of voltages required by the cell plate; A positive voltage generator for generating a positive voltage required in a word line; And a negative voltage generator for generating a negative voltage required by the word line.

바람직하게는, 상기 레벨 전압 선택 수단은, 상기 비트 라인에서 요구되는 복수의 전압을 상기 비트라인 프라차지 전압 발생부로부터 입력받아 스위칭하기 위한 비트 라인 프리차지 전압 스위칭부; 상기 셀 플레이트 라인에서 요구되는 복수의 전압을 상기 셀 플레이트 전압 발생부로부터 입력받아 스위칭하기 위한 셀 플레이트 라인 전압 스위칭부; 상기 워드 라인에서 요구되는 복수의 양전압을 상기 양전압 발생부로부터 입력받아 스위칭하기 위한 양전압 스위칭부; 및 상기 워드 라인에서 요구되는 음전압을 상기 음전압 발생부로부터 입력받아 스위칭하기 위한 음전압 스위칭부를 포함할 수 있다.Preferably, the level voltage selecting means includes: a bit line precharge voltage switching unit configured to receive and switch a plurality of voltages required in the bit line from the bit line precharge voltage generator; A cell plate line voltage switching unit configured to receive and switch a plurality of voltages required by the cell plate line from the cell plate voltage generator; A positive voltage switching unit configured to receive and switch a plurality of positive voltages required by the word line from the positive voltage generator; And a negative voltage switching unit for switching the negative voltage required by the word line from the negative voltage generator.

바람직하게는, 상기 상이한 복수의 내부 전압은 ±5볼트 이내이다.Preferably, said different plurality of internal voltages are within ± 5 volts.

바람직하게는, 상기 모드 제어 수단은, 상기 셀 어레이 내 셀 트랜지스터의 문턱전압을 상승시킴으로써 상기 셀 내 질화막에 저장된 정보를 소거하는 소거 모드를 갖도록 제어할 수 있다.Preferably, the mode control means can control to have an erase mode for erasing information stored in the nitride film in the cell by increasing the threshold voltage of the cell transistor in the cell array.

바람직하게는, 상기 모드 제어 수단은, 전원이 인가되는 경우, 상기 셀 내 질화막에 저장된 정보를 상기 셀 커패시터로 전달하는 리콜 모드를 갖도록 제어할 수 있다.Preferably, the mode control means may control to have a recall mode for transferring information stored in the nitride film in the cell to the cell capacitor when power is applied.

바람직하게는, 상기 모드 제어 수단은, 전원이 차단되는 경우, 상기 셀 커패시터에 저장된 데이터 정보를 상기 셀 내 질화막으로 전달하는 프로그램 모드를 갖도록 제어할 수 있다.Preferably, the mode control means may control to have a program mode for transferring data information stored in the cell capacitor to the nitride film in the cell when the power is cut off.

바람직하게는, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터이다.Preferably, the cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-oxide-silicon cell transistors.

바람직하게는, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터이다.Preferably, the cell transistors arranged in the nonvolatile DRAM are metal-oxide-nitride-oxide-silicon cell transistors.

바람직하게는, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막-제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터이다.Preferably, the cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-nitride2-silicon cell transistors.

본원의 제2 발명에 따른 프로그램 모드 구동 방법은, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 상기 셀 트랜지스터를 리프레쉬하는 제1 단계; 및 "H"상태의 셀 데이터를 포함하는 셀 커패시터 측에 국부적으로 핫 홀 인젝션 혹은 전자의 터널링을 일으키기에 적절한 전압을 인가하는 제2 단계를 포함할 수 있다.According to a second aspect of the present invention, a program mode driving method includes: a first step of refreshing a cell transistor arrayed in a nonvolatile DRAM using a trappable insulator; And a second step of applying a voltage appropriate for causing local hot hole injection or tunneling of electrons to the cell capacitor side including the cell data in the " H " state.

본원의 제3 발명에 따른 리콜 모드 구동 방법은, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 상기 셀 트랜지스터의 저장 노드를 비우는 제1 단계; 상기 셀 트랜지스터의 질화막에 저장된 논리상태에 따라 상기 저장 노드상에 상이한 전압이 허용되도록 상기 셀 트랜지스터에 인가되는 소스(셀 커패시터와 연결되는 부분)전압보다 드레인(비트 라인과 연결되는 부분)전압을 상대적으로 상승시키는 제2 단계; 및 상기 셀 트랜지스터를 리프 레쉬하는 제3 단계를 포함할 수 있다.According to a third aspect of the present invention, a method of driving a recall mode includes: a first step of emptying a storage node of the cell transistor in driving an array of cell transistors in a nonvolatile DRAM using a trappable insulator; The drain (part connected to the bit line) voltage is relatively higher than the source (part connected to the cell capacitor) voltage applied to the cell transistor so that different voltages are allowed on the storage node according to the logic state stored in the nitride film of the cell transistor. A second step of raising to; And a third step of re-leashing the cell transistor.

본원의 제4 발명에 따른 소거 모드 구동 방법은, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 셀 트랜지스터 내 셀 커패시터에 저장된 데이터를 백업시키는 제1 단계; 상기 셀 트랜지스터의 질화막에 전자의 F-N 터널링을 통해 상기 셀 트랜지스터의 문턱전압을 전체적으로 상승시키는 제2 단계; 및 상기 백업 데이터를 상기 셀 커패시터에 쓰는 제3 단계를 포함할 수 있다.According to a fourth aspect of the present invention, an erase mode driving method includes a first step of backing up data stored in a cell capacitor in a cell transistor in driving a cell transistor arrayed in a nonvolatile DRAM using a trappable insulator; A second step of raising the threshold voltage of the cell transistor as a whole through F-N tunneling of electrons in the nitride film of the cell transistor; And a third step of writing the backup data to the cell capacitor.

본 발명에 따른 불휘발성 디램은 전자를 트랩할 수 있는 부도체인 질화막(Nitride)을 포함한다. 즉, 일실시예에 따른 불휘발성 디램(NVDRAM)의 셀 트랜지스터는, 도 2에 보이는 바와 같이, SONOS형 플래시 메모리 구조에 커패시터를 부가하여 구성할 수 있다. 다른 실시예에 따르면, MONOS형 플래시 메모리 구조에 커패시터를 부가하여 구성할 수 있다. 또 다른 실시예에 따르면, SON1N2S형 플래시 메모리 구조에 커패시터를 부가하여 구성할 수 있다. 상기 SONOS형 및 MONOS형의 트랩 가능한 질화막은 화학기상증착(CVD방식)에 의해 얻을 수 있는 바, 예를 들어, 알루미늄 옥사이드(Al2O3), 탄탈륨 옥사이드(Ta2O5) 및 하프늄 옥사이드(HfO2) 중 어느 하나의 분위기에서 증착하여 얻을 수 있고, 상기 SON1N2S형의 N2 질화막은 온도를 가열하여 성장시킴으로써 얻어질 수 있다.The nonvolatile DRAM according to the present invention includes a nitride film (Nitride) which is an insulator capable of trapping electrons. That is, the cell transistor of the nonvolatile DRAM (NVDRAM) according to an embodiment may be configured by adding a capacitor to the SONOS type flash memory structure, as shown in FIG. 2. According to another embodiment, a capacitor may be added to the MONOS type flash memory structure. According to another embodiment, a capacitor may be added to the SON1N2S type flash memory structure. Trapable nitride films of the SONOS type and MONOS type can be obtained by chemical vapor deposition (CVD), for example, aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 5 ), and hafnium oxide ( HfO 2 ) can be obtained by evaporation in an atmosphere, and the SON1N2S type N2 nitride film can be obtained by heating by heating at a temperature.

도 3는 본 발명에 따른 NVDRAM 셀 어레이를 구동시키기 위한 전체 블럭구성 도로서, NVDRAM 코어(350)는 뱅크별(BANK0~3) 블럭별(BLOCK0~7)로 구분되고 다시 각 블럭 내에 NVDRAM 셀이 어레이 형태로 배열될 수 있음을 나타낸다.3 is an overall block diagram for driving an NVDRAM cell array according to the present invention. The NVDRAM core 350 is divided into banks (BANK0 to 3) and blocks (BLOCK0 to 7) for each bank. It can be arranged in an array form.

본 발명에 따른 NVDRAM은 일반적으로 DRAM을 구동시키기 위해 필요로 하는 구성들 이외에 외부 전원을 입력받아 복수의 내부 전압을 발생하기 위한 내부전원발생부(310), NVDRAM의 각 모드를 제어하기 위한 모드 제어부(320), 상기 각 모드에 따라 NVDRAM 코어(350)에서 필요로 하는 복수의 전압을 내부전원발생부(310)로부터 입력받아 스위칭하기 위한 전압 레벨 선택부(330), 전압 레벨 선택부(330)로부터 출력되는 선택된 전압을 NVDRAM 코어(350)에 인가하기 위한 로우 디코딩부(340)를 포함한다. 컬럼 디코딩부(360), 센스 앰프(370)는 DRAM에서 사용되는 구성과 동일하므로 별도의 설명은 피하기로 한다. The NVDRAM according to the present invention generally includes an internal power generator 310 for generating a plurality of internal voltages by receiving an external power source in addition to the components required to drive the DRAM, and a mode controller for controlling each mode of the NVDRAM. In operation 320, a voltage level selector 330 and a voltage level selector 330 for receiving and switching a plurality of voltages required by the NVDRAM core 350 from the internal power generator 310 according to each mode. And a row decoding unit 340 for applying the selected voltage output from the NVDRAM core 350. Since the column decoding unit 360 and the sense amplifier 370 are the same as those used in the DRAM, a separate description will be omitted.

내부 전원 발생부(310)는 비트 라인에서 필요로 하는 복수의 전압을 발생하기 위한 비트라인 프라차지 전압 발생부(311), 셀 플레이트에서 필요로 하는 복수의 전압을 발생하기 위한 셀 플레이트 전압 발생부(313), 워드 라인에서 필요로 하는 양전압을 발생하기 위한 양전압 발생부(315), 및 워드 라인에서 필요로 하는 음전압을 발생하기 위한 음전압 발생부(317)를 포함한다.The internal power generator 310 may include a bit line precharge voltage generator 311 for generating a plurality of voltages required by a bit line, and a cell plate voltage generator for generating a plurality of voltages required by a cell plate. 313, a positive voltage generator 315 for generating a positive voltage required by the word line, and a negative voltage generator 317 for generating a negative voltage required by the word line.

전압 레벨 선택부(330)는 제1 내지 제8 전압 레벨 선택기(LEVEL SELECTOR 0 ~ 7)로 구성되어 각각 제1 내지 제8 블럭(BLOCK 0 ~ 7)에서 필요로 하는 복수의 전압을 내부전원발생부(310)로부터 입력받아 스위칭한다.The voltage level selector 330 includes first to eighth voltage level selectors LEVEL SELECTOR 0 to 7 to generate a plurality of voltages required by the first to eighth blocks BLOCK 0 to 7, respectively. The input is switched from the unit 310.

도 4는 본 발명의 NVDRAM 코어(350)에 전압을 인가하기 위한 주요부 구성도이다. 4 is a block diagram illustrating main parts for applying a voltage to the NVDRAM core 350 of the present invention.

제1 전압 레벨 선택기(410)와 로우 디코더(420)는 NVDRAM 코어(350) 내 제1 블럭(430)에 대응하는 전압 레벨 선택부(330)와 로우 디코딩부(340)이다. 제1 전압 레벨 선택기(410)는 비트 라인에서 요구되는 복수의 전압을 비트라인 프라차지 전압 발생부(311)로부터 입력받아 스위칭하기 위한 비트 라인 프리차지 전압 스위칭부(411), 셀 플레이트 라인에서 요구되는 복수의 전압을 셀 플레이트 전압 발생부(313)로부터 입력받아 스위칭하기 위한 셀 플레이트 라인 전압 스위칭부(413), 워드라인에서 요구되는 복수의 양전압을 양전압 발생부(315)로부터 입력받아 스위칭하기 위한 양전압 스위칭부(415) 및 워드라인에서 요구되는 음전압을 음전압 발생부(317)로부터 입력받아 스위칭하기 위한 음전압 스위칭부(417)를 포함할 수 있다. The first voltage level selector 410 and the row decoder 420 are a voltage level selector 330 and a row decoder 340 corresponding to the first block 430 in the NVDRAM core 350. The first voltage level selector 410 is required by the bit line precharge voltage switching unit 411 and the cell plate line to switch a plurality of voltages required in the bit line from the bit line precharge voltage generator 311. The cell plate line voltage switching unit 413 for switching the plurality of voltages to be input from the cell plate voltage generation unit 313 and the plurality of positive voltages required for the word line from the positive voltage generation unit 315 for switching. The negative voltage switching unit 415 and the negative voltage required for the word line may be input from the negative voltage generation unit 317 to include a negative voltage switching unit 417 for switching.

도 5는 본 발명에 따라 워드 라인에 전압을 인가하기 위한 설명도이다.5 is an explanatory diagram for applying a voltage to a word line according to the present invention.

로우 디코더(420)는 양전압스위칭부로부터 인가되는 전압을 드레인전압(VDD)으로 사용하고, 음전압스위칭부로부터 인가되는 전압을 소스전압(VSS)으로 사용한다. The row decoder 420 uses the voltage applied from the positive voltage switching unit as the drain voltage VDD and the voltage applied from the negative voltage switching unit as the source voltage VSS.

이하에서는 도 6에 도시된 NVDRAM 셀의 동작에 관하여 설명하기로 한다.Hereinafter, the operation of the NVDRAM cell shown in FIG. 6 will be described.

본 발명에 따른 NVDRAM을 전원이 차단된 경우 불휘발성 메모리로 이용하고, 전원이 인가된 경우 휘발성인 DRAM으로 이용하기 위하여 다음 네 가지의 모드가 필요하다. 즉, 본 발명에 따른 NVDRAM은 (1) 디램 모드(DRAM MODE), (2) 프로그램 모드(PROGRAM MODE), (3) 리콜 모드(RECALL MODE), (4) 소거 모드(ERASE MODE)를 가질 수 있다. In order to use the NVDRAM according to the present invention as a nonvolatile memory when the power is cut off and as a volatile DRAM when the power is applied, the following four modes are required. That is, the NVDRAM according to the present invention may have (1) DRAM mode, (2) program mode, (3) RECALL MODE, and (4) erase mode. have.

디램 모드는 NVDRAM이 DRAM과 같이 동작하는 과정이다. 프로그램 모드는 NVDRAM에 전원이 차단되는 경우에 셀 커패시터(209)에 저장된 데이터 정보를 질화막(203)으로 전달하는 과정이다. 리콜 모드는 NVDRAM에 전원이 인가되는 경우에 질화막(203)에 있는 데이터 정보를 셀 커패시터(209)로 전달하는 과정이다. 소거 모드는 모든 셀 어레이의 질화막(203)에 동일한 양의 전자를 채움으로써 저장된 정보를 소거하는 과정이다. 이하에서는 각 모드에 대하여 상세히 설명한다.DRAM mode is the process in which NVDRAM behaves like DRAM. The program mode is a process of transferring data information stored in the cell capacitor 209 to the nitride film 203 when the NVDRAM is powered off. The recall mode is a process of transferring data information in the nitride film 203 to the cell capacitor 209 when power is applied to the NVDRAM. The erase mode is a process of erasing the stored information by filling the nitride film 203 of all the cell arrays with the same amount of electrons. Hereinafter, each mode will be described in detail.

DRAM 모드DRAM mode

본 발명에 따른 NVDRAM은 DRAM 모드에서 일반적인 DRAM의 동작과 동일하다. 그러나 종래의 DRAM에서는 셀 트랜지스터의 게이트 산화막을 사용하지만, 본 발명의 NVDRAM에서는 전자를 트랩(TRAP)할 수 있는 부도체를 사용하기 때문에 소자의 리프레쉬 특성이 개선된다. NVDRAM according to the present invention is the same as the operation of the general DRAM in the DRAM mode. However, in the conventional DRAM, the gate oxide film of the cell transistor is used, but in the NVDRAM of the present invention, since the insulator capable of trapping electrons is used, the refresh characteristics of the device are improved.

즉, 질화막에 저장되었던 정보가 소거된 셀 트랜지스터에서는 전자(Electron)가 트랩(TRAP)된 상태이므로, 셀 트랜지스터의 기판 도핑(Substrate Doping) 농도를 게이트 산화막을 사용하는 일반적인 DRAM과 동일하게 한다면, 본 발명에 따른 셀 트랜지스터의 문턱전압은 DRAM의 문턱전압보다 높게 된다. 따라서, 셀 트랜지스터의 제조시에 기판 도핑(Substrate Doping) 농도를 낮춤으로써 본 발명에 따른 셀 트랜지스터의 문턱전압을 대략 일반적인 DRAM의 문턱전압 정도로 유지하게 할 수 있다. 이에 따라 DRAM의 주요 파라미터(Parameter) 중의 하나인 본 발명에 따른 NVDRAM에서의 리프레쉬(Refersh Period) 특성이 일반적인 DRAM 보다 대폭 개선된 다. 이는 셀 트랜지스터의 기판 도핑 농도가 낮으면 셀 커패시터로 연결되는 셀 트랜지스터의 접합면과 기판 간에 낮은 전계(Electric Field)가 형성되고, 낮은 전계로 인하여 접합면에서의 누설(Junction Leakage)이 줄어들기 때문이다.That is, in the cell transistor in which the information stored in the nitride film is erased, electrons are trapped, so that the substrate doping concentration of the cell transistor is the same as that of a general DRAM using a gate oxide film. The threshold voltage of the cell transistor according to the invention is higher than the threshold voltage of the DRAM. Therefore, by lowering the substrate doping concentration in the manufacture of the cell transistor, it is possible to maintain the threshold voltage of the cell transistor according to the present invention to approximately the threshold voltage of a general DRAM. As a result, the refresh period characteristic of the NVDRAM according to the present invention, which is one of the main parameters of the DRAM, is greatly improved than the general DRAM. This is because, when the substrate doping concentration of the cell transistor is low, a low electric field is formed between the junction of the cell transistor connected to the cell capacitor and the substrate, and the junction leakage is reduced due to the low electric field. to be.

PROGRAM 모드PROGRAM mode

전원 장애가 검출되거나 전원이 차단되는 때에, 셀 커패시터에 저장된 데이터 정보를 질화막(203)으로 전달하는 프로그램 모드가 수행된다.When a power failure is detected or the power is cut off, a program mode for transferring data information stored in the cell capacitor to the nitride film 203 is performed.

① 프로그램 모드를 실행하기 위해서 우선 DRAM 모드에서 어레이된 모든 셀을 리프레쉬한다. 그러면 셀 커패시터에 저장된 데이터의 논리상태를 명확하게 된다.(1) Refresh all the arrayed cells in DRAM mode to execute the program mode. This clarifies the logic state of the data stored in the cell capacitor.

② 셀 커패시터에 저장된 "H"상태의 데이터는 국부적인 핫 홀 인젝션(Hot Hole Injection)이나 전자(Electron)의 F-N 터널링을 일으켜 셀 커패시터 측 질화막이 부분적으로 턴온되도록 사용된다. 여기서, 홀의 인젝션과 전자의 F-N 터널링 중 어느 것이 더 많이 발생할 지는 옥사이드 층의 두께에 영향을 받는다. 한편, 단지 셀에 포함된 전압(최대 2.5 볼트)만으로는 핫 홀을 유인하는 것이 어렵다. ② The data of "H" state stored in the cell capacitor is used to cause local hot hole injection or F-N tunneling of electrons so that the cell capacitor side nitride film is partially turned on. Here, which of the injection of holes and the F-N tunneling of electrons occur more is influenced by the thickness of the oxide layer. On the other hand, it is difficult to attract hot holes only by the voltage included in the cell (up to 2.5 volts).

따라서, 워드 라인과 셀 플레이트 사이에 대략 5.5볼트의 전위차가 발생하도록 전압을 인가한다. 예를 들어, 워드라인에 (-)3볼트의 음전압을 인가하고, 셀 플레이트에 2.5볼트를 인가할 수 있다. 그러면 "H" 데이터를 저장하는 셀 커패시터에 대하여, 셀 커플링에 의한 5볼트의 저장 노드 전압과 (-)3볼트의 게이트 전압 사이의 전압 차가, 도 6에 도시된 바와 같이, 문턱전압을 부분적으로 내리도록 하기에 충분하다. 그러나, "L" 데이터를 저장하는 셀 커패시터에 대하여, 2.5볼트의 저장 노드 전압과 (-)3볼트의 게이트 전압 사이의 전압 차는 핫 홀 인젝션을 이끌기에 너무 작다. 플레이트 부스팅 기술을 사용하면 프로그래밍 방해가 내재적으로 차단되고, 저전력 고신뢰성의 동작이 성취될 수 있다. Thus, a voltage is applied to generate a potential difference of approximately 5.5 volts between the word line and the cell plate. For example, a negative voltage of -3 volts may be applied to a word line and 2.5 volts may be applied to a cell plate. Then, for a cell capacitor that stores "H" data, the voltage difference between the storage node voltage of 5 volts and the gate voltage of (-) 3 volts due to cell coupling partially subtracts the threshold voltage, as shown in FIG. Enough to get down. However, for a cell capacitor that stores "L" data, the voltage difference between the storage node voltage of 2.5 volts and the gate voltage of (-) 3 volts is too small to drive hot hole injection. Using plate boosting technology inherently blocks programming disturbances and allows low power, high reliability operation to be achieved.

③ 한편, 셀 커패시터의 커패시턴스가 적어 셀 커패시터로부터 질화막으로 홀이 충분히 인젝션되지 않거나 전자의 F-N 터널링이 불충분하게 일어난 경우에는 상기 ①의 리프레쉬(Refresh) 과정과 ②의 스트레스(Stress) 과정을 반복할 필요가 있다. ③ On the other hand, if the capacitance of the cell capacitor is small and the hole is not sufficiently injected from the cell capacitor into the nitride film or the FN tunneling of the electron is insufficient, the refresh process of ① and the stress process of ② must be repeated. There is.

RECALL 모드RECALL mode

① 저장 노드를 비울 수 있는 전압을 워드 라인과 비트/비트바아 라인에 인가한다. 예를 들어, 모든 워드 라인에 2볼트, 모든 비트/비트바아 라인에 0볼트를 인가할 수 있다.① Apply voltage that can empty storage node to word line and bit / bit bar line. For example, two volts can be applied to all word lines and zero volts to all bit / bitbar lines.

② 이후, 워드 라인 전압을 유지한 채, 비트/비트 바아 라인에 3볼트를 인가한다. 질화막에 저장된 데이터가 "H"이면, 셀 트랜지스터의 소스측(저장 노드 측)문턱전압(Vth)은 낮아지게 되나, 셀 트랜지스터의 드레인 측(비트 라인 측)의 문턱전압(Vth)은 프로그래밍에 의해 영향받지 않는다. 상대적으로 높은 드레인 전압 때문에, 드레인 측의 표면 전압은 낮아지고, 이는 대략 2볼트의 전압 전달이 가능하게 한다. 반면, 질화막에 저장된 데이터가 "L"이면, 제조공정에서 정밀 제어되어 질화막을 사용하는 불휘발성 디램의 포화값이 1.2볼트가 되도록 세팅된 DRAM 문턱 전압은 저장 노드 상에 단지 0.8볼트를 허용할 뿐이다. (2) After that, apply 3 volts to the bit / bit bar line while maintaining the word line voltage. If the data stored in the nitride film is " H ", the source voltage (storage node side) threshold voltage Vth of the cell transistor is lowered, but the threshold voltage Vth of the drain side (bit line side) of the cell transistor is set by programming. Not affected Because of the relatively high drain voltage, the surface voltage on the drain side is lowered, which allows a voltage transfer of approximately 2 volts. On the other hand, if the data stored in the nitride film is " L ", the DRAM threshold voltage set so that the saturation value of the nonvolatile DRAM using the nitride film is 1.2 volts is precisely controlled in the manufacturing process, and only allows 0.8 volt on the storage node. .

③ 셀에 저장된 데이터가 "H"인 경우는 2볼트이고, "L"인 경우는 0.8볼트이므로 셀은 비트 라인 프리차지 전압인 1.25볼트를 기준으로 센싱될 수 있다. 센싱시에 선택된 워드 라인은 4볼트를, 비선택된 워드 라인은 (-)3볼트를 각각 인가한다.③ If the data stored in the cell is "H" 2 volts, "L" is 0.8 volts, the cell can be sensed based on the bit line precharge voltage 1.25 volts. When sensing, the selected word line applies 4 volts, and the unselected word line applies (−) 3 volts, respectively.

④ 셀 커패시터에 저장된 데이터의 상태를 명확히 하기 위해 리프레쉬할 필요가 있다.(4) It is necessary to refresh to clarify the state of the data stored in the cell capacitors.

ERASE 모드ERASE mode

RECALL 모드를 수행한 후 DRAM 모드로 전환하기 위해서는 동일 블럭내 셀 트랜지스터의 문턱전압을 일치시킬 필요가 있다. In order to switch to DRAM mode after performing the RECALL mode, it is necessary to match the threshold voltages of the cell transistors in the same block.

① 이를 위하여 우선 한 블럭의 데이터를 리프레쉬하고, 어레이된 셀 각각의 셀 커패시터에 저장된 모든 데이터를 임시 메모리 블럭(380)에 백업(back up)한다. 데이터를 백업하는 방식은, 일실시예에 따르면, 임시 메모리 블럭(380)의 사이즈에 따라 다를 수 있다. 다른 실시예에 따르면, 임시 메모리 블럭(380)의 전부 혹은 일부를 이용할 것인지에 따라 정해질 수 있다. 예를 들어, 임시 메모리 블럭(380)의 사이즈가 뱅크를 구성하는 개별 블럭과 동일하고, 임시 메모리 블럭의 전체를 백업에 이용한다면 뱅크내 블럭별로 백업할 수 있다. 또는, 임시 메모리 블럭의 사이즈가 4 뱅크로 구성된 NVDRAM 메모리 블럭(350) 중 하나의 뱅크에 해당하고, 임시 메모리 블럭 전체를 데이터의 백업에 이용한다면 각 뱅크별로 백업할 수 있을 것이 다. 또는, 임시 메모리 블럭(380)이 4 뱅크로 구성된 NVDRAM 메모리 블럭(350)과 동일하고, 임시 메모리 블럭 전체를 데이터의 백업에 이용한다면 NVDRAM 메모리 블럭(350)의 데이터를 일시에 백업할 수도 있을 것이다. 임시 메모리 블럭(380)의 셀 구조는 본 발명에 따른 어레이된 셀의 구조와 동일하도록 하는 것이 제조상의 편이와 경제성 등 여러 면에서 바람직하나, 반드시 동일한 구조이어야 하는 것은 아니다. 즉, 데이터를 소정 시간동안 저장할 수 있는 구조이면 충분하다. 임시 메모리 블럭에 인가되는 워드 라인 전압(Vwl), 비트 라인 프리차지 전압(Vblp) 및 플레이트 라인 전압(Vcp)은 데이터의 백업 방식에 따라 적절히 조정될 필요가 있으나, 이 정도는 당해 분야에서 통상의 지식을 가진 자에게 자명한 사항에 불과하고 본 발명의 본질을 벗어나는 사항이므로 더이상 언급하지 않기로 한다.① To this end, first, data of one block is refreshed, and all data stored in the cell capacitors of each of the arrayed cells are backed up to the temporary memory block 380. The manner of backing up data may vary according to the size of the temporary memory block 380, according to one embodiment. According to another embodiment, it may be decided depending on whether to use all or part of the temporary memory block 380. For example, if the size of the temporary memory block 380 is the same as the individual block constituting the bank, and the entire temporary memory block is used for backup, the temporary memory block 380 can be backed up for each block in the bank. Alternatively, if the size of the temporary memory block corresponds to one bank of the NVDRAM memory blocks 350 having four banks, and the entire temporary memory block is used for data backup, each bank may be backed up. Alternatively, if the temporary memory block 380 is the same as the NVDRAM memory block 350 composed of four banks, and the entire temporary memory block is used for data backup, the data of the NVDRAM memory block 350 may be backed up at a time. . The cell structure of the temporary memory block 380 is preferably the same as the structure of the arrayed cells according to the present invention, in terms of manufacturing convenience and economics, but is not necessarily the same structure. That is, a structure capable of storing data for a predetermined time is sufficient. The word line voltage Vwl, the bit line precharge voltage Vblp, and the plate line voltage Vcp applied to the temporary memory block need to be appropriately adjusted according to the backup method of the data. It is only a matter that is obvious to those who have, and beyond the essence of the present invention will not be mentioned anymore.

② 셀 트랜지스터의 워드 라인 전압(Vwl)으로 약 5볼트, 비트 라인 프리차지 전압(Vblp)과 바디 전압(Vbb)으로 -3볼트 정도를 인가한다. 그러면, 셀 트랜지스터의 전체에서 채널이 역전 상태에 놓이게 된다. 이 상태에서 전체 채널에 F-N 터널링(Fowler Nordheim Tunnelling)이 일어나서 전자가 질화막에 트랩됨에 따라 전체적으로 문턱전압을 상승시키게 된다. 이 과정에서 이전에 프로그램되었던 문턱전압은 소거된다. 질화막의 트랩수는 제한적이므로 소정량 이상 F-N 터널링이 발생하면 포화상태에 이르게 된다. 즉, 질화막에 저장된 데이터가 "L"였다면, 터널링되는 전자가 거의 없을 것이지만, 질화막에 저장된 데이터가 "H"였다면, 저장 노드 측이 부분적으로 낮은 문턱전압을 가질 것이고, 이 부분에 집중적으로 전자의 터널링이 발생하여 포화될 것이다. 결국, 어레이된 모든 셀은 디램으로 동작하기에 필요한 문턱전압, 즉 1±0.2V를 가질 수 있다. ② Apply about 5 volts to the word line voltage Vwl of the cell transistor and about -3 volts to the bit line precharge voltage Vblp and the body voltage Vbb. The channel is then inverted throughout the cell transistor. In this state, F-N tunneling (Fowler Nordheim Tunnelling) occurs in all channels, and as the electrons are trapped in the nitride film, the threshold voltage is increased as a whole. In this process, the previously programmed threshold voltage is cleared. Since the number of traps of the nitride film is limited, saturation occurs when F-N tunneling occurs over a predetermined amount. That is, if the data stored in the nitride film was "L", there would be almost no electrons tunneled, but if the data stored in the nitride film was "H", the storage node side would have a partly low threshold voltage, and the concentration of electrons in this area would be concentrated. Tunneling will occur and saturate. As a result, all of the arrayed cells may have a threshold voltage, that is, 1 ± 0.2V, required to operate as a DRAM.

③ 마지막으로, 백업해 두었던 데이터를 셀에 라이트한다.③ Finally, write the data backed up to the cell.

본 발명에 따른 불휘발성 디램의 동작 상태별 각 부 전압을 표로 정리하면 다음과 같다.The sub-voltages for each operation state of the nonvolatile DRAM according to the present invention are summarized as follows.

Figure 112004006144980-pat00001
Figure 112004006144980-pat00001

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범 위 내에서 다양한 수정 및 변형이 가능함은 물론이다.As described above, although the present invention has been described by way of limited embodiments and drawings, the present invention is not limited thereto and is intended by those skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of the claims to be described.

상기와 같은 구성에 따라 본 발명은 셀 플레이트에 상이한 전압을 인가함으로써 종래의 공지된 기술에 비해 낮은 내부전압만으로도 불휘발성 디램을 구동할 수 있다. According to the configuration as described above, the present invention can drive the nonvolatile DRAM with only a low internal voltage compared to the known technology by applying a different voltage to the cell plate.

또한, 이와 같은 구동 방법의 사용으로 인해 불휘발성 디램의 구조가 통상의 디램 구조와 크게 다르지 않아 제조장비의 추가나 새로운 제조라인의 구축없이 제조할 수 있다. 따라서 제조단가를 낮출 수 있다. 특히, 플로팅 게이트형 NVDRAM에 비해 제어가 용이하고, 파워 오프시에 요구되는 프로그램 모드의 수행에 드는 시간을 획기적으로 줄일 수 있다. In addition, due to the use of such a driving method, the structure of the nonvolatile DRAM is not significantly different from that of a conventional DRAM, and thus it can be manufactured without addition of manufacturing equipment or construction of a new manufacturing line. Therefore, the manufacturing cost can be lowered. In particular, it is easier to control than the floating gate type NVDRAM, and the time required to perform the program mode required at power-off can be significantly reduced.

또한, 본 발명에 따른 NVDRAM을 DRAM모드로 동작하는 경우에 일반적인 DRAM에 비하여 리프레쉬(Refersh Period) 특성이 대폭 개선되는 효과가 있다. 이에 따라 일반적인 DRAM에 비하여 전력소모를 획기적으로 줄일 수 있다.
In addition, when operating the NVDRAM according to the present invention in the DRAM mode, the refresh (Refersh Period) characteristics are significantly improved compared to the general DRAM. As a result, power consumption can be significantly reduced compared to general DRAM.

Claims (37)

기판과 게이트 사이에 전하를 트랩 가능한 부도체를 갖는 셀 트랜지스터와, 상기 셀 트랜지스터가 어레이된 코어를 포함하는 불휘발성 디램에 있어서, A nonvolatile DRAM comprising a cell transistor having an insulator capable of trapping charge between a substrate and a gate, and a core in which the cell transistor is arrayed. 외부 전원을 입력받아 복수의 내부 전압을 발생하기 위한 내부 전원 발생 수단;Internal power generating means for receiving an external power and generating a plurality of internal voltages; 상기 불휘발성 디램을 모드별로 제어하기 위하여 모드 제어 신호를 발생하기 위한 모드 제어 수단;Mode control means for generating a mode control signal to control the nonvolatile DRAM for each mode; 상기 모드에 따라 상기 불휘발성 디램의 코어에서 필요로 하는 복수의 전압을 상기 내부 전원 발생 수단으로부터 입력받아 스위칭하기 위한 전압 레벨 선택 수단; 및Voltage level selection means for switching a plurality of voltages required by the core of the nonvolatile DRAM according to the mode from the internal power generation means; And 상기 전압 레벨 선택 수단으로부터 출력되는 전압을 상기 불휘발성 디램의 코어에 인가하기 위한 로우 디코딩 수단Row decoding means for applying a voltage output from the voltage level selecting means to a core of the nonvolatile DRAM 을 포함하는 것을 특징으로 하는 불휘발성 디램 구동 회로.Nonvolatile DRAM driving circuit comprising a. 제1항에 있어서, 상기 내부 전원 발생 수단은,The method of claim 1, wherein the internal power generating means, 비트 라인에서 필요로 하는 복수의 전압을 발생하기 위한 비트라인 프라차지 전압 발생부;A bit line precharge voltage generator for generating a plurality of voltages required by the bit line; 셀 플레이트에서 필요로 하는 복수의 전압을 발생하기 위한 셀 플레이트 전압 발생부;A cell plate voltage generator for generating a plurality of voltages required by the cell plate; 워드 라인에서 필요로 하는 양전압을 발생하기 위한 양전압 발생부; 및A positive voltage generator for generating a positive voltage required by the word line; And 워드 라인에서 필요로 하는 음전압을 발생하기 위한 음전압 발생부Negative voltage generator for generating negative voltage required on word line 를 포함하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.Nonvolatile DRAM driving circuit using a trappable non-conductor comprising a. 제2항에 있어서, 상기 레벨 전압 선택 수단은,The method of claim 2, wherein the level voltage selection means, 상기 비트 라인에서 요구되는 복수의 전압을 상기 비트라인 프라차지 전압 발생부로부터 입력받아 스위칭하기 위한 비트 라인 프리차지 전압 스위칭부;A bit line precharge voltage switching unit configured to receive and switch a plurality of voltages required by the bit line from the bit line precharge voltage generator; 상기 셀 플레이트 라인에서 요구되는 복수의 전압을 상기 셀 플레이트 전압 발생부로부터 입력받아 스위칭하기 위한 셀 플레이트 라인 전압 스위칭부;A cell plate line voltage switching unit configured to receive and switch a plurality of voltages required by the cell plate line from the cell plate voltage generator; 상기 워드 라인에서 요구되는 복수의 양전압을 상기 양전압 발생부로부터 입력받아 스위칭하기 위한 양전압 스위칭부; 및A positive voltage switching unit configured to receive and switch a plurality of positive voltages required by the word line from the positive voltage generator; And 상기 워드 라인에서 요구되는 음전압을 상기 음전압 발생부로부터 입력받아 스위칭하기 위한 음전압 스위칭부Negative voltage switching unit for switching the negative voltage required in the word line from the negative voltage generator 를 포함하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.Nonvolatile DRAM driving circuit using a trappable non-conductor comprising a. 제1항에 있어서,The method of claim 1, 상기 상이한 복수의 내부 전압은 ±5볼트 이내인 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.And said different plurality of internal voltages are within ± 5 volts. 제1항에 있어서, 상기 모드 제어 수단은,The method of claim 1, wherein the mode control means, 상기 셀 어레이 내 셀 트랜지스터의 문턱전압을 상승시킴으로써 상기 셀 내 질화막에 저장된 정보를 소거하는 소거 모드를 갖도록 제어하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.And controlling to have an erase mode for erasing information stored in the nitride film in the cell by increasing the threshold voltage of a cell transistor in the cell array. 제5항에 있어서, 상기 모드 제어 수단은,The method of claim 5, wherein the mode control means, 전원이 인가되는 경우, 상기 셀 내 질화막에 저장된 정보를 상기 셀 커패시터로 전달하는 리콜 모드를 더 갖도록 제어하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.The nonvolatile DRAM driving circuit using a trappable non-conductor, characterized in that the control mode to further have a recall mode for transferring information stored in the nitride film in the cell to the cell capacitor when power is applied. 제5항에 있어서,상기 모드 제어 수단은,According to claim 5, The mode control means, 전원이 차단되는 경우, 상기 셀 커패시터에 저장된 데이터 정보를 상기 셀 내 질화막으로 전달하는 프로그램 모드를 더 갖도록 제어하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.When the power is cut off, non-volatile DRAM driving circuit using a trappable insulator characterized in that it further controls to have a program mode for transferring data information stored in the cell capacitor to the nitride film in the cell. 제7항에 있어서, The method of claim 7, wherein 상기 불휘발성 디램에 인가되는 전원의 차단을 조기에 검출하기 위한 전원 모니터링 수단; 및Power monitoring means for early detection of an interruption of power applied to the nonvolatile DRAM; And 상기 전원이 차단된 경우에도 상기 불휘발성 디램을 소정 시간 동작시키기 위한 축전지Battery for operating the nonvolatile DRAM for a predetermined time even when the power is cut off 를 더 포함하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.Nonvolatile DRAM driving circuit using a trappable insulator further comprises. 제1항에 있어서, The method of claim 1, 어레이된 각 셀에 저장된 데이터를 백업하기 위한 임시 메모리 블럭Temporary memory block for backing up data stored in each arrayed cell 을 더 포함하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.Nonvolatile DRAM driving circuit using a trappable insulator further comprises. 제9항에 있어서,The method of claim 9, 상기 어레이된 각 셀에 저장된 데이터를 상기 임시 메모리 블럭으로 백업하는 1회당 데이터량은 전원전압을 독립적으로 인가받을 수 있는 상기 임시 메모리 블럭의 사이즈에 의해 결정되는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.The amount of data per backup for backing up the data stored in each of the arrayed cells to the temporary memory block is determined by the size of the temporary memory block to which power supply voltage can be independently applied. Nonvolatile DRAM driving circuit. 제10항에 있어서,The method of claim 10, 상기 임시 메모리 블럭의 사이즈는 상기 불휘발성 디램 코어를 구성하는 복수의 뱅크 중 하나와 동일한 것임을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.And a size of the temporary memory block is the same as one of a plurality of banks constituting the nonvolatile DRAM core. 제1항 내지 제11항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 11, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.And the cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-oxide-silicon cell transistors. 제12항에 있어서, 상기 질화막은,The method of claim 12, wherein the nitride film, 알루미늄 옥사이드(Al2O3), 탄탈륨 옥사이드(Ta2O5) 및 하프늄 옥사이드(HfO2) 중 어느 하나의 분위기에서 증착되는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.A nonvolatile DRAM driving circuit using a trappable insulator, which is deposited in an atmosphere of any one of aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 5 ), and hafnium oxide (HfO 2 ). 제1항 내지 제11항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 11, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.And the cell transistors arranged in the nonvolatile DRAM are metal-oxide-nitride-oxide-silicon cell transistors. 제14항에 있어서, 상기 질화막은,The method of claim 14, wherein the nitride film, 알루미늄 옥사이드(Al2O3), 탄탈륨 옥사이드(Ta2O5) 및 하프늄 옥사이드(HfO2) 중 어느 하나의 분위기에서 증착되는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.A nonvolatile DRAM driving circuit using a trappable insulator, which is deposited in an atmosphere of any one of aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 5 ), and hafnium oxide (HfO 2 ). 제1항 내지 제11항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 11, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막- 제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.The cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-second nitride-silicon-type cell transistors. DRAM drive circuit. 제16항에 있어서, The method of claim 16, 상기 제2 질화막은, 온도를 가열하여 성장시키는 것임을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로.The second nitride film is a nonvolatile DRAM driving circuit using a trappable insulator, characterized in that to grow by heating the temperature. 기판과 게이트 사이에 전하를 트랩 가능한 부도체를 갖는 셀 트랜지스터를 구동함에 있어서, In driving a cell transistor having an insulator capable of trapping charge between a substrate and a gate, 상기 셀 트랜지스터를 리프레쉬하는 제1 단계; 및Refreshing the cell transistor; And 셀 커패시터에 "H"상태의 데이터가 국부적인 핫 홀 인젝션 혹은 전자의 터널링을 일으켜 셀 커패시터 측 상기 부도체가 부분적으로 턴온되기에 적절한 전압을 인가하는 제2 단계A second step in which data of the "H" state in the cell capacitor causes localized hot hole injection or tunneling of electrons to apply an appropriate voltage for the insulator to be partially turned on in the cell capacitor 를 포함하는 것을 특징으로 하는 프로그램 모드 구동 방법.Program mode driving method comprising a. 제18항에 있어서, 상기 제2 단계는,The method of claim 18, wherein the second step, 상기 셀 트랜지스터의 워드 라인과 셀 플레이트 간의 전위차가 대략 5.5볼트 가 되도록 워드 라인 전압과 셀 플레이트 전압을 인가하는 것을 특징으로 하는 프로그램 모드 구동 방법. And applying a word line voltage and a cell plate voltage such that the potential difference between the word line and the cell plate of the cell transistor is approximately 5.5 volts. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 프로그램 모드 구동 방법.And the cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-oxide-silicon cell transistors. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 프로그램 모드 구동 방법.The cell transistor arrayed in the nonvolatile DRAM is a metal-oxide-nitride-oxide-silicon-type cell transistor. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막-제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 프로그램 모드 구동 방법.The cell transistor arrayed in the nonvolatile DRAM is a silicon-oxide-first nitride-second nitride-silicon (Silicon-Oxide-Nitride1-Nitride2-Silicon) type cell transistor. 제18항에 있어서,The method of claim 18, 상기 질화막에 저장되는 전하량에 의해 데이터의 논리상태를 구분하기가 불명확한 경우에는 상기 제1 및 제2 단계를 반복하는 것을 특징으로 하는 프로그램 모드 구동 방법.And if the logical states of the data are unclear by the amount of charge stored in the nitride film, repeating the first and second steps. 기판과 게이트 사이에 전하를 트랩 가능한 부도체를 갖는 셀 트랜지스터를 구동함에 있어서, In driving a cell transistor having an insulator capable of trapping charge between a substrate and a gate, 상기 셀 트랜지스터의 저장 노드를 비우는 제1 단계;A first step of emptying the storage node of the cell transistor; 상기 셀 트랜지스터의 상기 부도체에 저장된 논리상태에 따라 상기 저장 노드상에 상이한 전압이 허용되도록 상기 셀 트랜지스터에 인가되는 소스전압보다 드레인전압을 상대적으로 상승시키는 제2 단계; 및A second step of raising a drain voltage relatively to a source voltage applied to the cell transistor so that a different voltage is allowed on the storage node according to a logic state stored in the insulator of the cell transistor; And 상기 셀 트랜지스터를 리프레쉬하는 제3 단계A third step of refreshing the cell transistor 를 포함하는 것을 특징으로 하는 리콜 모드 구동 방법.Recall mode driving method comprising a. 제24항에 있어서, 상기 제1 단계는,The method of claim 24, wherein the first step is 상기 셀 트랜지스터의 워드 라인이 비트/비트바아 라인보다 대략 2볼트가 높은 전위차를 유지하도록 워드 라인 전압과 비트/비트바아 라인 전압을 인가하는 것 을 특징으로 하는 리콜 모드 구동 방법.And applying a word line voltage and a bit / bit bar line voltage such that the word line of the cell transistor maintains a potential difference of approximately two volts higher than the bit / bit bar line. 제25항에 있어서, 상기 제2 단계는,The method of claim 25, wherein the second step, 상기 워드 라인 전압을 유지한 상태에서, 상기 셀 트랜지스터의 비트/비트 바아 라인이 상기 워드 라인보다 대략 1볼트 높은 전위차를 유지하도록 상기 워드 라인 전압과 비트/비트바아 라인 전압을 인가하는 것을 특징으로 하는 리콜 모드 구동 방법.And while maintaining the word line voltage, applying the word line voltage and the bit / bit bar line voltage such that the bit / bit bar line of the cell transistor maintains a potential difference of approximately 1 volt higher than the word line. How to operate the recall mode. 제24항에 있어서, 상기 제2 단계는,The method of claim 24, wherein the second step, 상기 셀 트랜지스터의 질화막에 저장된 데이터가 "H"이면, 상기 셀 트랜지스터의 저장 노드 상에 대략 2볼트의 전압이 걸리도록 하고, 상기 셀 트랜지스터의 질화막에 저장된 데이터가 "L"이면, 상기 저장 노드 상에 대략 0.8볼트의 전압이 걸리도록 하는 것을 특징으로 하는 리콜 모드 구동 방법.If data stored in the nitride film of the cell transistor is "H", a voltage of approximately 2 volts is applied to the storage node of the cell transistor. If data stored in the nitride film of the cell transistor is "L", the data is stored on the storage node. And a voltage of approximately 0.8 volts. 제24항에 있어서, The method of claim 24, 상기 셀 트랜지스터에 저장된 데이터의 상태를 검출하기 위하여 상기 셀 트랜지스터의 비트 라인 프리차지 전압은 1.25볼트를, 상기 셀 트랜지스터의 워드 라 인 전압은 4볼트를, 그리고 선택되지 않은 워드 라인 전압은 (-)3볼트를 각각 인가하는 제4 단계To detect the state of data stored in the cell transistor, the bit line precharge voltage of the cell transistor is 1.25 volts, the word line voltage of the cell transistor is 4 volts, and the unselected word line voltage is negative (-). Fourth Step Applying 3 Volts Each 를 더 포함하는 것을 특징으로 하는 리콜 모드 구동 방법.Recall mode driving method further comprising. 제24항 내지 제28항 중 어느 한 항에 있어서,The method according to any one of claims 24 to 28, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 리콜 모드 구동 방법.And the cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-oxide-silicon cell transistors. 제24항 내지 제28항 중 어느 한 항에 있어서,The method according to any one of claims 24 to 28, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 리콜 모드 구동 방법.And the cell transistors arranged in the nonvolatile DRAM are metal-oxide-nitride-oxide-silicon cell transistors. 제24항 내지 제28항 중 어느 한 항에 있어서,The method according to any one of claims 24 to 28, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막-제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 리콜 모드 구동 방법.And the cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-second nitride-silicon transistors. 기판과 게이트 사이에 전하를 트랩 가능한 부도체를 갖는 셀 트랜지스터를 구동함에 있어서, In driving a cell transistor having an insulator capable of trapping charge between a substrate and a gate, 상기 셀 트랜지스터 내 셀 커패시터에 저장된 데이터를 백업시키는 제1 단계;Backing up data stored in a cell capacitor in the cell transistor; 상기 셀 트랜지스터의 질화막에 전자의 F-N 터널링을 통해 상기 셀 트랜지스터의 문턱전압을 전체적으로 상승시키는 제2 단계; 및A second step of raising the threshold voltage of the cell transistor as a whole through F-N tunneling of electrons in the nitride film of the cell transistor; And 상기 백업 데이터를 상기 셀 커패시터에 쓰는 제3 단계A third step of writing the backup data to the cell capacitor 를 포함하는 것을 특징으로 하는 소거 모드 구동 방법.Erasing mode driving method comprising a. 제32항에 있어서, 상기 제2 단계는,The method of claim 32, wherein the second step, 상기 셀 트랜지스터의 워드 라인 전압으로 대략 5볼트, 비트 라인 프리차지 전압과 바디 전압으로 대략 (-)3볼트를 인가하는 것을 특징으로 하는 소거 모드 구동 방법.And applying approximately 5 volts to the word line voltage of the cell transistor and approximately (-) 3 volts to the bit line precharge voltage and the body voltage. 제32항에 있어서, 33. The method of claim 32, 상기 제2 단계를 수행한 후의 상기 문턱전압은 1±0.2볼트인 것을 특징으로 하는 소거 모드 구동 방법.And the threshold voltage after performing the second step is 1 ± 0.2 volts. 제32항 내지 제34항 중 어느 한 항에 있어서,The method of any one of claims 32 to 34, wherein 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 소거 모드 구동 방법.And the cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-oxide-silicon cell transistors. 제32항 내지 제34항 중 어느 한 항에 있어서,The method of any one of claims 32 to 34, wherein 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 소거 모드 구동 방법.The cell transistors arranged in the nonvolatile DRAM are metal-oxide-nitride-oxide-silicon cell transistors. 제32항 내지 제34항 중 어느 한 항에 있어서,The method of any one of claims 32 to 34, wherein 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막-제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 소거 모드 구동 방법.And the cell transistors arranged in the nonvolatile DRAM are silicon-oxide-nitride-nitride-silicon-type cell transistors.
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