KR100559649B1 - 반도체장치 - Google Patents

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KR100559649B1
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나카오카유키오
마츠무라가즈히코
가네코히데유키
나가오고이치
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마츠시타 덴끼 산교 가부시키가이샤
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355—Nickel [Ni] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract

본 발명은 2 장의 반도체 칩을 접합시켜 패키지화 시킨 반도체장치에 있어서, 위쪽 반도체 칩의 실장균열의 발생이나 접속 신뢰성의 악화를 억제하는 것이다.
2 장의 반도체 칩을 접합시킨 3차원 디바이스로서 기능하는 반도체장치에 있어서, 위쪽 반도체 칩의 이면을 연마하거나, 위쪽 반도체 칩의 측면 전체를 수지층으로 피복하거나, 또는 위쪽 반도체 칩의 중앙부를 주변부보다 두껍게 한다. 이로써 실장 균열의 발생이 억제되어 반도체장치의 신뢰성이 향상된다.
반도체 칩, 반도체장치

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명 제 1 실시예의 3차원 디바이스 단면도.
도 2는 본 발명 제 1 실시예의 변형예에 있어서의 3차원 디바이스 단면도.
도 3은 본 발명 제 2 실시예의 3차원 디바이스 단면도.
도 4는 제 2 실시예의 제 1 변형예에 있어서의 반도체장치 단면도.
도 5는 제 2 실시예의 제 2 변형예에 있어서의 반도체장치 단면도.
도 6은 제 2 실시예의 제 3 변형예에 있어서의 반도체장치 단면도.
도 7은 본 발명 제 3 실시예의 3차원 디바이스 단면도.
도 8의 (a)~(f)는 제 4 실시예의 반도체장치 제조공정을 나타내는 단면도.
도 9의 (a)~(e)는 제 4 실시예 변형예의 반도체장치 제조공정을 나타내는 단면도.
도 10의 (a)~(f)는 제 5 실시예의 반도체장치 제조공정을 나타내는 단면도.
도 11의 (a)~(e)는 제 5 실시예 제 1 변형예의 반도체장치 제조공정을 나타내는 단면도.
도 12의 (a)~(f)는 제 5 실시예 제 2 변형예의 반도체장치 제조공정을 나타내는 단면도.
도 13의 (a)~(e)는 제 5 실시예 제 3 변형예의 반도체장치 제조공정을 나타내는 단면도.
도 14의 (a)~(e)는 제 6 실시예의 반도체장치 제조공정을 나타내는 단면도.
도 15는 본 발명 제 6 실시예에서의 제 2 반도체 칩 이면 모서리부를 상세하게 나타내는 단면도.
도 16은 본 발명 제 6 실시예에서의 제 2 반도체 칩 이면의 연마방법을 나타내는 단면도.
도 17은 종래의 3 차원 디바이스 구조를 나타내는 단면도.
도 18의 (a)~(d)는 종래의 3 차원 디바이스의 제조공정을 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 제 1 반도체 칩 11 : 제 1 내부전극
12 : 본딩패드 20 : 제 2 반도체 칩
21 : 제 2 내부전극 22 : 메탈 장벽층
23 : 금속 범프 30 : 수지
31 : 다이패드 32 : 리드
33 : 도전성 페이스트 34 : 본딩 와이어
35 : 봉입수지 36 : 웨이퍼
37 : 제 1 수지층 38 : 제 2 수지층
40 : 공구 41 : 자외선
42 : 연마입자 43 : 연마장치
45 : 모서리부 46 : 반도체장치
47 : 보호수지
본 발명은 제 1 반도체 칩 상에 제 2 반도체 칩이 접속된 반도체장치에 관한 것이다.
최근 전자기기의 소형화, 고속처리화에 따라, 2 종류 이상의 반도체 칩을 적층시켜 이루어지는 3 차원 디바이스 구조가 널리 검토되고 있다. 2 종류 이상의 반도체 칩을 개별로 1 칩화하는 기술과 3 차원 디바이스를 형성하는 기술을 비교하면, 반도체 칩 내에 형성되는 반도체소자의 종류에 따라 유리한 점과 불리한 점이 있다. 예를 들어 메모리·로직 혼합탑재 디바이스와 같이 혼합탑재 공정으로 형성된 반도체소자를 1 칩화하기 위해서는 공정이 복잡해져 원가가 높아진다. 그래서 개별로 적절한 공정으로 형성된 반도체소자를 갖는 2 종류의 반도체 칩을 서로 적층시킴으로써, 저원가화를 도모하고자 하기 위한 여러 가지 제안이 나왔으며, 제품화되기 시작한 디바이스도 있다.
이하, 종래의 3 차원화된 반도체장치의 구조와 제조방법에 대하여 설명하기로 한다. 도 17은 종래의 3 차원 디바이스 구조를 나타내는 단면도이다. 도 18의 (a)~(d)는 상기 종래의 3 차원 디바이스 제조공정을 나타내는 단면도이다.
도 17에 나타낸 바와 같이 종래의 3 차원 디바이스는, 상면에 복수의 제 1 내부전극(111) 및 본딩패드(112)를 갖는 제 1 반도체 칩(110)과, 상면에 복수의 제 2 내부전극(121)을 갖는 제 2 반도체 칩(120)과, 상기 제 1 반도체 칩(110)을 탑재하기 위한 다이패드(131)와, 상기 각 반도체 칩(110, 120) 내의 트랜지스터 등 소자와 외부 기기와의 사이에 전기적 신호를 주고받기 위한 리드(132)를 구비한다.
그리고 제 1 반도체 칩(110) 상에 제 1, 제 2 내부전극(111, 121)끼리 위치 조정한 상태에서 제 2 반도체 칩(120)이 탑재되고, 제 1 내부전극(111)과 제 2 내부전극(121)은 금속 범프(123)를 개재하고 서로 전기적으로 접속된다. 또 제 1 반도체 칩(110)과 제 2 반도체 칩(120) 사이에는 수지(130)가 충전되고, 수지(130)에 의하여 제 1, 제 2 반도체 칩(110, 120)이 서로 접착되어 일체화된다. 또 상기 다이패드(131) 및 리드(132)는 1 개의 리드프레임으로부터 분리된 것이다. 제 1 반도체 칩(110)은 다이패드(131)에 팔라듐(Pd), 은(Ag) 등의 도전성 페이스트(133)로 고정되며, 제 1 반도체 칩(110)의 본딩패드(112)와 리드(132)는 본딩와이어(134)를 통해 전기적으로 접속된다. 또한 제 1 반도체 칩(110), 제 2 반도체 칩(120), 본딩와이어(134), 다이패드(131) 및 리드(132)는 봉입수지(135)로 봉입되어 실장화 된다.
다음으로 종래의 반도체장치 제조방법에 대하여 설명한다.
도 18의 (a)에 나타낸 공정에서 다음과 같은 순서로 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 위치조정 한다. 우선, 상면에 복수의 제 1 내부전극(111)을 갖는 제 1 반도체 칩(110)을 준비하여, 제 1 반도체 칩(110)을 실장지그(도시 생략) 상에 얹고 제 1 반도체 칩(110)의 상면에 수지(130)를 도포한다. 한편, 상 면에 복수의 제 2 내부전극(121) 및 그 위의 메탈장벽(122)을 갖는 제 2 반도체 칩(120)을 준비하여, 제 2 반도체 칩(120)의 메탈장벽(122) 상에 금속범프(123)를 형성한다. 그리고 제 1 반도체 칩(110) 상방에, 제 2 반도체 칩(120)을 그 상면이 아래쪽으로 향한 상태로 대향시켜, 제 1 내부전극(111)과 제 2 내부전극(121)(메탈장벽(122))의 위치를 조정한다.
다음에 도 18의 (b)에 도시한 공정에서 다음과 같은 순서로 제 1 반도체 칩(110)과 제 2 반도체 칩(120)을 서로 접합한다. 우선, 제 2 반도체 칩(120)을 그 이면에서 금속공구(140)로 가열, 가압하여 제 2 반도체 칩(120)의 내부전극(121)상(메탈장벽(122)상)에 형성된 금속범프(123)를 개재하고, 제 1 반도체 칩(110)의 제 1 내부전극(111)과 제 2 반도체 칩(120)의 내부전극(121)을 서로 접합시킨다. 그리고 접합 후, 양 반도체 칩(110, 120) 사이에 충전되어 있는 수지(130)를, 자외선(141)을 조사하거나 가열함으로써 경화시킨다.
다음으로 도 18의 (c)에 나타낸 공정에서 다음과 같은 순서로, 접합·일체화된 반도체 디바이스에 대하여 와이어본딩 공정을 실시한다. 우선 다이패드(131) 및 리드(132)를 구비한 리드프레임(137)을 준비한다. 그리고 제 1 반도체 칩(110)을 다이패드(131) 상에 팔라듐(Pd), 은(Ag) 등의 도전성 페이스트(133)로 고정시킨다. 그리고 제 1 반도체 칩(110)의 본딩패드(112)와 리드프레임(137)의 리드(132)를 본딩와이어(134)로 접속한다.
다음, 도 18의 (d)에 나타낸 공정에서 다음과 같은 순서로 와이어본딩된 반도체장치를 패키징 한다. 우선 제 1 반도체 칩(110), 제 2 반도체 칩(120), 본딩 와이어(134), 다이패드(131) 및 리드(132)를 봉입수지(135)로 봉입한다. 이 때 리드(132) 하면 또는 외측면은 봉입수지(135)로 피복되지 않고 노출되며, 이 부분이 외부단자로서 기능한다.
이상의 공정으로써, 제 1 반도체 칩(110) 상에 제 2 반도체 칩(120)을 탑재시켜 일체화되어 이루어지는 3 차원 디바이스가 형성된다.
그러나 상기 3 차원 디바이스인 반도체장치에서는 다음과 같은 문제가 있다.
우선 제 1 반도체 칩(110) 상에 페이스다운 접합되는 제 2 반도체 칩(120)은 웨이퍼로부터 절단된 것인데, 제 2 반도체 칩(120) 하면의 모서리부(145) 측면은 절단 시 연삭된 상태이다. 때문에 제 2 반도체 칩(120) 하면 모서리부(145)에는 봉입수지 경화 시 발생하는 응력이 집중되고, 그 결과 종합적인 반도체 디바이스의 특성열화가 일어나기 쉬워진다.
또 반도체장치를 봉입수지로 봉입하지 않을 경우도, 반도체장치 발열 시 반도체 칩이 휘어짐의 영향으로 반도체 칩간의 접속신뢰성이 저하되기 쉬워진다.
본 발명의 목적은 제 1 반도체 칩(110)에 접합되는 제 2 반도체 칩(120)의 이면 모서리부로의 응력집중을 완화시키고, 또는 칩의 휨을 저감시킬 수 있는 반도체장치를 제공하는 데 있다.
본 발명의 반도체장치는, 상면에 제 1 전극을 갖는 제 1 반도체 칩과, 상면에 제 2 전극을 갖고, 상기 제 2 전극을 상기 제 1 전극에 전기적으로 접속시킨 상태로 상기 제 1 반도체 칩 상에 탑재된 제 2 반도체 칩을 구비하며, 상기 제 2 반도체 칩 하면의 모서리부가 가공에 의하여 무디어진다.
이로써 제 2 반도체 칩의 하면 모서리부로의 응력집중이 완화되므로, 실장균열 등의 발생이 억제되는 등, 3 차원 디바이스인 반도체장치의 종합적 특성 열화도 방지된다.
상기 제 2 반도체 칩 하면의 모서리부가 곡면으로 됨으로써, 실장균열의 발생이 보다 효과적으로 억제된다.
상기 제 2 반도체 칩 하면 모서리부의 곡면 곡률반경이 1㎛보다 큰 것이 바람직하다.
상기 제 1 반도체 칩과 제 2 반도체 칩 사이에 수지층이 개재됨으로써 접속 신뢰성이 향상된다.
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상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
(제 1 실시예)
이하 본 발명의 제 1 실시예 및 그 변형예에 관한 반도체장치의 구조에 대하여 설명하기로 한다. 도 1, 도 2는 본 실시예 및 그 변형예의 3 차원 디바이스 구조를 나타내는 단면도이다.
도 1에 나타낸 바와 같이 본 실시예의 3 차원 디바이스는, 주면에 복수의 제 1 내부전극(11) 및 본딩패드(12)를 갖는 제 1 반도체 칩(10)과, 주면에 복수의 제 2 내부전극(21)을 갖고 페이스다운으로 제 1 반도체 칩(10)에 접합된 제 2 반도체 칩(20)과, 상기 제 1 반도체 칩(10)을 탑재하기 위한 다이패드(31)와, 상기 각 반도체 칩(10, 20) 내 트랜지스터 등의 소자와 외부 기기 사이에 전기적 신호를 주고받기 위한 리드(32)를 구비한다.
그리고 제 1 반도체 칩(10) 상에 제 1, 제 2 내부전극(11, 21)끼리를 위치 조정한 상태에서 제 2 반도체 칩(20)이 탑재되며, 제 1 내부전극(11)과 제 2 내부전극(21)은 금속범프(23)를 개재하고 서로 전기적으로 접속된다. 또 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이에는 수지(30)가 충전되고, 수지(30)에 의하여 제 1, 제 2 반도체 칩(10, 20)이 서로 접착되어 일체화된다. 또 상기 다이패드(31) 및 리드(32)는 1 개의 리드프레임으로부터 분리된 것이다. 제 1 반도체 칩(10)은 다이패드(31)에 팔라듐(Pd), 은(Ag) 등의 도전성 페이스트(33)로 고정되며, 제 1 반도체 칩(10)의 본딩패드(12)와 리드(32)는 본딩와이어(34)를 통해 전기적으로 접속된다. 또한 제 1 반도체 칩(10), 제 2 반도체 칩(20), 본딩와이어(34), 다이패드(31) 및 리드(32)는 봉입수지(35)로 봉입되어 패키지화 된다.
여기서 본 실시예의 3 차원 디바이스 중의 제 2 반도체 칩(20) 이면의 모서리부(45)는 곡면화 되어, 제 2 반도체 칩(20) 이면에는 예각의 모서리부가 존재하지 않는다. 따라서 제 2 반도체 칩(20) 이면의 모서리부(45)에서의 실장균열을 억제할 수 있어, 종합적인 디바이스 특성 열화를 회피할 수 있다.
-변형예-
도 2는 제 1 실시예의 변형예에 있어서 3 차원 디바이스의 단면도이다. 도 2에 나타낸 바와 같이 본 실시예의 변형예에 있어서는 제 2 반도체 칩(20)의 이면이 둥글려진 상태가 아니고, 45도에 가까운 각도로 모떼기(chamfering) 된다. 이에 의해서도 실장균열 등의 발생을 억제할 수 있다. 즉 제 2 반도체 칩의 모서리부(45)가 무디어지면 된다.
(제 2 실시예)
도 3은 본 실시예에 있어서 3 차원 디바이스 구조를 나타내는 단면도이다. 도 3에 나타낸 바와 같이, 본 실시예의 3 차원 디바이스는 주면에 복수의 제 1 내부전극(11) 및 복수의 본딩패드(12)를 갖는 제 1 반도체 칩(10)과, 주면에 복수의 제 2 내부전극(21)을 갖고 페이스다운으로 제 1 반도체 칩(10)에 접합된 제 2 반도체 칩(20)과, 상기 제 1 반도체 칩(10)을 탑재하기 위한 다이패드(31)와, 상기 각 반도체 칩(10, 20) 내 트랜지스터 등의 소자와 외부 기기 사이에 전기적 신호를 주고받기 위한 리드(32)를 구비한다.
그리고 제 1 반도체 칩(10) 상에 제 1, 제 2 내부전극(11, 21)끼리를 위치 조정한 상태에서 제 2 반도체 칩(20)이 탑재되며, 제 1 내부전극(11)과 제 2 내부전극(21)은 금속범프(23)를 개재하고 서로 전기적으로 접속된다. 또 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이에는 수지(30)가 충전되고, 수지(30)에 의하여 제 1, 제 2 반도체 칩(10, 20)이 서로 접착되어 일체화된다. 또 상기 다이패드(31) 및 리드(32)는 1 개의 리드프레임으로부터 분리된 것이다. 제 1 반도체 칩(10)은 다이패드(31)에 팔라듐(Pd), 은(Ag) 등의 도전성 페이스트(33)로 고 정되며, 제 1 반도체 칩(10)의 본딩패드(12)와 리드(32)는 본딩와이어(34)를 통해 전기적으로 접속된다. 또한 제 1 반도체 칩(10), 제 2 반도체 칩(20), 본딩와이어(34), 다이패드(31) 및 리드(32)는 봉입수지(35)로 봉입되어 패키지화 된다.
그리고 본 실시예의 3 차원 디바이스에서는 제 2 반도체 칩(20)의 측면 전체가 수지(30)로 피복된다. 따라서 이 수지(30)로 제 2 반도체 칩(20)의 모서리부(45)도 보호됨으로써, 제 2 반도체 칩(20)의 이면 모서리부(45)에서의 실장균열을 억제할 수 있어, 종합적인 디바이스 특성 열화를 회피할 수 있다. 또 수지봉입을 실시하기 전에 제 1 반도체 칩(10)과 제 2 반도체 칩(20)이 수지(30)로 강력하게 접착되므로, 실장공정에서의 제 1, 제 2 반도체 칩(10, 20) 박리를 유효하게 방지할 수 있어 접속 신뢰성의 향상을 도모할 수 있다.
-제 1 변형예-
도 4는 제 2 실시예의 제 1 변형예에 있어서의 반도체장치 구조를 나타내는 단면도이다.
도 4에 나타낸 바와 같이, 본 변형예의 3 차원 디바이스는 도 3에 나타낸 3 차원 디바이스와 마찬가지로, 주면에 복수의 제 1 내부전극(11) 및 복수의 본딩패드(12)를 갖는 제 1 반도체 칩(10)과, 주면에 복수의 제 2 내부전극(21)을 갖고 페이스다운으로 제 1 반도체 칩(10)에 접합된 제 2 반도체 칩(20)과, 상기 제 1 반도체 칩(10)을 탑재하기 위한 다이패드(31)와, 상기 각 반도체 칩(10, 20) 내 트랜지스터 등의 소자와 외부 기기 사이에 전기적 신호를 주고받기 위한 리드(32)를 구비 한다.
그리고 제 1 반도체 칩(10) 상에 제 1, 제 2 내부전극(11, 21)끼리를 위치 조정한 상태에서 제 2 반도체 칩(20)이 탑재되며, 제 1 내부전극(11)과 제 2 내부전극(21)은 금속범프(23)를 개재하고 서로 전기적으로 접속된다. 상기 다이패드(31) 및 리드(32)는 1 개의 리드프레임으로부터 분리된 것이다. 또 제 1 반도체 칩(10)은 다이패드(31)에 팔라듐(Pd), 은(Ag) 등의 도전성 페이스트(33)로 고정되며, 제 1 반도체 칩(10)의 본딩패드(12)와 리드(32)는 본딩와이어(34)를 통해 전기적으로 접속된다.
여기서 본 변형예에 있어서, 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이에는 제 1 수지(37)가 충전되며, 제 1 수지(37)에 의하여 제 1, 제 2 반도체 칩(10, 20)이 서로 접착되어 일체화된다. 그리고 제 1 반도체 칩(10) 상에는 제 1 수지(37) 및 제 2 반도체 칩(20)의 측면을 피복하는 제 2 수지(38)가 구성된다.
그리고 제 1 반도체 칩(10), 제 2 반도체 칩(20), 본딩와이어(34), 다이패드(31) 및 리드(32)는 봉입수지(35)로 봉입되어 패키지화 된다.
본 변형예에 의해서도 제 2 수지(38)에 의하여 제 2 반도체 칩(20)의 측면 전체가 피복되므로, 제 2 수지(38)에 의하여 제 2 반도체 칩(20)의 모서리부(45)도 보호되게 됨으로써, 제 2 반도체 칩(20)의 이면 모서리부(45)에서의 실장균열을 억제할 수 있어 종합적인 디바이스 특성 열화를 회피할 수 있다. 또 수지봉입을 실시하기 전에 제 1 반도체 칩(10)과 제 2 반도체 칩(20)이 수지(37, 38)로 강력하게 접착되므로, 실장공정에서의 제 1, 제 2 반도체 칩(10, 20) 박리를 유효하게 방지 할 수 있어 접속 신뢰성의 향상을 도모할 수 있다.
그리고 수지층을 제 1 수지(37)와 제 2 수지(38)라는 2 종류의 상이한 조성을 갖는 수지로 구성함으로써, 다음과 같은 효과를 발휘할 수 있다. 예를 들어 제 2 수지(38)의 필러 함유량이 제 1 수지(37)의 필러 함유량보다 많거나, 제 2 수지(38)의 필러 평균지름이 제 1 수지(37)의 필러 평균지름보다 큰 경우에는, 제 2 수지(38)의 탄성률이 높아져 제 2 반도체 칩(20) 모서리부에 대한 보호기능이 향상된다. 또 제 2 수지(38)의 열팽창계수가 제 1, 제 2 반도체 칩(20)의 열팽창계수에 가까워지므로 휨 방지기능도 높아진다.
-제 2 변형예-
도 5는 제 2 실시예의 제 2 변형예에서 3 차원 디바이스의 구조를 나타내는 단면도이다.
도 5에 나타낸 바와 같이 본 변형예의 3 차원 디바이스는, 주면에 복수의 제 1 내부전극(11) 및 복수의 본딩패드(12)를 갖는 제 1 반도체 칩(10)과, 주면에 복수의 제 2 내부전극(21)을 갖고 페이스다운으로 제 1 반도체 칩(10)에 접합된 제 2 반도체 칩(20)과, 상기 제 1 반도체 칩(10)을 탑재하기 위한 다이패드(31)와, 상기 각 반도체 칩(10, 20) 내 트랜지스터 등의 소자와 외부 기기 사이에 전기적 신호를 주고받기 위한 리드(32)를 구비한다.
그리고 제 1 반도체 칩(10) 상에 제 1, 제 2 내부전극(11, 21)끼리를 위치 조정한 상태에서 제 2 반도체 칩(20)이 탑재되며, 제 1 내부전극(11)과 제 2 내부전극(21)은 금속범프(23)를 개재하고 서로 전기적으로 접속된다. 또 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이에는 수지(30)가 충전되고, 수지(30)에 의하여 제 1, 제 2 반도체 칩(10, 20)이 서로 접착되어 일체화된다. 또 상기 다이패드(31) 및 리드(32)는 1 개의 리드프레임으로부터 분리된 것이다. 제 1 반도체 칩(10)은 다이패드(31)에 팔라듐(Pd), 은(Ag) 등의 도전성 페이스트(33)로 고정되며, 제 1 반도체 칩(10)의 본딩패드(12)와 리드(32)는 본딩와이어(34)를 통해 전기적으로 접속된다. 또한 제 1 반도체 칩(10), 제 2 반도체 칩(20), 본딩와이어(34), 다이패드(31) 및 리드(32)는 봉입수지(35)로 봉입되어 패키지화 된다.
그리고 본 실시예의 3 차원 디바이스에서는 제 2 반도체 칩(20)의 측면 전체가 수지(30)로 피복됨과 동시에, 수지(30)의 상단 면은 제 2 반도체 칩(20) 이면과 거의 공통 평면을 형성한다. 즉 제 2 반도체 칩(20)의 이면 모서리부(45) 측방이 수지(30)로 두껍게 피복된다. 따라서 도 3에 나타낸 구조보다 제 2 반도체 칩(20)의 모서리부(45)를 보호하는 작용효과가 커진다.
-제 3 변형예-
도 6은 제 2 실시예의 제 3 변형예에 있어서의 반도체장치 구조를 나타내는 단면도이다. 도 6에 나타낸 바와 같이, 본 변형예의 3 차원 디바이스는 도 3에 나타낸 3 차원 디바이스와 마찬가지로, 주면에 복수의 제 1 내부전극(11) 및 복수의 본딩패드(12)를 갖는 제 1 반도체 칩(10)과, 주면에 복수의 제 2 내부전극(21)을 갖고 페이스다운으로 제 1 반도체 칩(10)에 접합된 제 2 반도체 칩(20)과, 상기 제 1 반도체 칩(10)을 탑재하기 위한 다이패드(31)와, 상기 각 반도체 칩(10, 20) 내 트랜지스터 등의 소자와 외부 기기 사이에 전기적 신호를 주고받기 위한 리드(32)를 구비한다.
그리고 제 1 반도체 칩(10) 상에 제 1, 제 2 내부전극(11, 21)끼리를 위치 조정한 상태에서 제 2 반도체 칩(20)이 탑재되며, 제 1 내부전극(11)과 제 2 내부전극(21)은 금속범프(23)를 개재하고 서로 전기적으로 접속된다. 상기 다이패드(31) 및 리드(32)는 1 개의 리드프레임으로부터 분리된 것이다. 또 제 1 반도체 칩(10)은 다이패드(31)에 팔라듐(Pd), 은(Ag) 등의 도전성 페이스트(33)로 고정되며, 제 1 반도체 칩(10)의 본딩패드(12)와 리드(32)는 본딩와이어(34)를 통해 전기적으로 접속된다.
여기서 본 변형예에 있어서, 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이에는 제 1 수지(37)가 충전되며, 제 1 수지(37)에 의하여 제 1, 제 2 반도체 칩(10, 20)이 서로 접착되어 일체화된다. 그리고 제 1 반도체 칩(10) 상에는 제 1 수지(37) 및 제 2 반도체 칩(20)의 측면을 피복하는 제 2 수지(38)가 구성됨과 동시에, 제 2 수지(38)의 상단 면은 제 2 반도체 칩(20) 이면과 거의 공통 평면을 형성한다. 즉 제 2 반도체 칩(20)의 이면 모서리부(45) 측방이 제 2 수지(38)로 두껍게 피복된다. 따라서 도 3에 나타낸 구조보다 제 2 반도체 칩(20)의 모서리부(45)를 보호하는 작용효과가 커진다.
(제 3 실시예)
도 7은 제 3 실시예에 있어서의 반도체장치 구조를 나타내는 단면도이다. 도 7에 나타낸 바와 같이, 본 실시예의 3 차원 디바이스는 주면에 복수의 제 1 내 부전극(11) 및 복수의 본딩패드(12)를 갖는 제 1 반도체 칩(10)과, 주면에 복수의 제 2 내부전극(21)을 갖고 페이스다운으로 제 1 반도체 칩(10)에 접합된 제 2 반도체 칩(20)과, 상기 제 1 반도체 칩(10)을 탑재하기 위한 다이패드(31)와, 상기 각 반도체 칩(10, 20) 내 트랜지스터 등의 소자와 외부 기기 사이에 전기적 신호를 주고받기 위한 리드(32)를 구비한다.
그리고 제 1 반도체 칩(10) 상에 제 1, 제 2 내부전극(11, 21)끼리를 위치 조정한 상태에서 제 2 반도체 칩(20)이 탑재되며, 제 1 내부전극(11)과 제 2 내부전극(21)은 금속범프(23)를 개재하고 서로 전기적으로 접속된다. 또 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이에는 수지(30)가 충전되고, 수지(30)에 의하여 제 1, 제 2 반도체 칩(10, 20)이 서로 접착되어 일체화된다. 상기 다이패드(31) 및 리드(32)는 1 개의 리드프레임으로부터 분리된 것이다. 제 1 반도체 칩(10)은 다이패드(31)에 팔라듐(Pd), 은(Ag) 등의 도전성 페이스트(33)로 고정되며, 제 1 반도체 칩(10)의 본딩패드(12)와 리드(32)는 본딩와이어(34)를 통해 전기적으로 접속된다. 또한 제 1 반도체 칩(10), 제 2 반도체 칩(20), 본딩와이어(34), 다이패드(31) 및 리드(32)는 봉입수지(35)로 봉입되어 패키지화 된다.
여기서 본 실시예의 3 차원 디바이스에 있어서, 제 2 반도체 칩(20)은 그 중앙부가 주변부보다 두껍게 된다. 따라서 본 실시예의 3 차원 디바이스에 의하면, 제 2 반도체 칩(20)의 실장균열을 억제할 수 있어 종합적인 디바이스 특성의 열화를 회피할 수 있다.
그리고 본 실시예의 3 차원 디바이스에서는, 제 2 반도체 칩(20)의 측면 하 부만이 수지(30)로 피복되어, 제 2 반도체 칩(20)의 측면 전체가 수지(30)로 피복되지 않지만, 제 2 실시예와 마찬가지로 제 2 반도체 칩(20)의 측면 전체가 수지(30)로 피복되어도 괜찮은 것으로 한다.
(제 4 실시예)
다음으로 본 발명의 제 4 실시예에 관한 반도체장치의 제조방법에 대하여 설명하기로 한다. 본 실시예에 있어서는, 상술한 제 1 실시예에 관한 반도체장치의 제조방법에 대하여 설명하기로 한다. 도 8의 (a)~(f)는 본 실시예에 있어서 반도체장치의 제조공정을 나타내는 단면도이다.
도 8의 (a)에 나타내는 공정에서 이하의 순서에 의하여, 제 1 반도체 칩(10)을 형성하기 위한 영역인 다수의 칩 형성영역(Rtp)을 갖는 웨이퍼(36)와 제 2 반도체 칩(20)의 위치를 조정한다. 우선 다수의 칩 형성영역(Rtp)을 갖는 웨이퍼(36)를 준비한다. 웨이퍼(36)의 각 칩 형성영역(Rtp)에는 반도체소자나 배선이 형성되며, 각 칩 형성영역(Rtp)의 상면에는 알루미늄으로 이루어지는 복수의 제 1 내부전극(11) 및 알루미늄으로 이루어지는 복수의 본딩패드(12)가 배설된다. 그리고 웨이퍼(36)를 실장지그(도시 생략) 위에 얹어 놓고, 웨이퍼(36)의 1 개 칩 형성영역(Rtp) 상면에 에폭시 등으로 구성되는 수지(30)를 도포한다. 수지(30)로서는 에폭시 외에 열경화성, 및 상온경화성이 있으며, 수지재료로는 아크릴수지, 폴리이미드수지, 및 우레탄수지 등이 있다. 또 수지의 도포방법으로는 주입법(dispense), 인쇄법, 또는 스탬핑법(stamping) 등이 있으며, 칩 크기 등으로 적절한 방법이 선택된다. 또한 수지 도포는 웨이퍼(36)의 칩 형성영역(Rtp)에의 도포에 한정되지 않고 제 2 반도체 칩(20)으로의 도포로 대신할 수도 있다.
또 수지(30)를 도포하는 타이밍은 도 8의 (a)에 도시한 위치조정 전뿐만 아니라, 위치조정하고 금속범프(23)를 개재시켜 각 내부전극(11, 21)끼리를 접합시킨 후(도 8의 (b)에 나타낸 공정)라도 된다.
한편 주면에 알루미늄으로 이루어지는 복수의 제 2 내부전극(21) 및 그 위의 메탈장벽층(22)을 갖는 제 2 반도체 칩(20)을 준비하여, 제 2 반도체 칩(20)의 메탈장벽층(22) 상에 금속범프(23)를 형성한다. 메탈장벽층(22)은 티탄(Ti), 구리(Cu), 니켈(Ni)의 금속박막으로 이루어지며, 금속범프(23)는 주석(Sn)-납(Pb)으로 이루어진다. 금속범프(23)의 재료로는 금(Au), 인듐(In), In-Sn, Sn-Ag, Sn-Cu, Sn-Zn, Cu 및 Ni 중 어느 하나를 선택하여 이용하는 것이 가능하며, 이 금속범프(23)의 크기는 범프 지름이 3~100㎛, 높이가 3~50㎛이다.
그리고 웨이퍼(36)의 1 개 칩 형성영역(Rtp) 상방에 공구(40)에 의하여 제 2 반도체 칩(20)을 유지하면서, 제 2 반도체 칩(20)을, 그 상면을 아래쪽으로 향한 상태로 웨이퍼(36)의 1 개 칩 형성영역(Rtp)에 대향시킨다.
여기서 전기적 접속을 실시하기 위한 부재로서는, 금속범프(23) 이외에 도전성 페이스트, 이방성 도전수지, 금속제 필러 분산수지 등을 이용할 수 있다. 또 제 2 반도체 칩(20)의 제 2 내부전극(21)과 마찬가지로, 웨이퍼(36)의 칩 형성영역(Rtp) 상의 제 1 내부전극(11) 상에 금속범프를 형성해도 된다.
다음으로 도 8의 (b)에 나타낸 공정에서, 이하의 순서로 웨이퍼(36)의 칩 형성영역(Rtp)과 제 2 반도체 칩(20)을 서로 접합한다.
우선 제 2 반도체 칩(20)을 공구(40)로 유지하면서 하강시켜, 제 2 반도체 칩(20)의 제 2 내부전극(21) 상에 형성된 금속범프(23)와, 웨이퍼(36)의 1 개 칩 형성영역(Rtp)에 배치된 제 1 내부전극(11)과의 위치를 조정한다. 그리고 위치 조정된 웨이퍼(36) 상의 제 1 내부전극(11)과 제 2 반도체 칩(20)의 금속범프(23)를, 공구(40)를 사용하여 가열·가압하고, 물리학적 작용 또는 금속학적 작용(원자의 상호확산에 의한 합금화 등의 작용)을 이용하여 접합을 실시한다. 수지(30)를 접합 전에(도 8의 (a)에 나타낸 공정에서) 도포한 경우는, 공구(40)를 하강시켜 각 내부전극(11, 12)끼리 접합을 실시할 때, 수지(30)가 웨이퍼(36)의 칩 형성영역(Rtp)과 제 2 반도체 칩(20) 사이로 밀려 퍼진다. 이 때 수지(30)의 점성에 의하여 제 2 반도체 칩(20)과 웨이퍼(36) 사이의 가고정력이 더욱 증대된다. 공구(40)에 의한 가압력은 1 개의 금속범프(23)에 대하여 0.1~20g 정도의 하중이 적당한데, 이 하중의 크기는 제 1 내부전극(11)이 파손되거나 그 제 1 내부전극(11) 아래쪽에 형성된 트랜지스터 등의 반도체소자나 배선 등의 특성을 변화시키지 않는다는 제약을 만족시키도록 설정한다. 그 후 수지(30)를 경화시켜 제 2 반도체 칩(20)과 웨이퍼(36)를 일체화시킨다. 이 때 수지(30)가 광경화성 수지라면 자외선(41)을, 열경화성 수지라면 가열을 각각 실시한다. 가열에 의한 수지(30) 경화를 실시할 때는, 공구(40)에 의한 가압 해제 후에 오븐 등의 가열기구에 의한 가열을 행하거나, 또는 공구(40)에 내장시킨 히터 등에 의하여 가압 시 직접 가열을 행한다. 열경화 시의 온도조건은 수지(30)의 재료에 따르기는 하지만 70~300℃ 정도가 필요하다.
다음, 도 8의 (c)에 나타낸 공정에서 도 8의 (a), (b)에 나타낸 공정을, 웨이퍼(36)의 각 칩 형성영역(Rtp)에 탑재시킬 제 2 반도체 칩(20)의 수만큼 반복함으로써, 도 8의 (c)에 나타낸 바와 같이 웨이퍼(36) 상에 다수의 제 2 반도체 칩(20)을 탑재시켜 형성되는 접합체(50) 구조가 얻어진다. 그리고 반도체 칩-웨이퍼 사이에 충전시키는 수지(30)를, 수지성분으로서 에폭시수지, 아크릴수지 등을 포함하여 도전입자로서 금, 니켈, 은 등을 포함하는 이방성 도전필름(ACF; Anisotropic Conductor Film) 또는 이방성 도전수지(ACP; Anisotropic Conductor Paste) 등으로 대용하는 것도 가능하다.
다음에 도 8의 (d)에 나타낸 공정에서 접합체(50) 중의 제 2 반도체 칩(20) 이면을 연마한다. 도 8의 (c)에 나타낸 공정에서 수지(30)를 충분히 경화시킨 후, 웨이퍼(36)의 각 칩 형성영역(Rtp) 상에 탑재된 제 2 반도체 칩(20) 이면(위쪽을 향한 면)을 연마장치(43) 상면에 대향시킨 상태에서, 접합체(50)를 연마장치(43) 상에 얹는다. 이 때 웨이퍼(36)의 각 칩 형성영역(Rtp) 사이의 영역 상에는 보호수지(47)를 구성시켜 둔다. 그리고 연마장치(43)의 연마면에 연마입자(42)를 공급하고, 접합체(50)에 하중을 가하면서 연마장치(43)를 회전시킴으로써, 각 제 2 반도체 칩(20) 이면의 연마를 실시한다. 이 때 연마입자(42)로서는 입도가 #1200~#2000 정도의 다이아몬드 입자가 바람직하며, 연마장치(43)의 회전수는 5~50rpm 정도가 바람직하다.
다음으로, 도 8의 (e)에 나타낸 공정에서, 연마를 종료하고 접합체(50)를 연마장치(43)로부터 분리하면 웨이퍼(36) 상의 각 제 2 반도체 칩(20)의 이면 모서리 부(45)가 무디어져 곡면화된 형상이 얻어진다. 여기서 제 2 반도체 칩(20)의 이면 모서리부(45) 형상은 예를 들어 도 15에 나타내는 칩 가로방향 치수(A)가 약 1~10㎛이고, 칩 세로방향 치수(B)가 약 1~10㎛로 되는 형상이다. 그 후 접합체(50)의 각 칩 형성영역(Rtp)별로 웨이퍼(36)를 절단함으로써, 개개의 제 1 반도체 칩(10)과 제 2 반도체 칩(20)으로 이루어지는 반도체장치(46)가 얻어진다.
다음, 도 8의 (f)에 나타내는 공정에서, 반도체장치(46)의 패키징을 실시한다. 우선 반도체장치(46)를 리드프레임의 다이패드(31)에 탑재하고 납, 은 등을 함유하는 도전성 페이스트(33)로 양자를 고정시킨다. 그리고 제 1 반도체 칩(10)의 본딩패드(12)와, 리드프레임의 리드(32)를 25㎛ø 정도의 금, 알루미늄 등으로 이루어지는 본딩와이어(34)로 접속한다. 그리고 마지막으로 제 1 반도체 칩(10), 제 2 반도체 칩(20), 본딩와이어(34), 리드프레임의 다이패드(31), 및 리드프레임의 리드(32)(일부)를 에폭시계 또는 폴리이미드계의 봉입수지(35)를 사용하여 수지봉입을 실시한다.
이상의 공정으로써, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 탑재하여 일체화시켜 구성되는 제 1 실시예의 3 차원 디바이스가 용이하게 형성된다.
-변형예-
다음으로, 제 4 실시예의 변형예에 관한 반도체장치의 제조방법에 대하여 설명한다. 도 9의 (a)~(e)는 제 4 실시예의 변형예에 있어서 반도체장치의 제조공정을 나타내는 단면도이다. 본 변형예에 있어서는 웨이퍼를 절단하여 제 1 반도체 칩(10)을 이미 형성한 뒤, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 접합한 다.
따라서 도 9의 (a)에 나타내는 공정에서는 제 1 반도체 칩(10)과 제 2 반도체 칩(20)을 위치조정 한다. 이 때의 조건은 다음에 서술하는 조건 이외는 도 8의 (a)에서 설명한 바와 같이 하면 된다. 또 수지(30)로는 에폭시 외에 열경화성 및 상온경화성이 있으며, 수지재료로는 아크릴수지, 폴리이미드수지, 및 우레탄수지 등이 있다. 또 수지의 도포방법으로는 주입법, 인쇄법, 또는 스탬핑법 등이 있으며, 칩 크기 등으로 적절한 방법이 선택된다. 또한 수지 도포는 제 1 반도체 칩(10)이 배치된 웨이퍼(36)로의 도포에 한정되지 않고 제 2 반도체 칩(20)으로의 도포로 대신할 수도 있다.
또 수지(30)를 도포하는 타이밍은 도 9의 (a)에 도시한 위치조정 전뿐만 아니라, 위치조정하고 금속범프(23)를 개재시켜 각 내부전극(11, 21)끼리를 접합시킨 후(도 9의 (b)에 나타낸 공정)라도 된다.
제 2 반도체 칩(20) 상에 형성될 금속범프(23)의 재료로는 Au, In, In-Sn, Sn-Ag, Sn-Cu, Sn-Zn, Cu 및 Ni 중 어느 하나를 선택하여 이용하는 것이 가능하며, 이 금속범프(23)의 크기는 범프 지름이 3~100㎛, 높이가 3~50㎛이다.
그리고 제 1 반도체 칩(10) 상방에, 공구(40)에 의하여 제 2 반도체 칩(20)을 유지하면서, 제 2 반도체 칩(20)의 상면을 아래쪽으로 향한 상태로 제 1 반도체 칩(10)에 대향시킨다.
여기서 전기적 접속을 실시하기 위한 부재로서는, 금속범프(23) 이외에 도전성 페이스트, 이방성 도전수지, 금속제 필러 분산수지 등을 이용할 수 있다. 또 제 2 반도체 칩(20)의 제 2 내부전극(21) 대신에, 제 1 반도체 칩(10)의 제 1 내부전극(11) 상에 금속범프를 형성해도 된다.
다음으로 도 9의 (b)에 나타낸 공정에서, 이미 설명한 도 8의 (b)에 나타낸 공정과 같은 순서로 제 1 반도체 칩(10)과 제 2 반도체 칩(20)을 탑재시켜, 양자의 내부전극(11, 21)끼리의 접합과 수지(30) 경화를 실시하여, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 탑재시켜 구성되는 접합체(51)를 형성한다.
다음에, 도 9의 (c)~(e)에 나타낸 공정에서, 이미 설명한 도 8의 (d)~(f)에 나타낸 공정과 마찬가지 순서에 의하여, 접합체(51)의 제 2 반도체 칩(20) 이면의 연마공정, 와이어본딩공정 및 패키징공정 등을 실시한다.
본 변형예에서는, 도 9의 (c)에 나타낸 공정에서 제 1, 제 2 반도체 칩(10, 20)을 접합시켜 형성되는 접합체(51)별로 제 2 반도체 칩(20) 이면의 연마를 실시함으로써 제 2 반도체 칩(20)의 이면 모서리부(45)에 대한 연마입자(42)의 공급이 보다 원활하게 이루어지므로, 제 4 실시예의 방법에 비해 연마의 용이화를 도모할 수 있다.
(제 5 실시예)
다음으로, 본 발명의 제 5 실시예에 관한 반도체장치의 제조방법에 대하여 설명하기로 한다. 본 실시예에 있어서는, 상술한 제 2 실시예에 관한 반도체장치의 제조방법에 대하여 설명하기로 한다. 도 10의 (a)~(f)는 본 실시예에 있어서 반도체장치의 제조공정을 나타내는 단면도이다.
도 10의 (a)에 나타내는 공정에서 이하의 순서에 의하여, 제 1 반도체 칩(10)을 형성하기 위한 영역인 다수의 칩 형성영역(Rtp)을 갖는 웨이퍼(36)와 제 2 반도체 칩(20)의 위치를 조정한다. 우선 다수의 칩 형성영역(Rtp)을 갖는 웨이퍼(36)를 준비한다. 웨이퍼(36)의 각 칩 형성영역(Rtp)에는 반도체소자나 배선이 형성되며, 각 칩 형성영역(Rtp)의 상면에는 알루미늄으로 이루어지는 복수의 제 1 내부전극(11) 및 알루미늄으로 이루어지는 복수의 본딩패드(12)가 배설된다. 그리고 웨이퍼(36)를 실장지그(도시 생략) 위에 얹어 놓고, 웨이퍼(36)의 1 개 칩 형성영역(Rtp) 상면에 에폭시 등으로 구성되는 수지(30)를 도포한다. 수지(30)로서는 에폭시 외에 열경화성, 및 상온경화성이 있으며, 수지재료로는 아크릴수지, 폴리이미드수지, 및 우레탄수지 등이 있다. 또 수지의 도포방법으로는 주입법, 인쇄법, 또는 스탬핑법 등이 있으며, 칩 크기 등으로 적절한 방법이 선택된다. 또한 수지 도포는 웨이퍼(36)의 칩 형성영역(Rtp)에의 도포에 한정되지 않고 제 2 반도체 칩(20)으로의 도포로 대신할 수도 있다.
또 수지(30)를 도포하는 타이밍은 도 10의 (a)에 도시한 위치조정 전뿐만 아니라, 위치조정하고 금속범프(23)를 개재시켜 각 내부전극(11, 21)끼리를 접합시킨 후(도 10의 (b)에 나타낸 공정)라도 된다.
여기서 본 실시예에 있어서, 도포되는 수지(30)의 양은 반도체 칩 종류에 따른 조건, 특히 제 2 반도체 칩(20) 면적 등의 조건에 따라 다른데, 제 2 반도체 칩(20) 측면에 수지 필렛이 형성될 수 있는 양이 필요하다. 구체적으로 수지(30)의 양은, 경화 후 수지(30)의 필렛 높이, 또는 필렛 폭으로(도 15 참조) 약 50~300㎛ 이상이 될 양인 것이 바람직하다.
한편, 주면에 알루미늄으로 이루어지는 복수의 제 2 내부전극(21) 및 그 위의 메탈장벽층(22)을 갖는 제 2 반도체 칩(20)을 준비하여, 제 2 반도체 칩(20)의 메탈장벽층(22) 상에 금속범프(23)를 형성한다. 메탈장벽층(22)은 티탄(Ti), 구리(Cu), 니켈(Ni)의 금속박막으로 이루어지며, 금속범프(23)는 주석(Sn)-납(Pb)으로 이루어진다. 금속범프(23)의 재료로는 Au, In, In-Sn, Sn-Ag, Sn-Cu, Sn-Zn, Cu 및 Ni 중 어느 하나를 선택하여 이용하는 것이 가능하며, 이 금속범프(23)의 크기는 범프 지름이 3~100㎛, 높이가 3~50㎛이다.
그리고 웨이퍼(36) 1 개의 칩 형성영역(Rtp) 상방에 공구(40)에 의하여 제 2 반도체 칩(20)을 유지하면서, 제 2 반도체 칩(20)을, 그 상면을 아래쪽으로 향한 상태로 웨이퍼(36)의 1 개 칩 형성영역(Rtp)에 대향시킨다.
여기서 전기적 접속을 실시하기 위한 부재로서는, 금속범프(23) 이외에 도전성 페이스트, 이방성 도전수지, 금속제 필러 분산수지 등을 이용할 수 있다. 또 제 2 반도체 칩(20)의 제 2 내부전극(21) 대신, 웨이퍼(36)의 칩 형성영역(Rtp) 상의 제 1 내부전극(11) 상에 금속범프를 형성해도 된다.
다음으로 도 10의 (b)에 나타낸 공정에서, 이하의 순서로 웨이퍼(36)의 칩 형성영역(Rtp)과 제 2 반도체 칩(20)을 서로 접합한다.
우선 제 2 반도체 칩(20)을 공구(40)로 유지하면서 하강시켜, 제 2 반도체 칩(20)의 제 2 내부전극(21) 상에 형성된 금속범프(23)와, 웨이퍼(36)의 1 개 칩 형성영역(Rtp)에 배치된 제 1 내부전극(11)과의 위치를 조정한다. 그리고 위치 조정된 웨이퍼(36) 상의 제 1 내부전극(11)과 제 2 반도체 칩(20)의 금속범프(23)를, 공구(40)를 사용하여 가열·가압하고, 물리학적 작용 또는 금속학적 작용(원자의 상호확산에 의한 합금화 등의 작용)을 이용하여 접합을 실시한다. 수지(30)를 접합 전에(도 10의 (a)에 나타낸 공정에서) 도포한 경우는, 공구(40)를 하강시켜 각 내부전극(11, 12)끼리 접합을 실시할 때, 수지(30)가 웨이퍼(36)의 칩 형성영역(Rtp)과 제 2 반도체 칩(20) 사이로 밀려 퍼진다. 이 때 수지(30)의 점성에 의하여 제 2 반도체 칩(20)과 웨이퍼(36) 사이의 가고정력이 더욱 증대된다. 공구(40)에 의한 가압력은 1 개의 금속범프(23)에 대하여 0.1~20g 정도의 하중이 적당한데, 이 하중의 크기는 제 1 내부전극(11)이 파손되거나 그 제 1 내부전극(11) 아래쪽에 형성된 트랜지스터 등의 반도체소자나 배선 등의 특성을 변화시키지 않는다는 제약을 만족시키도록 설정한다. 그 후 수지(30)를 경화시켜 제 2 반도체 칩(20)과 웨이퍼(36)를 일체화시킨다. 이 때 수지(30)가 광경화성수지라면 자외선(41)을, 열경화성수지라면 가열을 각각 실시한다. 가열에 의한 수지(30) 경화를 실시할 때는, 공구(40)에 의한 가압 해제 후에 오븐 등의 가열기구에 의한 가열을 행하거나, 또는 공구(40)에 내장시킨 히터 등에 의하여 가압 시 직접 가열을 행한다. 열경화 시의 온도조건은 수지(30)의 재료에 따르기는 하지만 70~300℃ 정도가 필요하다.
다음, 도 10의 (c)에 나타낸 공정에서 도 10의 (a), (b)에 나타낸 공정을, 웨이퍼(36)의 각 칩 형성영역(Rtp)에 탑재시킬 제 2 반도체 칩(20)의 수만큼 반복함으로써, 도 10의 (c)에 나타낸 바와 같이 웨이퍼(36) 상에 다수의 제 2 반도체 칩(20)을 탑재시켜 형성되는 접합체(50) 구조가 얻어진다. 그리고 반도체 칩-웨이 퍼 사이에 충전시키는 수지(30)를 이방성 도전필름(ACF) 또는 이방성 도전수지(ACP) 등으로 대용하는 것도 가능하다.
다음에 도 10의 (d)에 나타낸 공정에서 접합체(50) 중의 제 2 반도체 칩(20) 이면을 연마한다. 도 10의 (c)에 나타낸 공정에서 수지(30)를 충분히 경화시킨 후, 웨이퍼(36)의 각 칩 형성영역(Rtp) 상에 탑재된 제 2 반도체 칩(20) 이면(위쪽을 향한 면)을 연마장치(43) 상면에 대향시킨 상태에서, 접합체(50)를 연마장치(43) 상에 얹는다. 이 때 웨이퍼(36)의 각 칩 형성영역(Rtp) 사이의 영역 상에는 보호수지(47)를 구성시켜 둔다. 그리고 연마장치(43)의 연마 면에 연마입자(42)를 공급하고, 접합체(50)에 하중을 가하면서 연마장치(43)를 회전시킴으로써, 각 제 2 반도체 칩(20) 이면의 연마를 실시한다. 이 때 연마입자(42)로서는 입도 #1200∼#2000 정도의 다이아몬드 입자가 바람직하며, 연마장치(43)의 회전수는 5~50rpm 정도가 바람직하다.
여기서 본 실시예에서는, 수지(30) 중 제 2 반도체 칩(20)의 측면 상에 있는 부분의 상단부가 노출될 때까지, 제 2 반도체 칩(20)의 이면을 연마한다.
다음으로, 도 10의 (e)에 나타낸 공정에서, 연마를 종료하고 접합체(50)를 연마장치(43)로부터 분리하면 웨이퍼(36) 상의 각 제 2 반도체 칩(20)의 이면 전체가 수지(30)로 피복된 형상이 얻어진다.
그 후 접합체(50)의 각 칩 형성영역(Rtp)별로 웨이퍼(36)를 절단함으로써, 개개의 제 1 반도체 칩(10)과 제 2 반도체 칩(20)으로 이루어지는 반도체장치(46)가 얻어진다.
다음, 도 10의 (f)에 나타내는 공정에서, 반도체장치(46)의 패키징을 실시한다. 우선 반도체장치(46)를 리드프레임의 다이패드(31)에 탑재하고 납, 은 등을 함유하는 도전성 페이스트(33)로 양자를 고정시킨다. 그리고 제 1 반도체 칩(10)의 본딩패드(12)와, 리드프레임의 리드(32)를 25㎛ø 정도의 금, 알루미늄 등으로 이루어지는 본딩와이어(34)로 접속한다. 그리고 마지막으로 제 1 반도체 칩(10), 제 2 반도체 칩(20), 본딩와이어(34), 리드프레임의 다이패드(31), 및 리드프레임의 리드(32)(일부)를 에폭시계 또는 폴리이미드계의 봉입수지(35)를 사용하여 수지봉입을 실시한다.
이상의 공정으로써, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 탑재하여 일체화시켜 구성되는 제 1 실시예의 3 차원 디바이스가 용이하게 형성된다.
-제 1 변형예-
다음으로, 제 5 실시예의 제 1 변형예에 관한 반도체장치의 제조방법에 대하여 설명한다. 도 11의 (a)~(e)는 제 5 실시예의 제 1 변형예에 있어서 반도체장치의 제조공정을 나타내는 단면도이다. 본 변형예에 있어서는 웨이퍼를 절단하여 제 1 반도체 칩(10)을 이미 형성한 뒤, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 접합한다.
따라서 도 11의 (a)에 나타내는 공정에서는, 제 1 반도체 칩(10)과 제 2 반도체 칩(20)을 위치조정 한다. 이 때의 조건은 다음에 서술하는 조건 이외는 도 10의 (a)에서 설명한 바와 같이 하면 된다. 또 수지(30)로는 에폭시 외에 열경화성 및 상온경화성이 있으며, 수지재료로는 아크릴수지, 폴리이미드수지, 및 우레탄 수지 등이 있다. 또 수지의 도포방법으로는 주입법, 인쇄법, 또는 스탬핑법 등이 있으며, 칩 크기 등으로 적절한 방법이 선택된다. 또한 수지 도포는 제 1 반도체 칩(10)이 배치된 웨이퍼(36)로의 도포에 한정되지 않고 제 2 반도체 칩(20)으로의 도포로 대신할 수도 있다.
또 수지(30)를 도포하는 타이밍은 도 11의 (a)에 도시한 위치조정 전뿐만 아니라, 위치조정하고 금속범프(23)를 개재시켜 각 내부전극(11, 21)끼리를 접합시킨 후(도 11의 (b)에 나타낸 공정)라도 된다.
제 2 반도체 칩(20) 상에 형성될 금속범프(23)의 재료로는 Au, In, In-Sn, Sn-Ag, Sn-Cu, Sn-Zn, Cu 및 Ni 중 어느 하나를 선택 이용하는 것이 가능하며, 이 금속범프(23)의 크기는 범프 지름이 3~100㎛, 높이가 3~50㎛이다.
그리고 제 1 반도체 칩(10) 상방에, 공구(40)에 의하여 제 2 반도체 칩(20)을 유지하면서, 제 2 반도체 칩(20)의 상면을 아래쪽으로 향한 상태로 제 1 반도체 칩(10)에 대향시킨다.
여기서 전기적 접속을 실시하기 위한 부재로서는, 금속범프(23) 이외에 도전성 페이스트, 이방성 도전수지, 금속제 필러 분산수지 등을 이용할 수 있다. 또 제 2 반도체 칩(20)의 제 2 내부전극(21) 대신에, 제 1 반도체 칩(10)의 제 1 내부전극(11) 상에 금속범프를 형성해도 된다.
다음으로 도 11의 (b)에 나타낸 공정에서, 이미 설명한 도 10의 (b)에 나타낸 공정과 같은 순서로 제 1 반도체 칩(10)에 제 2 반도체 칩(20)을 탑재시켜, 양자의 내부전극(11, 21)끼리의 접합과 수지(30) 경화를 실시하여, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 탑재시켜 구성되는 접합체(51)를 형성한다.
다음에, 도 11의 (c)~(e)에 나타낸 공정에서, 이미 설명한 도 10의 (d)~(f)에 나타낸 공정과 마찬가지 순서에 의하여, 접합체(51)의 제 2 반도체 칩(20) 이면의 연마공정, 와이어본딩공정 및 패키징공정 등을 실시한다.
본 변형예에서는, 도 11의 (c)에 나타낸 공정에서 제 1, 제 2 반도체 칩(10, 20)을 접합시켜 형성되는 접합체(51)별로 제 2 반도체 칩(20) 이면의 연마를 실시함으로써, 제 5 실시예의 방법에 비해 연마의 용이화를 도모할 수 있다.
-제 2 변형예-
다음으로 본 발명 제 5 실시예의 제 2 변형예에 관한 반도체장치의 제조방법에 대하여 설명한다. 본 변형예에서는 제 2 실시예 제 2 변형예에서의 3 차원 디바이스를 형성한다. 도 12의 (a)~(f)는 제 5 실시예 제 2 변형예에서의 반도체장치 제조공정을 나타내는 단면도이다.
본 변형예에서의 3 차원 디바이스 형성 순서는, 상기 제 5 실시예의 도 10의 (a)~(f)에 나타내는 공정과 기본적으로 마찬가지이다.
여기서 본 변형예에서는 도 12의 (d)에 나타내는 공정에서, 수지(30) 중 제 2 반도체 칩(20) 측면 상에 있는 부분의 상단부가 노출된 후, 다시 제 2 반도체 칩(20) 및 수지(30)를 연마한다. 이 연마방법으로써 제 2 반도체 칩(20) 이면과 수지(30) 상단면이 거의 공통의 평면(45)을 형성하는 형상을 갖는 3 차원 디바이스를 형성한다.
본 변형예에 있어서는 도 12의 (c)에 나타내는 공정에서, 제 1, 제 2 반도체 칩(10, 20)을 접합시켜 형성되는 접합체(50)별로 제 2 반도체 칩(20)의 이면 연마를 실시함으로써, 제 5 실시예의 방법에 비해 연마의 용이화를 도모할 수 있다.
-제 3 변형예-
다음으로, 본 발명 제 5 실시예의 제 3 변형예에 관한 반도체장치의 제조방법에 대하여 설명한다. 본 변형예에 있어서도 제 2 실시예 제 2 변형예의 반도체장치의 제조방법에 대하여 설명한다. 도 13의 (a)~(e)는 제 5 실시예의 제 3 변형예에 있어서 반도체장치의 제조공정을 나타내는 단면도이다. 본 변형예에 있어서는 웨이퍼를 절단하여 제 1 반도체 칩(10)을 이미 형성한 뒤, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 접합한다.
따라서 도 13의 (a)에 나타내는 공정에서는 제 1 반도체 칩(10)과 제 2 반도체 칩(20)을 위치조정 한다. 이 때의 조건은 다음에 서술하는 조건 이외는 도 10의 (a)에서 설명한 바와 같이 하면 된다. 또 수지(30)로는 에폭시 외에 열경화성 및 상온경화성이 있으며, 수지재료로는 아크릴수지, 폴리이미드수지, 및 우레탄수지 등이 있다. 또 수지의 도포방법으로는 주입법, 인쇄법, 또는 스탬핑법 등이 있으며, 칩 크기 등으로 적절한 방법이 선택된다. 또한 수지 도포는 제 1 반도체 칩(10)이 배치된 웨이퍼(36)로의 도포에 한정되지 않고 제 2 반도체 칩(20)으로의 도포로 대신할 수도 있다.
또 수지(30)를 도포하는 타이밍은 도 13의 (a)에 도시한 위치조정 전뿐만 아니라, 위치조정하고 금속범프(23)를 개재시켜 각 내부전극(11, 21)끼리를 접합시킨 후(도 13의 (b)에 나타낸 공정)라도 된다.
제 2 반도체 칩(20) 상에 형성될 금속범프(23)의 재료로는 Au, In, In-Sn, Sn-Ag, Sn-Cu, Sn-Zn, Cu 및 Ni 중 어느 하나를 선택 이용하는 것이 가능하며, 이 금속범프(23)의 크기는 범프 지름이 3~100㎛, 높이가 3~50㎛이다.
그리고 제 1 반도체 칩(10) 상방에, 공구(40)에 의하여 제 2 반도체 칩(20)을 유지하면서, 제 2 반도체 칩(20)의 상면을 아래쪽으로 향한 상태로 제 1 반도체 칩(10)에 대향시킨다.
여기서 전기적 접속을 실시하기 위한 부재로서는, 금속범프(23) 이외에 도전성 페이스트, 이방성 도전수지, 금속제 필러 분산수지 등을 이용할 수 있다. 또 제 2 반도체 칩(20)의 제 2 내부전극(21) 대신에, 제 1 반도체 칩(10)의 제 1 내부전극(11) 상에 금속범프를 형성해도 된다.
다음으로 도 13의 (b)에 나타낸 공정에서, 이미 설명한 도 10의 (b)에 나타낸 공정과 같은 순서로 제 1 반도체 칩(10)에 제 2 반도체 칩(20)을 탑재시켜, 양자의 내부전극(11, 21)끼리의 접합과 수지(30) 경화를 실시하여, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 탑재시켜 형성되는 접합체(51)를 형성한다.
다음에, 도 13의 (c)~(e)에 나타낸 공정에서, 이미 설명한 도 10의 (d)~(f)에 나타낸 공정과 마찬가지 순서에 의하여, 접합체(51)의 제 2 반도체 칩(20) 이면의 연마공정, 와이어본딩공정 및 패키징공정 등을 실시한다.
본 변형예에서는, 도 13의 (c)에 나타낸 공정에서 제 1, 제 2 반도체 칩(10, 20)을 접합시켜 형성되는 접합체(51)별로, 제 2 반도체 칩(20) 이면의 연마를 실시함으로써, 제 5 실시예의 방법에 비해 연마의 용이화를 도모할 수 있다.
(제 6 실시예)
다음으로, 본 발명의 제 6 실시예에 관한 반도체장치의 제조방법에 대하여 설명하기로 한다. 본 실시예에 있어서는, 상술한 제 3 실시예에 관한 반도체장치의 제조방법에 대하여 설명하기로 한다. 도 14의 (a)~(e)는 본 실시예에 있어서 반도체장치의 제조공정을 나타내는 단면도이다.
도 14의 (a)에 나타내는 공정에서 이하의 순서에 의하여, 제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 위치를 조정한다. 우선 반도체소자나 배선이 형성된, 다수의 칩 형성영역을 갖는 웨이퍼를 준비한다. 그리고 다이싱으로 각 칩 형성영역별로 웨이퍼를 절단하여 제 1 반도체 칩(10)을 형성한다. 제 1 반도체 칩(10)의 상면에는 알루미늄으로 이루어지는 복수의 제 1 내부전극(11) 및 알루미늄으로 이루어지는 복수의 본딩패드(12)가 배설된다. 그리고 제 1 반도체 칩(10)을 실장지그(도시 생략) 위에 얹어 놓고, 제 1 반도체 칩(10) 상면에, 에폭시 등으로 구성되는 수지(30)를 도포한다. 수지(30)로서는 에폭시 외에 열경화성, 및 상온경화성이 있으며, 수지재료로는 아크릴수지, 폴리이미드수지, 및 우레탄수지 등이 있다. 또 수지의 도포방법으로는 주입법, 인쇄법, 또는 스탬핑법 등이 있으며, 칩 크기 등으로 적절한 방법이 선택된다. 또한 수지 도포는 제 1 반도체 칩(10)의 도포에 한정되지 않고 제 2 반도체 칩(20)으로의 도포로 대신할 수도 있다.
또 수지(30)를 도포하는 타이밍은 도 14의 (a)에 도시한 위치조정 전뿐만 아니라, 위치조정하고 금속범프(23)를 개재시켜 각 내부전극(11, 21)끼리를 접합시킨 후(도 14의 (b)에 나타낸 공정)라도 된다.
여기서 본 실시예에 있어서, 도포되는 수지(30)의 양은 반도체 칩 종류에 따른 조건, 특히 제 2 반도체 칩(20) 면적 등의 조건에 따라 다른데, 제 2 반도체 칩(20) 측면에 수지 필렛이 형성될 수 있는 양이 필요하다. 구체적으로 수지(30)의 양은, 경화 후 수지(30)의 필렛 높이, 또는 필렛 폭으로(도 15 참조) 약 50~300㎛ 이상이 될 양인 것이 바람직하다.
한편, 주면에 알루미늄으로 이루어지는 복수의 제 2 내부전극(21) 및 그 위의 메탈장벽층(22)을 갖는 제 2 반도체 칩(20)을 준비하여, 제 2 반도체 칩(20)의 메탈장벽층(22) 상에 금속범프(23)를 형성한다. 메탈장벽층(22)은 Ti, Cu, Ni의 금속박막으로 이루어지며, 금속범프(23)는 Sn-Pb으로 이루어진다. 금속범프(23)의 재료로는 Au, In, In-Sn, Sn-Ag, Sn-Cu, Sn-Zn, Cu 및 Ni 중 어느 하나를 선택하여 이용하는 것이 가능하며, 이 금속범프(23)의 크기는 범프 지름이 3~100㎛, 높이가 3~50㎛이다.
그리고 제 1 반도체 칩(10) 상방에 공구(40)에 의하여 제 2 반도체 칩(20)을 유지하면서, 제 2 반도체 칩(20)을, 그 상면을 아래쪽으로 향한 상태로 제 1 반도체 칩(10)에 대향시킨다.
여기서 전기적 접속을 실시하기 위한 부재로서는, 금속범프(23) 이외에 도전성 페이스트, 이방성 도전수지, 금속제 필러 분산수지 등을 이용할 수 있다. 또 제 2 반도체 칩(20)의 제 2 내부전극(21) 대신, 제 1 반도체 칩(10) 상의 제 1 내부전극(11) 상에 금속범프를 형성해도 된다.
다음으로 도 14의 (b)에 나타낸 공정에서, 이하의 순서로 제 1 반도체 칩(10)과 제 2 반도체 칩(20)을 서로 접합한다.
우선 제 2 반도체 칩(20)을 공구(40)로 유지하면서 하강시켜, 제 2 반도체 칩(20)의 제 2 내부전극(21) 상에 형성된 금속범프(23)와, 제 1 반도체 칩(10)에 배치된 제 1 내부전극(11)과의 위치를 조정한다. 그리고 위치 조정된 제 1 반도체 칩(10) 상의 제 1 내부전극(11)과 제 2 반도체 칩(20)의 금속범프(23)를, 공구(40)를 사용하여 가열·가압하고, 물리학적 작용 또는 금속학적 작용(원자의 상호확산에 의한 합금화 등의 작용)을 이용하여 접합을 실시한다. 수지(30)를 접합 전에(도 10의 (a)에 나타낸 공정에서) 도포한 경우는, 공구(40)를 하강시켜 각 내부전극(11, 12)끼리 접합을 실시할 때, 수지(30)가 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이로 밀려 퍼진다. 이 때 수지(30)의 점성에 의하여 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이의 가고정력이 더욱 증대된다. 공구(40)에 의한 가압력은 1 개의 금속범프(23)에 대하여 0.1~20g 정도의 하중이 적당한데, 이 하중의 크기는 제 1 내부전극(11)이 파손되거나 그 제 1 내부전극(11) 아래쪽에 형성된 트랜지스터 등의 반도체소자나 배선 등의 특성을 변화시키지 않는다는 제약을 만족시키도록 설정한다. 그 후 수지(30)를 경화시켜 제 1 반도체 칩(10)과 제 2 반도체 칩(20)을 일체화시킨다. 이 때 수지(30)가 광경화성수지라면 자외선(41)을, 열경화성수지라면 가열을 각각 실시한다. 가열에 의한 수지(30) 경화를 실시할 때는, 공구(40)에 의한 가압 해제 후에 오븐 등의 가열기구에 의한 가열을 행하거나, 또는 공구(40)에 내장시킨 히터 등에 의하여 가압 시 직접 가열을 행한다. 열경화 시의 온도조건은 수지(30)의 재료에 따르기는 하지만 70~300℃ 정도가 필요하다.
이상의 처리에 의하여 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 탑재시켜 형성되는 접합체(51) 구조가 얻어진다. 여기서 반도체 칩-웨이퍼 사이에 충전시킬 수지(30)를, 이방성 도전필름(ACF), 이방성 도전수지(ACP) 등으로 대용하는 것도 가능하다.
다음에 도 14의 (c)에 나타낸 공정에서 접합체(51) 중의 제 2 반도체 칩(20) 이면을 연마한다. 도 14의 (c)에 나타낸 공정에서 수지(30)를 충분히 경화시킨 후, 제 1 반도체 칩(10) 상에 탑재된 제 2 반도체 칩(20) 이면(위쪽을 향한 면)을 연마장치(43) 상면에 대향시킨 상태에서, 접합체(51)를 연마장치(43) 상에 얹는다. 그리고 연마장치(43)의 연마 면에 연마입자(42)를 공급하고, 접합체(51)에 하중을 가하면서 연마장치(43)를 회전시킴으로써, 각 제 2 반도체 칩(20) 이면의 연마를 실시한다. 이 때 연마입자(42)로서는 입도 #1200~#2000 정도의 다이아몬드 입자가 바람직하며, 연마장치(43)의 회전수는 5~50rpm 정도가 바람직하다.
여기서 본 실시예에 있어서는 도 16에 나타낸 바와 같이 접합체(51) 연마장치(43)의 연마면 법선에 대한 경사각(θ2)을 변화시키면서, 접합체(51) 및 연마장치(43)를 회전시켜 연마를 실시한다. 이로써 도 14의 (d)에 나타낸 바와 같이 연마공정 종료 후에는, 제 2 반도체 칩(20)의 이면 모서리부(45)를 더욱 넓은 범위에 걸쳐 둥글림과 동시에, 제 2 반도체 칩(20)의 중앙부가 주변부보다 두꺼워지도록 형성된 반도체장치(46)를 얻을 수 있다.
다음, 도 14의 (e)에 나타내는 공정에서, 반도체장치(46)의 패키징을 실시한다. 우선 반도체장치(46)를 리드프레임의 다이패드(31)에 탑재하고 납, 은 등을 함유하는 도전성 페이스트(33)로 양자를 고정시킨다. 그리고 제 1 반도체 칩(10)의 본딩패드(12)와, 리드프레임의 리드(32)를 25㎛ø 정도의 금, 알루미늄 등으로 이루어지는 본딩와이어(34)로 접속한다. 그리고 마지막으로 제 1 반도체 칩(10), 제 2 반도체 칩(20), 본딩와이어(34), 리드프레임의 다이패드(31), 및 리드프레임의 리드(32)(일부)를 에폭시계 또는 폴리이미드계의 봉입수지(35)를 사용하여 수지봉입을 실시한다.
이상의 공정으로써, 제 1 반도체 칩(10) 상에 제 2 반도체 칩(20)을 탑재하여 일체화시켜 구성되는 제 3 실시예의 3 차원 디바이스가 용이하게 형성된다.
여기서 제 3 실시예에 있어서, 상기 도 16에 나타낸 상태로 연마장치(43) 대신 연마숫돌을 가진 연삭장치를 이용하여, 접합체(51)의 연마숫돌 면 법선에 대한 경사각(θ2)을 일정하게 하고 연삭을 실시함으로써, 도 2에 나타낸 제 1 실시예의 변형예에 나타내는 구조를 용이하게 얻을 수 있다.
또 상기 제 4~제 6 실시예에서, 도 4 또는 도 6에 나타낸 바와 같이, 제 1 반도체 칩(10)과 제 2 반도체 칩(20) 사이에 개재시키는 제 1 수지(37)와 제 2 반도체 칩(20) 측면을 피복하는 제 2 수지(38)를 도포하여, 개별로 경화시키도록 해도 된다.
여기서, 상기 각 실시예에 있어서, 제 1, 제 2 내부전극(11, 21)이 형성된 면을 제 1, 제 2 반도체 칩(10, 20)의 주면으로 하지만, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 따라서 제 1 반도체 칩(10) 또는 제 2 반도체 칩(20)에 대하여, 반도체 칩의 관통 홀(through hole)이나 측면에 구성된 도체막을 개재하 고, 반도체 칩 이면에 내부전극을 형성한 것에 대해서도 본 발명을 적용할 수 있다.
본 발명의 반도체장치 또는 그 제조방법에 의하면, 제 1 반도체 칩에 접합된 제 2 반도체 칩 하면의 모서리부를 곡면화 시키고, 제 2 반도체 칩의 측면 전체를 수지층으로 피복하거나, 또는 제 2 반도체 칩 중앙부를 주변부보다 두껍게 함으로써 실장 균열의 발생이나, 각 반도체 칩간의 접속 신뢰성 저하 등을 억제할 수 있다.

Claims (16)

  1. 상면에 제 1 전극을 갖는 제 1 반도체 칩과, 상면에 제 2 전극을 갖고, 상기 제 2 전극을 상기 제 1 전극에 전기적으로 접속시킨 상태로 상기 제 1 반도체 칩 상에 탑재된 제 2 반도체 칩을 구비하며,
    상기 제 2 반도체 칩 하면의 모서리부가 가공에 의하여 무디어지는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 칩 하면의 모서리부가 곡면으로 되는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 제 2 반도체 칩 하면 모서리부의 곡면 곡률반경이 1㎛보다 큰 것을 특징으로 하는 반도체장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 칩과 제 2 반도체 칩 사이에 수지층이 개재되는 것을 특징으로 하는 반도체장치.
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Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
JP4549491B2 (ja) * 2000-03-13 2010-09-22 大日本印刷株式会社 樹脂封止型半導体装置
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
TW479339B (en) * 2001-03-01 2002-03-11 Advanced Semiconductor Eng Package structure of dual die stack
KR100415279B1 (ko) * 2001-06-26 2004-01-16 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
KR100407472B1 (ko) * 2001-06-29 2003-11-28 삼성전자주식회사 트렌치가 형성된 상부 칩을 구비하는 칩 적층형 패키지소자 및 그 제조 방법
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6661085B2 (en) * 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6887769B2 (en) * 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP2003318360A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 半導体装置およびその製造方法
US6835592B2 (en) * 2002-05-24 2004-12-28 Micron Technology, Inc. Methods for molding a semiconductor die package with enhanced thermal conductivity
US6787884B2 (en) * 2002-05-30 2004-09-07 Matsushita Electric Industrial Co., Ltd. Circuit component, circuit component package, circuit component built-in module, circuit component package production and circuit component built-in module production
DE10235771A1 (de) * 2002-08-05 2004-02-26 Texas Instruments Deutschland Gmbh Gekapselter Chip und Verfahren zu seiner Herstellung
JP4579489B2 (ja) * 2002-09-02 2010-11-10 新光電気工業株式会社 半導体チップ製造方法及び半導体チップ
US6906416B2 (en) * 2002-10-08 2005-06-14 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
JP4198966B2 (ja) * 2002-10-17 2008-12-17 株式会社東芝 半導体装置の製造方法
US6998721B2 (en) * 2002-11-08 2006-02-14 Stmicroelectronics, Inc. Stacking and encapsulation of multiple interconnected integrated circuits
JP4381675B2 (ja) * 2002-11-21 2009-12-09 富士通株式会社 半導体装置及びその製造方法、該半導体装置に係る測定用治具
JP2004214249A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
DE10300711B4 (de) 2003-01-10 2007-10-04 Infineon Technologies Ag Verfahren zur Passivierung eines Halbleiterchipstapels
TW586677U (en) * 2003-01-22 2004-05-01 Via Tech Inc Stack structure of chip package
DE10310617B4 (de) * 2003-03-10 2006-09-21 Infineon Technologies Ag Elektronisches Bauteil mit Hohlraum und ein Verfahren zur Herstellung desselben
US6936929B1 (en) * 2003-03-17 2005-08-30 National Semiconductor Corporation Multichip packages with exposed dice
JP2004288815A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体装置及びその製造方法
JP2005064479A (ja) * 2003-07-31 2005-03-10 Sanyo Electric Co Ltd 回路モジュール
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US7397968B2 (en) * 2003-10-29 2008-07-08 Hewlett-Packard Development Company, L.P. System and method for tone composition
US20060138631A1 (en) * 2003-12-31 2006-06-29 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
TWI283467B (en) * 2003-12-31 2007-07-01 Advanced Semiconductor Eng Multi-chip package structure
US7098075B1 (en) * 2004-01-29 2006-08-29 Xilinx, Inc. Integrated circuit and method of producing a carrier wafer for an integrated circuit
US6936501B1 (en) * 2004-04-05 2005-08-30 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
US7397327B2 (en) 2004-04-08 2008-07-08 Murata Manufacturing Co., Ltd. Surface acoustic wave filter and method of producing the same
JP4455158B2 (ja) * 2004-05-20 2010-04-21 株式会社ルネサステクノロジ 半導体装置
US7678680B2 (en) * 2004-06-03 2010-03-16 International Rectifier Corporation Semiconductor device with reduced contact resistance
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
JP2006073843A (ja) * 2004-09-03 2006-03-16 Nec Electronics Corp 半導体装置およびその製造方法
WO2006075197A1 (en) * 2005-01-12 2006-07-20 Infineon Technologies Ag Flip-chip semiconductor packages and methods for their production
US7598606B2 (en) * 2005-02-22 2009-10-06 Stats Chippac Ltd. Integrated circuit package system with die and package combination
US7195952B2 (en) * 2005-03-22 2007-03-27 Micrel, Inc. Schottky diode device with aluminum pickup of backside cathode
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7942182B2 (en) 2005-06-14 2011-05-17 Cufer Asset Ltd. L.L.C. Rigid-backed, membrane-based chip tooling
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7385282B2 (en) * 2005-10-19 2008-06-10 Chipmos Technologies Inc. Stacked-type chip package structure
US7808075B1 (en) * 2006-02-07 2010-10-05 Marvell International Ltd. Integrated circuit devices with ESD and I/O protection
JP2007227497A (ja) * 2006-02-22 2007-09-06 Seiko Instruments Inc 半導体装置の製造方法
JP5121149B2 (ja) * 2006-02-27 2013-01-16 株式会社東芝 部品内蔵型プリント基板、プリント基板、電子機器、および電子部品
KR100731678B1 (ko) * 2006-05-08 2007-06-22 서울반도체 주식회사 칩형 발광 다이오드 패키지 및 그것을 갖는 발광 장치
WO2007147137A2 (en) 2006-06-15 2007-12-21 Sitime Corporation Stacked die package for mems resonator system
US7812459B2 (en) * 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
US8134227B2 (en) * 2007-03-30 2012-03-13 Stats Chippac Ltd. Stacked integrated circuit package system with conductive spacer
US7977155B2 (en) * 2007-05-04 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level flip-chip assembly methods
JP4937856B2 (ja) * 2007-08-03 2012-05-23 スパンション エルエルシー 半導体装置及びその製造方法
KR100881399B1 (ko) * 2007-08-31 2009-02-02 주식회사 하이닉스반도체 적층 반도체 패키지
TWI357119B (en) * 2007-10-05 2012-01-21 Advanced Semiconductor Eng Stacked type chip package structure and method of
JP4525734B2 (ja) * 2007-11-02 2010-08-18 セイコーエプソン株式会社 電子部品の実装構造
US8962211B2 (en) * 2008-12-15 2015-02-24 Honeywell International Inc. Rechargeable fuel cell
JP5489512B2 (ja) * 2009-04-06 2014-05-14 キヤノン株式会社 半導体装置の製造方法
US9064716B2 (en) * 2009-09-30 2015-06-23 Virtium Technology, Inc. Stacking devices at finished package level
JP5250524B2 (ja) * 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
TWI430426B (zh) * 2010-10-19 2014-03-11 Univ Nat Chiao Tung 使用共用傳導層傳送晶片間多重信號之系統
CN103249559B (zh) * 2010-11-18 2015-08-05 日立化成株式会社 半导体密封填充用膜状树脂组合物、半导体装置的制造方法和半导体装置
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP5252007B2 (ja) * 2011-03-08 2013-07-31 株式会社村田製作所 電子部品の製造方法
US8653673B2 (en) 2011-12-20 2014-02-18 Raytheon Company Method for packaging semiconductors at a wafer level
TWI467718B (zh) * 2011-12-30 2015-01-01 Ind Tech Res Inst 凸塊結構以及電子封裝接點結構及其製造方法
US9147628B2 (en) * 2012-06-27 2015-09-29 Infineon Technoloiges Austria AG Package-in-packages and methods of formation thereof
US8941208B2 (en) 2012-07-30 2015-01-27 General Electric Company Reliable surface mount integrated power module
US8987876B2 (en) 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
JP6335513B2 (ja) * 2014-01-10 2018-05-30 新光電気工業株式会社 半導体装置、半導体装置の製造方法
JP6242231B2 (ja) * 2014-02-12 2017-12-06 新光電気工業株式会社 半導体装置及びその製造方法
JP6386746B2 (ja) * 2014-02-26 2018-09-05 株式会社ジェイデバイス 半導体装置
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
KR101683652B1 (ko) 2015-10-29 2016-12-07 현대자동차주식회사 대형 차량 침입 감지 방법 및 그를 위한 장치
US10535588B2 (en) * 2017-01-18 2020-01-14 Stmicroelectronics, Inc. Die with metallized sidewall and method of manufacturing
JP6964477B2 (ja) * 2017-09-20 2021-11-10 新光電気工業株式会社 半導体素子用基板及びその製造方法、半導体装置及びその製造方法
JP7048153B2 (ja) * 2018-04-25 2022-04-05 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
US11075137B2 (en) * 2018-05-02 2021-07-27 Semiconductor Components Industries, Llc High power module package structures
KR102146674B1 (ko) 2019-06-03 2020-08-24 최성민 면도용 마스크

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6199354A (ja) * 1984-09-26 1986-05-17 Hitachi Ltd 半導体装置
JPS63143851A (ja) * 1986-12-08 1988-06-16 Nec Corp 半導体装置
JPH1032037A (ja) * 1996-07-15 1998-02-03 Sumitomo Wiring Syst Ltd コネクタカバー
JPH10335577A (ja) * 1997-06-05 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0624200B2 (ja) * 1989-04-28 1994-03-30 信越半導体株式会社 半導体デバイス用基板の加工方法
US5851845A (en) * 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
US5952725A (en) * 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
US5956605A (en) * 1996-09-20 1999-09-21 Micron Technology, Inc. Use of nitrides for flip-chip encapsulation
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
WO1998052220A1 (fr) * 1997-05-09 1998-11-19 Citizen Watch Co., Ltd. Procede de production d'un boitier pour semi-conducteur et systeme de carte de circuits
US6271102B1 (en) * 1998-02-27 2001-08-07 International Business Machines Corporation Method and system for dicing wafers, and semiconductor structures incorporating the products thereof
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
US5877943A (en) * 1998-03-26 1999-03-02 Ball Semiconductor, Inc. Clustering adapter for spherical shaped devices
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
US6337225B1 (en) * 2000-03-30 2002-01-08 Advanced Micro Devices, Inc. Method of making stacked die assemblies and modules
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6199354A (ja) * 1984-09-26 1986-05-17 Hitachi Ltd 半導体装置
JPS63143851A (ja) * 1986-12-08 1988-06-16 Nec Corp 半導体装置
JPH1032037A (ja) * 1996-07-15 1998-02-03 Sumitomo Wiring Syst Ltd コネクタカバー
JPH10335577A (ja) * 1997-06-05 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

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