KR100550985B1 - 플라즈마 표시 장치 및 플라즈마 표시 패널의 구동 방법 - Google Patents

플라즈마 표시 장치 및 플라즈마 표시 패널의 구동 방법 Download PDF

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Abstract

플라즈마 표시 패널의 전력 회수 회로에서 인덕터와 패널 커패시터를 공진시키기 전에 인덕터에 에너지를 저장한 다음, 저장된 에너지와 공진을 이용하여 패널 커패시터를 충전 및 방전시킨다. 패널 커패시터의 방전 전에 인덕터에 에너지를 저장하는 제1 기간을 패널 커패시터의 충전 전에 인덕터에 에너지를 저장하는 제2 기간보다 길게 하여 전력 회수용 커패시터에 유지방전 전압의 절반보다 큰 전압을 저장한다. 그리고 화면 부하율이 낮은 경우의 제1 기간을 화면 부하율이 높은 경우의 제1 기간보다 짧게 하여 전력 회수 회로에서의 열적 스트레스를 저감시킨다.
PDP, 유지방전, 패널 커패시터, 인덕터, 공진, 에너지, 부하율

Description

플라즈마 표시 장치 및 플라즈마 표시 패널의 구동 방법 {PLASMA DISPLAY DEVICE AND DRIVING METHOD OF PLASMA DISPLAY PANEL}
도 1은 교류형 플라즈마 표시 패널의 일부 사시도이다.
도 2는 플라즈마 표시 패널의 전극 배열도를 나타낸다.
도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이다.
도 4는 본 발명의 제1 실시예에 따른 전력 회수 회로의 개략적인 도면이다.
도 5는 본 발명의 제1 실시예에 따른 전력 회수 회로의 동작 타이밍도이다.
도 6a 내지 도 6h는 본 발명의 제1 실시예에 따른 전력 회수 회로의 각 모드에서의 전류 경로를 나타내는 도면이다.
도 7은 본 발명의 제1 실시예에 따른 전력 회수 회로에서 전력 회수용 커패시터의 방전 및 충전 전류를 나타내는 도면이다.
도 8은 본 발명의 제1 실시예에 따른 전력 회수 회로의 모드 2에서의 등가 회로도이다.
도 9는 본 발명의 제2 실시예에 따른 전력 회수 회로의 개략적인 도면이다.
도 10은 본 발명의 제3 실시예에 따른 전력 회수 회로의 개략적인 도면이다.
도 11은 본 발명의 제4 실시예에 따른 전력 회수 회로의 동작 타이밍도이다.
도 12는 본 발명의 제5 실시예에 따른 플라즈마 표시 장치의 제어부의 개략적인 블록도이다.
도 13a는 화면 부하율이 높을 때의 Y 전극 전압을 나타내는 도면이다.
도 13b는 화면 부하율이 낮을 때의 Y 전극 전압을 나타내는 도면이다.
본 발명은 플라즈마 표시 패널의 구동 방법 및 플라즈마 표시 장치에 관한 것으로, 특히 플라즈마 표시 패널의 전력 회수 회로의 구동 방법에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소(pixel)가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 표시 장치의 패널은 인가되는 구동 전압 파형의 형태와 각 화소에 대응하는 방전 셀(이하 "셀"이라 함)의 구조에 따라 직류형과 교류형으로 구분된다.
직류형 플라즈마 표시 패널은 전극이 방전 공간에 그대로 노출되어 있어서 전압이 인가되는 동안 전류가 방전공간에 그대로 흐르게 되며, 이를 위해 전류 제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 플라즈마 표시 패널에서는 전극을 유전체층이 덮고 있어 자연스러운 커패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.
도 1은 교류형 플라즈마 표시 패널의 일부 사시도이다.
도 1에 도시한 바와 같이, 기판(1) 위(도 1에서는 하측)에는 유전체층(2) 및 보호막(3)으로 덮인 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 설치된다. 기판(6) 위에는 절연체층(7)으로 덮인 복수의 어드레스 전극(8)이 설치된다. 인접한 어드레스 전극(8) 사이의 절연체층(7) 위에는 어드레스 전극(8)과 평행하게 격벽(9)이 형성되어 있다. 또한, 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 기판(1, 6)은 주사 및 유지 전극(4, 5)에 대해서 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스 전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간이 방전셀(12)을 형성한다.
이러한 구조이므로 방전 전압을 임의의 두 전극, 예를 들면 주사 전극(4)과 어드레스 전극(8) 또는 주사 전극(4)과 유지 전극(5)에 인가한 경우에, 방전에 의해 발생한 전하(전자 또는 양이온)가 유전체층(2)의 표면에 부착되어 전압 강하가 방전이 생기고 방전이 중지된다. 다음에 방전을 일으키기 위해서는 인가 전압의 극성을 반전시킬 필요가 있다.
도 2는 플라즈마 표시 패널의 전극 배열도를 나타낸다.
도 2에 도시한 바와 같이, 플라즈마 표시 패널의 전극은 m×n의 매트릭스 형태를 가지고 있으며, 구체적으로 열 방향으로는 어드레스 전극(A1∼Am)이 배열되어 있고 행 방향으로는 주사 전극(Y1∼Yn) 및 유지 전극(X1∼Xn )이 배열되어 있다. 도 2 에 도시된 셀(12)은 도 1에 도시된 셀(12)에 대응한다. 도 2에서 유지 전극(X1∼Xn )은 동일 전압 파형으로 동시에 구동되므로, 유지 전극(X1∼Xn)은 그 끝이 연결되어 있다.
일반적으로 교류형 플라즈마 표시 패널은 한 프레임이 복수의 서브필드로 분할되어 구동되며, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
리셋 기간은 셀에 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이며, 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는(벽면에 부착되는 전하량을 증가시키는) 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위해서 소정 횟수의 방전을 행하는 기간이다.
교류형 플라즈마 표시 패널은 그 유지방전을 위한 주사 전극 및 유지 전극이 용량성 부하로 작용하기 때문에 주사 전극 및 유지 전극에 대한 커패시턴스 성분(이하, 패널 커패시터라 함)이 존재하며, 유지방전을 위한 파형을 인가하기 위해서는 방전을 위한 소비 전력 이외에 커패시턴스 성분에 소정의 전압을 발생시키기 위한 무효 전력이 필요하다. 이런 무효 전력을 회수하여 재사용하는 회로를 전력 회수 회로라고 한다.
이러한 전력 회수 회로로서 Weber에 의해 제안된 회로(미국특허 4,866,349 및 5,081,400)가 있다. Weber의 전력 회수 회로는 인덕터와 패널 커패시터의 공진 을 이용하여 패널 커패시터를 유지방전 전압(Vs)으로 충전 또는 접지 전압(0V)으로 방전시키는 것으로, 공진을 위해 Vs/2 전압을 충전하고 있는 외부 커패시터가 필요하다.
이때, 이상적인 경우에는 공진만으로 패널 커패시터의 단자 전압이 유지방전 전압(Vs)까지 증가할 수 있지만, 실제 회로의 기생 성분 때문에 유지방전 전압(Vs)까지 증가하지 않는다. 따라서 패널 커패시터의 단자 전압을 유지방전 전압(Vs)으로 유지하기 위해서 스위칭을 하는 경우에 영전압 스위칭이 불가능해지고, 이에 따라 스위치의 턴온시에 스위칭 손실이 매우 커진다는 문제점이 있다. 또한, 종래의 전력 회수 회로에서는 인덕터와 패널 커패시터 사이의 공진만을 이용하므로 패널 커패시터의 단자 전압의 상승 시간이 길어 패널의 방전이 전압의 상승 구간에서 일어날 수 있다.
본 발명이 이루고자 하는 기술적 과제는 영전압을 스위칭을 할 수 있고 방전을 안정적으로 일으킬 수 있는 플라즈마 표시 패널의 전력 회수 회로를 제공하는 것이다.
본 발명의 한 특징에 따르면, 복수의 제1 전극과 제2 전극을 포함하며 상기 제1 전극과 제2 전극에 의해 용량성 부하가 형성되는 패널, 상기 제1 전극에 제1단이 전기적으로 연결된 제1 및 제2 인덕터를 포함하며 상기 제1 전극에 제1 전압과 제2 전압을 교대로 인가하는 제1 구동부, 그리고 입력되는 영상 신호로부터 화면 부하율을 계산하여 상기 제1 구동부의 동작을 제어하는 제어부를 포함하는 플라즈마 표시 장치가 제공된다. 상기 제1 구동부는, 상기 제1 인덕터를 통하여 상기 제1 전극의 전압을 증가시킨 후 상기 제1 전극에 소정 기간 동안 상기 제1 전압을 인가하고, 상기 제1 전극을 상기 제1 전압으로 유지한 상태에서 제1 기간 동안 상기 제2 인덕터에 에너지를 공급하고, 상기 제2 인덕터에 에너지가 공급된 상태에서 상기 제2 인덕터를 통하여 상기 제1 전극의 전압을 감소시킨 후 상기 제1 전극에 상기 제2 전압을 인가한다. 상기 제어부는 상기 화면 부하율이 임계치보다 낮은 경우의 상기 제1 기간을 상기 화면 부하율이 상기 임계치보다 높은 경우의 상기 제1 기간보다 짧게 한다.
본 발명의 한 실시예에 따르면, 상기 화면 부하율은 하나의 서브필드에서 켜지는 방전 셀의 개수로 결정된다.
본 발명의 다른 실시예에 따르면, 상기 화면 부하율은 한 프레임에서 입력되는 영상 신호의 신호 레벨로 결정된다.
본 발명의 또다른 실시예에 따르면, 상기 제1 전압과 제2 전압의 차이는 어드레싱된 셀에서 유지방전을 일으킬 수 있는 전압이다.
본 발명의 또다른 실시예에 따르면, 본 발명의 표시 장치는 상기 제2 전극에 상기 제1 전압과 상기 제2 전압을 교대로 인가하는 제2 구동부를 더 포함한다. 이때, 상기 제1 구동부가 상기 제1 전극에 상기 제1 전압을 인가하는 동안 상기 제2 전극에는 상기 제2 전압이 인가되어 있으며, 상기 제2 구동부가 상기 제2 전극에 상기 제1 전압을 인가하는 동안 상기 제1 전극에는 상기 제2 전압이 인가되어 있 다.
본 발명의 또다른 실시예에 따르면, 상기 제1 구동부는 상기 제1 인덕터의 제2단 및 상기 제2 인덕터의 제2단에 적어도 하나의 스위칭 소자를 통하여 연결되는 커패시터를 더 포함한다. 이때, 상기 커패시터의 방전 에너지는 상기 제1 전극의 전압을 증가시키는 에너지를 포함하며, 상기 커패시터의 충전 에너지는 상기 제1 전극을 상기 제1 기간 동안 상기 제2 인덕터에 공급되는 에너지와 상기 제1 전극의 전압이 감소되면서 공급되는 에너지를 포함한다.
본 발명의 또다른 실시예에 따르면, 상기 커패시터의 충전 에너지가 상기 커패시터의 방전 에너지보다 크다.
본 발명의 또다른 실시예에 따르면, 상기 제1 구동부는 상기 제1 인덕터를 통하여 상기 제1 전극의 전압을 증가시키기 전에 상기 제1 전극을 상기 제2 전압으로 유지한 상태에서 제2 기간 동안 상기 제1 인덕터에 에너지를 공급하며, 상기 제2 기간이 상기 제1 기간보다 짧다.
본 발명의 또다른 실시예에 따르면, 상기 제1 인덕터에 흐르는 전류의 값이 증가하면서 상기 제1 전극의 전압이 상기 제2 전압에서 제3 전압까지 증가하며, 상기 제3 전압은 상기 제1 전압과 상기 제2 전압의 중간에 해당하는 제4 전압과 상기 제1 전압 사이의 전압이다.
본 발명의 또다른 실시예에 따르면, 상기 제1 인덕터와 상기 제2 인덕터는 동일한 인덕터이다.
본 발명의 또다른 실시예에 따르면, 상기 제1 인덕터와 상기 제2 인덕터는 서로 다른 인덕터이다.
본 발명의 다른 특징에 따르면, 복수의 제1 전극과 제2 전극을 포함하며 상기 제1 전극과 제2 전극에 의해 용량성 부하가 형성되는 패널, 상기 제1 전극에 제1 전압과 제2 전압을 교대로 인가하는 제1 구동부, 그리고 입력되는 영상 신호로부터 화면 부하율을 계산하여 상기 제1 구동부의 동작을 제어하는 제어부를 포함하는 플라즈마 표시 장치가 제공된다. 상기 제1 구동부는, 상기 제1 전극에 제1단이 전기적으로 연결된 적어도 하나의 인덕터, 상기 제1 전극과 상기 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되는 제1 스위칭 소자, 상기 제1 전극과 상기 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되는 제2 스위칭 소자, 커패시터, 상기 인덕터의 제2단과 상기 커패시터의 제1단 사이에 전기적으로 연결되는 제3 스위칭 소자, 그리고 상기 인덕터의 제2단과 상기 커패시터의 제1단 사이에 전기적으로 연결되는 제4 스위칭 소자를 포함한다. 상기 제어부는 상기 화면 부하율이 임계치보다 낮은 경우의 상기 제1 스위칭 소자와 상기 제4 스위칭 소자가 동시에 턴온되는 기간을 상기 화면 부하율이 상기 임계치보다 높은 경우의 상기 제1 스위칭 소자와 상기 제4 스위칭 소자가 동시에 턴온되는 기간보다 짧게 한다.
본 발명의 한 실시예에 따르면, 상기 제3 스위칭 소자가 턴온되어 상기 제1 전극의 전압이 증가하고 상기 제1 스위칭 소자가 턴온되어 상기 제1 전극에 상기 제1 전압이 인가되며, 상기 제1 스위칭 소자와 상기 제4 스위칭 소자가 동시에 턴온되어 상기 인덕터에 전류가 주입되며, 상기 제4 스위칭 소자가 턴온되어 상기 제1 전극의 전압이 감소하고 상기 제2 스위칭 소자 턴온되어 상기 제1 전극에 상기 제2 전압이 인가된다.
본 발명의 또다른 특징에 따르면, 제1 전극과 제2 전극 사이에 패널 커패시터가 형성되는 플라즈마 표시 패널의 구동 방법이 제공된다. 본 발명의 구동 방법은, 상기 제1 전극에 전기적으로 연결된 제1 인덕터를 통하여 상기 패널 커패시터를 충전하는 단계, 상기 제1 전극에 제1 전압을 인가하는 단계, 상기 제1 전극을 상기 제1 전압으로 유지한 상태에서 제1 기간 동안 상기 제1 전극에 전기적으로 연결된 제2 인덕터에 전류를 공급하는 단계, 상기 제2 인덕터를 통하여 상기 패널 커패시터를 방전하는 단계, 그리고 상기 제1 전극에 제2 전압을 인가하는 단계를 포함한다. 여기서, 화면에서 켜지는 셀의 개수가 임계치보다 적은 경우의 제1 기간이 켜지는 셀의 개수가 임계치보다 많은 경우의 제1 기간보다 짧다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 패널의 구동 장치와 구동 방법 에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이며, 도 4는 본 발명의 제1 실시예에 따른 전력 회수 회로의 개략적인 도면이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 어드레스 구동부(200), 주사·유지 구동부(300) 및 제어부(400)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어있는 복수의 어드레스 전극(A1∼Am), 행 방향으로 서로 쌍을 이루면서 뻗어있는 복수의 주사 전극(이하 "Y 전극"이라 함)(Y1∼Yn) 및 유지 전극(이하 "X 전극"이라 함)(X1∼X n)을 포함한다. 제어부(400)는 외부로부터 영상 신호를 수신하여 어드레스 구동 제어 신호와 유지방전 제어 신호를 생성하여 각각 어드레스 구동부(200)와 주사·유지 구동부(300)에 인가한다.
어드레스 구동부(200)는 제어부(400)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 셀을 선택하기 위한 어드레스 신호를 해당 어드레스 전극(A1∼Am)에 인가하여 어드레스 방전시킨다. 통상, 어드레스 방전은 한 행의 셀에 대해서 동시에 이루어진다. 즉 해당 Y 전극(Yi)을 로우 레벨의 전압으로 다른 Y 전극을 하이 레벨의 전압으로 한 상태에서 발광/비발광 패턴 신호를 어드레스 전극(A1∼Am )에 인가한다. 그러면 발광 패턴 신호가 인가된 어드레스 전극과 해당 Y 전극(Yi) 사 이에서 방전이 일어나서 벽 전하의 행 패턴이 형성된다. 이러한 행 패턴 형성을 모든 Y 전극(Y1∼Yn)에 대해서 실행하여 1 서브필드 전체의 어드레싱이 이루어진다.
주사·유지 구동부(300)는 제어부(400)로부터 유지방전 제어 신호를 수신하여 Y 전극(Y1∼Yn)과 X 전극(X1∼Xn)에 유지방전 펄스를 번갈아 입력함으로써 선택된 셀에 대하여 유지방전을 각 서브필드마다 소정 횟수만큼 반복하여 행하여, 소정 휘도의 서브필드 화상을 표시한다.
본 발명의 실시예에 따른 주사·유지 구동부(300)는 무효 전력을 회수하여 재사용하는 회로인 전력 회수 회로를 포함하는데, 본 발명의 실시예에 따른 전력 회수 회로를 도 4에 도시하였다.
도 4에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 전력 회수 회로는 Y 전극 유지부(310), X 전극 유지부(320), Y 전극 충방전부(330) 및 X 전극 충방전부(340)를 포함한다.
Y 전극 유지부(310)는 2개의 스위치(Ys, Yg)를 포함하며, X 전극 유지부(320)는 2개의 스위치(Xs, Xg)를 포함한다. Y 전극 충방전부(330)는 스위치(Yr, Yf), 인덕터(L1) 및 전력 회수용 커패시터(Cyer1 , Cyer2)를 포함하며, X 전극 충방전부(340)는 스위치(Xr, Xf), 인덕터(L2) 및 전력 회수용 커패시터(C xer1, Cxer2)를 포함한다. 도 4에서는 이들 스위치(Ys, Yg, Yr, Y f, Xs, Xg, Xr, Xf)를 n채널형 전계 효과 트랜지스터로 도시하였으며, 스위치(Ys, Yg, Xs, X g)의 소스에서 드레 인 방향으로 바디 다이오드가 형성된다.
스위치(Ys)의 제1단(드레인) 및 스위치(Xs)의 제1단(드레인)은 유지방전 전압(Vs)에 연결되어 있다. 스위치(Ys)의 제2단(소스) 및 스위치(Yg)의 제1단(드레인)은 패널 커패시터(Cp)의 Y 전극에 연결되고, 스위치(Xs)의 제2단(드레인) 및 스위치(Xg)의 제1단(소스)은 패널 커패시터(Cp)의 X 전극에 연결되어 있다. 그리고 스위치(Yg)의 제2단(소스) 및 스위치(Xg)의 제2단(소스)은 접지 전압에 연결되어 있다. 패널 커패시터(Cp)의 양단의 전압(Vy, Vx)은 이들 4개의 스위치(Y s, Yg, Xs, Xg)의 스위칭 동작에 의해 유지방전 전압(Vs) 또는 접지 전압을 유지할 수 있다.
커패시터(Cyer1)는 제1단이 유지방전 전압(Vs)에 연결되고 제2단이 커패시터(Cyer2)의 제2단에 연결되어 있다. 커패시터(Cyer2)의 제2단은 접지 전압에 연결되어 있으며, 인덕터(L1)의 제1단은 Y 전극에 연결되어 있다. 스위치(Yr)는 제1단(드레인)이 커패시터(Cyer2)의 제1단에 연결되고 제2단(소스)이 인덕터(L1)의 제2단에 연결되어 있다. 스위치(Yf)는 제1단(드레인)이 인덕터(L1)의 제2단에 연결되고 제2단(소스)이 커패시터(Cyer2)의 제1단에 연결되어 있다. 그리고 Y 전극 충방전부(330)는 커패시터(Cyer2)의 제1단, 스위치(Yr) 및 인덕터(L1)의 제2단 사이의 경로에 형성되는 다이오드(Dy1) 및 인덕터(L1)의 제2단, 스위치(Yf) 및 커패시터(Cyer2)의 제1단 사이의 경로에 형성되는 다이오드(Dy2)를 더 포함할 수 있다. 이러한 다이오드(Dy1, Dy2)는 스위치(Yr, Yf)의 바디 다이오드 때문에 생길 수 있는 전류 경로를 차단한다.
마찬가지로, 커패시터(Cxer1)는 제1단이 유지방전 전압(Vs)에 연결되고 제2단이 커패시터(Cxer2)의 제2단에 연결되어 있다. 커패시터(Cxer2)의 제2단은 접지 전압에 연결되어 있으며, 인덕터(L2)의 제1단은 X 전극에 연결되어 있다. 스위치(Xr)는 제1단(드레인)이 커패시터(Cxer2)의 제1단에 연결되고 제2단(소스)이 인덕터(L2)의 제2단에 연결되어 있다. 스위치(Xf)는 제1단(드레인)이 인덕터(L2)의 제2단에 연결되고 제2단(소스)이 커패시터(Cxer2)의 제1단에 연결되어 있다. 그리고 X 전극 충방전부(340)는 커패시터(Cxer2)의 제1단, 스위치(Xr) 및 인덕터(L2)의 제2단 사이의 경로에 형성되는 다이오드(Dx1) 및 인덕터(L2)의 제2단, 스위치(Xf) 및 커패시터(C xer2)의 제1단 사이의 경로에 형성되는 다이오드(Dx2)를 더 포함할 수 있다. 이러한 다이오드(Dx1, Dx2)는 스위치(Xr, Xf)의 바디 다이오드 때문에 생길 수 있는 전류 경로를 차단한다.
여기서, Y 전극 충방전부(330)는 인덕터(L1)와 패널 커패시터(Cp)의 공진을 이용하여 Y 전극을 유지방전 전압(Vs)으로 충전하거나 접지 전압으로 방전시키는 역 할을 하며, X 전극 충방전부(340)는 인덕터(L2)와 패널 커패시터(Cp)의 공진을 이용하여 X 전극을 유지방전 전압(Vs)으로 충전하거나 접지 전압으로 방전시키는 역할을 한다.
다음, 도 5, 도 6a 내지 도 6h, 도 7 및 도 8을 참조하여 본 발명의 제1 실시예에 따른 전력 회수 회로의 시계열적 동작 변화를 설명한다. 여기서, 동작 변화는 16개의 모드(M1∼M16)로 일순하며, 모드 변화는 스위치의 조작에 의해 생긴다. 그리고 여기서 공진으로 칭하고 있는 현상은, 연속적 발진은 아니며 스위치(Yr, Yf , Xr, Xf)의 턴온시에 생기는, 인덕터(L1 또는 L2)와 패널 커패시터(C p)의 조합에 의한 전압 및 전류의 변화 현상이다. 또한, 도 5에 나타낸 각 스위치의 파형도에서 로우 레벨이 턴오프, 하이 레벨이 턴온 상태를 의미한다.
도 5는 본 발명의 제1 실시예에 따른 전력 회수 회로의 동작 타이밍도이며, 도 6a 내지 도 6h는 본 발명의 제1 실시예에 따른 전력 회수 회로의 각 모드에서의 전류 경로를 나타내는 도면이다. 도 7은 본 발명의 제1 실시예에 따른 전력 회수 회로에서 전력 회수용 커패시터의 방전 및 충전 전류를 나타내는 도면이며, 도 8은 본 발명의 제1 실시예에 따른 전력 회수 회로의 모드 2에서의 등가 회로도이다.
본 발명의 제1 실시예에서는 모드 1(M1)이 시작되기 전에 스위치(Yg, Xg)가 턴온되어 Y 전극 및 X 전극 전압(Vy, Vx)이 각각 0V로 유지되어 있는 것으로 한다. 그리고 커패시터(Cyer1, Cyer2, Cxer1, Cxer2)에는 각각 V 1, V2, V3 및 V4의 전압이 충전되 어 있는 것으로 가정한다.
① 모드 1(M1) - 도 6a 참조
도 5의 M1을 보면, 모드 1 구간에서는 스위치(Yg, Xg)가 턴온된 상태에서 스위치(Yr)가 턴온된다. 스위치(Yg, Xg)가 턴온된 상태에서 스위치(Y r)가 턴온되면, 도 6a에 도시한 바와 같이 커패시터(Cyer2), 스위치(Yr), 인덕터(L1), 스위치(Y g)로 전류 경로가 형성된다.
따라서, 도 5에 도시한 바와 같이 인덕터(L1)에 흐르는 전류(IL1)는 V2 /L1의 증가 속도로 선형적으로 증가하며, 인덕터(L1)에는 자기(magnetic) 에너지가 축적된다.
② 모드 2(M2) - 도 6b 참조
도 5의 M2를 보면, 모드 2 구간에서는 스위치(Yr, Xg)가 턴온된 상태에서 스위치(Yg)가 턴오프된다. 그러면, 도 6b에 도시한 바와 같이 커패시터(Cyer2), 스위치(Yr), 인덕터(L1), 패널 커패시터(Cp), 스위치(Xg)로 전류 경로가 형성되어 인덕터(L1)와 패널 커패시터(Cp) 사이에서 공진이 발생한다. 이 공진에 의해 Y 전극 전압(Vy)은 증가, 즉 패널 커패시터(Cp)가 충전되게 된다. 그리고 Y 전극 전압(V y)은 모드 1에서 전류 경로 전체에 저장된 에너지 성분 때문에 회로에 기생 성분이 있는 경우에도 유지방전 전압(Vs)까지 충분히 증가할 수 있다.
③ 모드 3(M3) - 도 6c 참조
도 5의 M3을 보면, 모드 3 구간에서는 스위치(Yr, Xg)가 턴온된 상태에서 스위치(Ys)가 턴온된다.
근사적으로 보면, Y 전극 전압(Vy)은 스위치(Ys)의 바디 다이오드 때문에 유지방전 전압(Vs)을 넘지 않으며, Y 전극 전압(Vy)이 유지방전 전압(Vs )을 넘을 때는 자동적으로 스위치(Ys)의 바디 다이오드가 턴온되게 된다. 또한 모드 3이 되면 스위치(Ys) 자신도 채널이 턴온되게 된다. 따라서 스위치(Ys)는 드레인-소스 사이의 전압이 0V인 상태에서 턴온되는 영전압 스위칭을 하므로, 바디 다이오드의 전력 손실을 무시하면 스위치(Ys)의 스위칭 손실이 발생하지 않는다. 이와 같이 스위치(Ys)가 턴온되면 Y 전극 전압(Vy)은 유지방전 전압(Vs)을 유지하게 된다. 따라서 패널 커패시터(Cp)의 양단 전압(Vy-Vx)(이하, 패널 전압이라 함)이 유지방전 전압(V s)으로 유지되어 패널은 발광하게 된다.
그리고 인덕터(L1)에 흐르던 전류(IL1)는 스위치(Yr), 인덕터(L1 ), 스위치(Ys)의 바디 다이오드 및 커패시터(Cyer1)의 경로를 통하여 선형적으로 감소한다. 즉 인덕터(L1)에 저장된 에너지는 커패시터(Cyer1)로 회수된다. 그리고 이 전류에 의해 커패시터(Cyer1)의 전압(V1)이 변화하면 커패시터(Cyer2)에도 전류가 흐른다.
④ 모드 4(M4) - 도 6d 참조
도 5의 M4를 보면, 모드 4 구간에서는 인덕터(L1)에 흐르는 전류(IL1)가 0A까지 감소하면 스위치(Yr)가 턴오프된다. 이때, 스위치(Ys, Xg)가 턴온되어 있으므로 Y 및 X 전극 전압(Vy, Vx)은 각각 유지방전 전압(Vs) 및 접지 전압으로 유지된다.
⑤ 모드 5(M5) - 도 6e 참조
도 5의 M5를 보면, 모드 5 구간에서는 스위치(Ys, Xg)가 턴온된 상태에서 스위치(Yf)가 턴온되어, 도 6e에 도시한 바와 같이 스위치(Ys), 인덕터(L1 ), 스위치(Yf), 커패시터(Cyer2)로 전류 경로가 형성된다. 따라서, 모드 5 구간에서 인덕터(L1)에 흐르는 전류(IL1)는 선형적으로 감소하며(화살표와 반대 방향의 전류가 증가), 인덕터(L1)에는 자기 에너지가 축적된다.
⑥ 모드 6(M6) - 도 6f 참조
도 5의 M6을 보면, 모드 6 구간에서는 스위치(Yf, Xg)가 턴온된 상태에서 스위치(Ys)가 턴오프된다. 그러면, 도 6f에 도시한 바와 같이 스위치(Xg)의 바디 다이오드, 패널 커패시터(Cp), 인덕터(L1), 스위치(Yf) 및 커패시터(C yer2)로 전류 경로가 형성되어 인덕터(L1)와 패널 커패시터(Cp) 사이에서 공진이 발생한다. 이 공진에 의해 패널 커패시터(Cp)의 Y 전극 전압(Vy)은 감소, 즉 패널 커패시터(Cp )가 방전되게 된다.
⑦ 모드 7 (M7) - 도 6g 참조
도 5의 M7을 보면, 모드 7 구간에서는 스위치(Yf, Xg)가 턴온된 상태에서, 스위치(Yg)가 턴온된다.
Y 전극 전압(Vy)은 스위치(Yg)의 바디 다이오드 때문에 접지 전압(0V)을 넘어서 음 전위로 되지 않으며, Y 전극 전압(Vy)이 접지 전압(0V)보다 작아질 때는 자동적으로 스위치(Yg)의 바디 다이오드가 턴온되게 된다. 또한 모드 7이 되면 스위치(Yg)도 채널이 턴온되게 된다. 따라서 스위치(Yg)는 영전압 스위칭을 하므로 스위치(Yg)의 스위칭 손실이 발생하지 않는다.
이와 같이 스위치(Yg)가 턴온되면 Y 전극 전압(Vy)은 접지 전압(0V)을 유지하게 된다. 그리고 인덕터(L1)에 흐르던 전류(IL1)는 스위치(Yg)의 바디 다이오드, 인덕터(L1), 스위치(Yf) 및 커패시터(Cyer2)의 경로를 통해 증가한다. 즉, 인덕터(L1)에 저장된 에너지는 스위치(Yf)를 통해 커패시터(Cyer2)로 회수된다.
⑧ 모드 8(M8) - 도 6h 참조
도 6의 M8을 보면, 모드 8 구간에서는 인덕터(L1)에 흐르는 전류(IL1)가 음의 값에서 0A까지 증가하면 스위치(Yf)가 턴오프된다. 이때, 스위치(Yg, Xg )가 턴온되어 있으므로 패널 커패시터(Cp)의 Y 및 X 전극 전압(Vy, Vx)은 각각 접지 전압(0V)으로 계속 유지된다.
모드 1 내지 8(M1∼M8)의 과정을 통해 패널 전압(Vy-Vx)은 0V에서 Vs 사이를 스윙할 수 있다. 그리고 도 5에 나타낸 바와 같이 모드 8(M8) 이후의 모드 9 내지 16(M9∼M16)에서의 스위치(Xs, Xg, Xr, Xf) 및 스위치(Y s, Yg, Yr, Yf)는 각각 모드 1 내지 8(M1∼M8)에서의 스위치(Ys, Yg, Yr, Yf) 및 스위치(X s, Xg, Xr, Xf)와 동일하게 동작한다. 따라서 모드 9 내지 16(M9∼M16)에서 패널 커패시터(Cp)의 X 전극 전압(Vx)은 모드 1 내지 8(M1∼M8)에서의 Y 전극 전압(Vy)과 동일한 파형을 가진다. 그러므로, 모드 9 내지 16(M9∼M16)에서의 패널 전압(Vy-Vx)은 0V에서 -Vs 사이를 스윙하게 된다. 이러한 모드 9 내지 16(M9∼M16)에서의 동작에 대한 자세한 설명은 모드 1 내지 8(M1∼M8)의 설명을 통하여 당업자라면 용이하게 알 수 있으므로 생략한다.
그리고 본 발명의 제1 실시예에서는 도 5 및 도 7에 나타낸 바와 같이 커패시터(Cyer2)에 충전된 전압(V2)이 커패시터(Cyer1)에 충전된 전압(V 1)보다 커지도록 모드 1의 시간(Δt1)을 모드 5의 시간(Δt5)보다 짧게 하였다. 즉, 스위치(Yr , Yg)가 동시에 턴온되는 시간을 스위치(Ys, Yf)가 동시에 턴온되는 시간보다 짧게 하였다. 이와 같이 하면, 도 7에 나타낸 바와 같이 커패시터(Cyer2)에서 방전되는 전류(에너 지)의 값보다 커패시터(Cyer2)를 충전하는 전류(에너지)의 값이 커진다. 이러한 동작이 반복되어 평형 상태에 도달하면 커패시터(Cyer2)의 전압(V2)이 커패시터(C yer1)의 전압(V1)보다 커지게 된다. 즉, 커패시터(Cyer2)의 전압(V2)이 V s/2보다 큰 전압으로 유지되게 된다.
그리고 모드 2가 시작할 때 인덕터(L1)에 흐르는 전류를 Ip1이라 하고 커패시터(Cyer2)를 V2를 공급하는 전원으로 가정하여 모드 2 구간에서의 Y 전극 충방전부(330)를 모델링하면 도 8과 같다. 도 8의 회로에서 인덕터(L1)에 흐르는 공진 전류(IL1)와 Y 전극 전압(Vy)을 구하면 각각 수학식 1 및 2와 같이 된다.
Figure 112003045314510-pat00001
Figure 112003045314510-pat00002
수학식 1 및 2에서
Figure 112003045314510-pat00003
와
Figure 112003045314510-pat00004
는 각각 수학식 3 및 4와 같이 주어진다.
Figure 112003045314510-pat00005
Figure 112003045314510-pat00006
수학식 1에서 IL1이 정점에 도달하는 시간(tpk)은
Figure 112003045314510-pat00007
가 1일 때, 즉
Figure 112003045314510-pat00008
가 π/2일 때이다. 따라서 도 5에 나타낸 바와 같이 인덕터(L1)의 전류(IL1)가 정점에 도달하는 시간(tpk)에서 패널 커패시터(Cp)의 Y 전극 전압(Vy )이 V2 전압, 즉 Vs/2보다 큰 전압으로 된다. 그리고 수학식 2를 보면 Y 전극 전압(Vy)은 유지방전 전압(Vs) 이상으로 증가할 수 있으므로, 기생 성분이 있는 경우라도 공진 만으로 Y 전극 전압(Vy)을 유지방전 전압(Vs)까지 충분히 증가시킬 수 있다. 따라서 스위치(Ys)를 영전압 스위칭할 수 있다.
또한, 인덕터(L1)의 전류(IL1)가 정점이 되었을 때 Y 전극 전압(Vy)은 V s/2보다 큰 전압이 되므로, Y 전극 전압(Vy)이 유지방전 전압(Vs)이 되기까지는 정점에서 약간의 시간만 경과하면 된다. 즉, Y 전극 전압(Vy)이 유지방전 전압(Vs)까지 증가하는 시간이 짧아진다.
그리고 도 5에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극 전압(Vy)이 상승하는 구간(모드 2)의 후반에서 인덕터(L1)에는 많은 양의 전류가 남아 있다. 그런데 셀의 상태에 따라 패널 전압의 상승 구간(모드 2)에서 방전이 개시될 수 있는 데, 종래 기술과 같은 경우에는 상승 구간에서 인덕터에 축적된 에너지가 적어서 방전이 정상적으로 유지되지 않는다. 그러나 본 발명의 제1 실시예에서는 패널 전압의 상승 구간에서 인덕터(L1)에 많은 양의 에너지가 축적되어 있으므로, 모드 2 구간에서 방전이 개시될 때 인덕터(L1)에서 방전 전류를 충분히 공급할 수 있다. 따라서 모드 3에서 스위치(Ys)가 턴온되어 유지방전 전압(Vs)이 제공될 때까지 방전을 안정적으로 유지할 수 있다.
이와 같이 본 발명의 제1 실시예에서는 전력 회수용 커패시터(Cyer2)에 충전되는 전압(V2)을 Vs/2보다 크게 해서, 패널 전압을 유지방전 전압까지 충분히 증가시키고, 인덕터(L1)에 축적되어 있는 에너지를 방전에 이용할 수 있다. 그리고 본 발명의 제1 실시예에서는 패널 커패시터(Cp)에서 Y 전극 전압과 X 전극 전압을 독립적으로 변경시킬 수 있다.
이상에서 설명한 본 발명의 제1 실시예에서는 Y 전극 충방전부(330)에서 두 개의 전력 회수용 커패시터(Cyer1, Cyer2)를 사용하였지만, 이와는 달리 커패시터(Cyer1)를 제거하고 커패시터(Cyer2)만 사용하여도 된다. 이때는 모드 3에서 인덕터(L1)에 남아 있는 전류를 유지방전 전압(Vs)측으로 회수하면 된다. 그리고 스위치(Yr, Yf)에 커패시터(Cyer2) 대신에 V2 전압을 공급하는 전원을 연결하여도 된다.
이상으로 본 발명의 제1 실시예에서는 두 전극 중 하나의 전극을 접지 전압(0V)으로 유지한 상태에서 다른 전극에 유지방전 전압(Vs)을 인가하였다. 이와는 달리 하나의 전극에 Vs/2 전압을 인가하고 다른 전극 -Vs/2 전압을 인가하여 두 전극의 전압 차이를 유지방전 전압(Vs)으로 할 수도 있다. 아래에서는 이러한 실시예에 대하여 도 9를 참조하여 설명한다.
도 9는 본 발명의 제2 실시예에 따른 전력 회수 회로의 개략적인 도면이다.
도 9에 나타낸 바와 같이, 본 발명의 제2 실시예에 따른 전력 회수 회로는 도 4의 전력 회수 회로와 달리 스위치(Ys, Xs)의 제1단이 각각 유지방전 전압(V s)의 절반에 해당하는 전압(Vs/2)에 연결되어 있으며, 스위치(Yg, Xg)의 제2단이 -Vs/2 전압에 연결되어 있다. 그리고 도 9의 전력 회수 회로에서는 앞에서 설명한 것처럼 커패시터(Cyer1, Cxer1)를 제거하였다. 도 9의 회로에서 나머지 연결 관계는 도 4의 회로와 동일하므로 자세한 설명은 생략한다.
도 9의 회로에서 스위치(Ys, Yg, Yr, Yf, Xs, X g, Xr, Xf)의 구동 타이밍은 도 5의 타이밍과 동일하다. 또한, 도 5와 같이 모드 1의 기간을 짧게 하고 모드 5의 기간을 길게 하여 커패시터(Cyer2)의 방전 에너지를 커패시터(Cyer2)의 충전 에너지보다 작게 하여, 커패시터(Cyer2, Cxer2)의 전압(V2, V4)을 V s/2 전압과 -Vs/2 전압의 중간 전압인 0V보다 크고 Vs/2 전압보다는 작은 전압으로 한다.
이와 같이 하면, 모드 1 내지 8(M1∼M8)의 과정을 통해 패널 전압(Vy-Vx)은 0V에서 Vs 전압 사이를 스윙할 수 있으며, 모드 9 내지 16(M9∼M16)에서의 패널 전압(Vy-Vx)은 0V에서 -Vs 사이를 스윙하게 된다. 즉, 도 9에서는 -V s/2 전압과 Vs/2 전압이 Y 전극과 X 전극에 교대로 인가됨으로써 유지방전이 행해질 수 있다. 그리고 본 발명의 제2 실시예에 따른 전력 회수 회로의 동작은 제1 실시예로부터 당업자라면 용이하게 알 수 있으므로 자세한 설명을 생략한다.
이와 같이 본 발명의 제2 실시예에 의하면, Y 및 X 전극 전압(Vy, Vx)의 최대 크기가 Vs/2 전압이므로 제1 실시예에 비해서 구동 전압의 크기를 줄일 수 있다.
또한 본 발명의 제2 실시예에서는 Y 및 X 전극 전압(Vy, Vx)을 -Vs/2 전압과 Vs/2 전압을 사용하여 변경하였지만, 이와는 달리 Vh 전압과 (Vh-V s) 전압을 사용할 수도 있다. 그리고 앞에서 설명한 전력 회수용 커패시터에 (2Vh-Vs)/2 전압 또는 이 보다 큰 전압을 충전할 수도 있다.
그리고 본 발명의 제1 내지 제2 실시예에서는 Y 전극 전압(Vy)의 상승 및 하강에 동일한 인덕터(L1)를 사용하였지만, Y 전극 전압(Vy)의 상승 및 하강 시에 서로 다른 인덕터를 사용할 수 있다. 아래에서는 이러한 실시예에 대하여 도 10을 참조하여 설명한다.
도 10은 본 발명의 제3 실시예에 따른 전력 회수 회로의 개략적인 도면이다.
도 10에 나타낸 바와 같이, 본 발명의 제3 실시예에 따른 전력 회수 회로는 제1 실시예와 달리 인덕터(L1) 대신에 2개의 인덕터(L11, L12)가 패널 커패시터(C p)의 Y 전극에 병렬로 연결되고 인덕터(L2) 대신에 2개의 인덕터(L21, L22)가 X 전극에 병렬로 연결되어 있다. 즉, 인덕터(L11)는 Y 전극과 스위치(Yr) 사이에 연결되고 인덕터(L12)는 Y 전극과 스위치(Yf) 사이에 연결되어 있다. 마찬가지로, 인덕터(L 21)는 X 전극과 스위치(Xr) 사이에 연결되고 인덕터(L22)는 X 전극과 스위치(Xf ) 사이에 연결되어 있다.
이와 같이 하면, 도 5의 모드 1 내지 3(M1∼M3)에서는 인덕터(L11)를 통하여 전류가 흐르고 모드 5 내지 7(M5∼M7)에서는 인덕터(L12)를 통하여 전류가 흐른다. 마찬가지로 모드 9 내지 11(M9∼11)에서는 인덕터(L21)를 통하여 전류가 흐르고 모드 13 내지 15(M13∼M15)에서는 인덕터(L22)를 통하여 전류가 흐른다.
이러한 제3 실시예에서는 하나의 인덕터에는 한 방향의 전류만 흐르므로 제1 실시예에 비해 소비 전력을 줄일 수 있다.
또한, 본 발명의 제1 내지 제3 실시예에서는 X 전극 전압(Vx)과 Y 전극 전압(Vy)을 독립적으로 변경시키는 경우를 예로 들었지만, 이와는 달리 X 전극 전압(Vx)과 Y 전극 전압(Vy)을 같이 변경시킬 수 있다. 아래에서는 이러한 실시예에 대해서 도 11을 참조하여 상세하게 설명한다.
도 11은 본 발명의 제4 실시예에 따른 전력 회수 회로의 동작 타이밍도이다.
도 11에 나타낸 바와 같이, 본 발명의 제4 실시예에 따른 전력 회수 회로의 동작은 제1 실시예에 따른 전력 회수 회로에서 동작 타이밍이 변경되었다. 즉, 도 11을 보면, 도 5의 타이밍도에서의 모드 1과 모드 13(M1, M13)이 모드 1(N1)로, 모드 2와 모드 14(M2, M14)가 모드 (N2)로, 모드 3과 모드 15(M3, M15)가 모드 3(N3)으로, 모드 5와 모드 9(M5, M9)가 모드 5(N5)로, 모드 6과 모드 10(M6, M10)이 모드 6(N6)으로, 모드 7과 모드 11(M7, M11)이 모드 (N7)로 중첩되었으며 모드 8과 모드 16(M8, M16)이 제거되었다. 또한 도 5의 모드 4(M4)와 모드 12(M12)가 각각 도 11의 모드 4(N4)와 모드 8(N8)에 대응한다.
아래에서는 도 5 및 도 11을 참조하여 본 발명의 제4 실시예에 따른 전력 회수 회로의 시계열적 동작 변화에 대해서 간략하게 설명한다.
도 11의 N1을 보면, 모드 1(N1) 구간에서는 스위치(Yg, Xs)가 턴온된 상태에서 스위치(Xf)가 먼저 턴온되어, 스위치(Xs), 인덕터(L2), 스위치(X f), 커패시터(Cxer2)로 각각 전류 경로가 형성된다. 다음에 일정 시간이 경과한 후에 스위치(Yr)가 턴온되어 커패시터(Cyer2), 스위치(Yr), 인덕터(L1 ), 스위치(Yg)로 전류 경로가 형성된다. 따라서, 도 11에 도시한 바와 같이 인덕터(L1, L2)에 흐르는 전류(IL1, IL2)의 크기는 각각 V2/L1 및 (Vs-V 4)/L2의 기울기를 가지고 선형적으로 증가하며, 인덕터(L1, L2)에는 자기(magnetic) 에너지가 축적된다.
도 11의 N2를 보면, 모드 2(N2) 구간에서는 스위치(Yr, Xf)가 턴온된 상태에서 스위치(Yg, Xs)가 턴오프된다. 그러면 커패시터(Cyer2), 스위치(Y r), 인덕터(L1), 패널 커패시터(Cp), 인덕터(L2), 스위치(Xf) 및 커패시터(Cxer2 )로 전류 경로가 형성되어 인덕터(L1, L2)와 패널 커패시터(Cp) 사이에서 공진이 발생한다. 이 공진에 의해 패널 커패시터(Cp)의 Y 전극 전압(Vy)은 증가하고 X 전극 전압(Vx)은 감소하게 된다. 이때, 앞의 실시예에서 설명한 것처럼 커패시터(Cyer2)의 전압(V2)은 Vs /2 전압보다 크므로 인덕터(L1)에 흐르는 전류(IL1)가 정점에 도달했을 때 Y 전극 전압(V y)은 Vs/2 전압보다 큰 전압으로 된다.
도 11의 N3을 보면, 모드 3(N3) 구간에서는 스위치(Yr, Xf)가 턴온된 상태에서 스위치(Ys, Xg)가 턴온되어, Y 및 X 전극 전압(Vy, Vx)이 각각 유지방전 전압(Vs) 및 접지 전압으로 유지된다. 그리고 인덕터(L1)에 흐르던 전류(IL1)는 스위치(Y r), 인덕터(L1), 스위치(Ys)의 바디 다이오드 및 커패시터(Cyer1)의 경로를 통하여 회수되고, 인덕터(L2)에 흐르던 전류(IL2)는 스위치(Xg)의 바디 다이오드, 인덕터(L 2), 스위치(Xf) 및 커패시터(Cxer2)의 경로를 통하여 회수된다.
도 11의 N4를 보면, 모드 4(N4) 구간에서는 먼저 인덕터(L2)에 흐르는 전류(IL2)가 0A로 되면 스위치(Xf)가 턴오프되고, 일정 시간이 경과한 후 인덕터(L 2)에 흐르는 전류(IL2)가 0A로 되면 스위치(Yr)가 턴오프된다.
도 11의 N5를 보면, 모드 5(N5) 구간에서는 스위치(Ys, Xg)가 턴온된 상태에서 먼저 스위치(Yf)가 턴온되어, 스위치(Ys), 인덕터(L1), 스위치(Y f), 커패시터(Cyer2)로 전류 경로가 형성된다. 그리고 일정 시간이 경과한 후 스위치(Xr )가 턴온되어 커패시터(Cxer2), 스위치(Xr), 인덕터(L2), 스위치(X g)로 전류 경로가 형성된다. 따라서 인덕터(L1, L2)에는 자기 에너지가 축적된다.
도 11의 N6을 보면, 모드 6(N6) 구간에서는 스위치(Yf, Xr)가 턴온된 상태에서 스위치(Ys, Xg)가 턴오프된다. 그러면 도시한 바와 같이 커패시터(Cxer2 ), 스위치(Xr), 인덕터(L2), 패널 커패시터(Cp), 인덕터(L1), 스위치(Y f) 및 커패시터(Cyer2)로 전류 경로가 형성되어 인덕터(L1, L2)와 패널 커패시터(C p) 사이에서 공진이 발생한다. 이 공진에 의해 패널 커패시터(Cp)의 Y 전극 전압(Vy)은 감소하고 X 전극 전압(Vx)은 증가하게 된다. 이때, 커패시터(Cxer2)의 전압(V4 )은 Vs/2 전압보다 크므로 인덕터(L2)에 흐르는 전류(IL2)가 정점에 도달했을 때 X 전극 전압(Vx)은 Vs/2 전압보다 큰 전압으로 된다.
도 11의 N7을 보면, 모드 7(N7) 구간에서는 스위치(Yf, Xr)가 턴온된 상태에서 스위치(Yg, Xs)가 턴온되어, Y 및 X 전극 전압(Vy, Vx)은 각각 접지 전압(0V) 및 유지방전 전압(Vs)으로 유지된다. 그리고 인덕터(L1)에 흐르던 전류(IL1 )는 스위치(Yg)의 바디 다이오드, 인덕터(L1), 스위치(Yf) 및 커패시터(C yer2)의 경로를 통해 회수되고, 인덕터(L2)에 흐르던 전류(IL2)는 스위치(Xr), 인덕터(L 2), 스위치(Xs)의 바디 다이오드 및 커패시터(Cxer1)의 경로를 통해 회수된다.
도 11의 N8을 보면, 모드 8(N8) 구간에서는 먼저 인덕터(L1)에 흐르는 전류(IL1)가 0A로 되면 스위치(Yf)가 턴오프되고, 다음 인덕터(L2)에 흐르는 전류(IL2)가 0A로 되면 스위치(Xr)가 턴오프된다.
이와 같이 본 발명의 제4 실시예에서는 모드 1 내지 8(N1∼N8)의 과정을 통해 패널 전압(Vy-Vx)은 -Vs에서 Vs 사이를 스윙할 수 있다. 그리고 모드 1(N1)에서의 스위치(Yr, Yg)가 동시에 턴온되는 시간을 모드 5(N5)에서의 스위치(Yf , Ys)가 동시에 턴온되는 시간보다 짧게 하여, 커패시터(Cyer2)의 방전 에너지를 커패시터(Cyer2 )의 충전 에너지보다 작게 할 수 있다. 즉, 커패시터(Cyer2)의 전압(V2)을 Vs /2 전압보다 크게 할 수 있다. 마찬가지로 모드 1(N1)에서의 스위치(Xf, Xs)가 동시에 턴온되는 시간을 모드 5(N5)에서의 스위치(Xr, Xg)가 동시에 턴온되는 시간보다 길게 하여 커패시터(Cxer2)의 충전 에너지를 커패시터(Cxer2)의 방전 에너지보다 크게 한다. 즉, 커패시터(Cxer2)의 전압(V4)을 Vs/2 전압보다 크게 할 수 있다.
이상으로 전력 회수 회로 중 Y 전극에 연결되는 회로를 중심으로 본 발명의 제1 내지 제4 실시예에 대해서 설명하였다. 이러한 전력 회수 회로는 Y 전극 이외에 앞에서 설명한 것처럼 X 전극에 연결할 수도 있으며, 또한 어드레스 전극에도 연결하여 사용할 수 있다. 어드레스 전극에 연결하는 경우에는 유지방전 전압(Vs) 대신에 어드레싱에 필요한 전압까지 패널 커패시터를 충전하면 된다.
그리고 제1 내지 제4 실시예에서는 전력 회수용 커패시터(Cyer2, Cxer2)에 충전된 전압(V2, V4)의 크기가 Vs/2 전압보다 크며 인덕터(L1, L 2)에 미리 전류를 흐르게 한 상태에서 공진을 일으키므로, Y 전극 전압(Vy) 상승시 및 X 전극 전압(Vx) 상승시에 큰 전류가 흐르게 된다. 일반적으로 플라즈마 표시 장치는 전체 화면에서 방전하는 셀의 개수가 많으면 소비 전력이 증가하므로, 소비 전력을 일정 수준으로 제한하기 위해 자동 전력 제어 방법이 플라즈마 표시 장치에 사용된다. 이러한 자동 전력 제어 방법은 전체 화면에서 방전하는 셀의 개수(화면 부하율)에 따라 유지 기간에서의 유지방전 펄스의 개수를 조절하는 방법이다. 즉, 자동 전력 제어 방법은 화면 부하율이 증가함에 따라 전체 서브필드의 유지방전 펄스의 개수를 일정 비율로 줄여서 소비 전력을 제한한다.
그런데 본 발명의 제1 내지 제4 실시예에서는 화면 부하율이 낮은 경우에 유 지방전 펄스의 개수가 많으므로 큰 전류가 유지방전 펄스의 개수만큼 반복해서 흐르기 때문에, 전력 회수 회로에서 발열이 증가한다. 아래에서는 전력 회수 회로의 발열을 줄일 수 있는 실시예에 대해서 도 12, 도 13a 및 도 13b를 참조하여 상세하게 설명한다. 그리고 도 12, 도 13a 및 도 13b에서는 도 3 내지 도 6h에서 설명한 플라즈마 표시 장치 및 전력 회수 회로와 Y 전극을 기초로 설명한다.
도 12는 본 발명의 제5 실시예에 따른 플라즈마 표시 장치의 제어부의 개략적인 블록도이다. 도 13a는 화면 부하율이 높을 때의 Y 전극 전압을 나타내는 도면이며, 도 13b는 화면 부하율이 낮을 때의 Y 전극 전압을 나타내는 도면이다.
도 12에 나타낸 바와 같이, 본 발명의 제5 실시예에 따른 플라즈마 표시 장치의 제어부(400)는 데이터 처리부(410), 화면 부하율 판단부(420) 및 하강 중첩 시간 결정부(430)를 포함한다.
데이터 처리부(410)는 입력되는 영상 신호를 서브필드별 온/오프 데이터로 변환한다. 플라즈마 표시 패널에서 256계조를 표현하기 위해 한 프레임이 유지 기간의 길이의 가중치가 각각 1, 2, 4, 8, 16, 32, 64, 128인 8개의 서브필드(1SF∼8SF)로 분할되어 구동된다고 가정할 때, 데이처 처리부(410)는 예를 들어 계조 100의 영상 신호를 "00100110"의 8비트 데이터로 변환한다. "00100110"에서 '0'과 '1'의 숫자는 순서대로 8개의 서브필드(1SF∼8SF)에 대응하고, '0'은 해당 서브필드에서 셀이 방전하지 않는 것(오프)을 나타내며 '1'은 해당 서브필드에서 셀이 방전하는 것(온)을 나타낸다.
화면 부하율 판단부(420)는 데이터 처리부(410)에서 서브필드별 온/오프 데 이터로 변환된 영상 신호로부터 서브필드별로 켜지는 방전 셀의 개수를 측정한다. 하강 중첩 시간 결정부(430)는 각 서브필드에서 켜지는 방전 셀의 개수에 따라 모드 5(M5)의 시간을 결정한다. 모드 5(M5)는 Y 전극 전압(Vy)을 하강시키기 전에 인덕터(L1)에 전류를 주입하기 위해 스위치(Ys, Yf)가 턴온되어 있는 기간이 중첩되어 있는 기간이므로, 아래에서는 이 기간을 "하강 중첩 시간"이라 한다. 하강 중첩 시간 결정부(430)는 켜지는 셀의 개수가 임계치보다 많은 경우(즉, 화면 부하율이 높은 경우)에는 하강 중첩 시간을 길게 하고, 화면 부하율이 임계치보다 낮은 경우에는 하강 중첩 시간을 짧게 한다. 그리고 하강 중섭 시간 결종부(430)는 하강 중첩 시간을 서브필드별로 계산한다. 또한, 이러한 화면 부하율에 따른 하강 중첩 시간은 룩업 테이블 형태로 메모리에 저장되어 있을 수 있으며, 또는 로직을 통하여 계산될 수 있다.
도 13a 및 도 13b를 보면, 화면 부하율이 낮은 경우의 하강 중첩 시간(tl)을 화면 부하율이 높은 경우의 하강 중첩 시간(th)이 보다 짧게 한다. 예를 들어 화면 부하율이 높은 경우의 하강 중첩 시간(th)을 방전이 안정적으로 되는 타이밍으로 설정하고, 화면 부하율이 낮은 경우의 하강 중첩 시간(tl)을 하강 중첩 시간(th)보다 제어부(400)의 내부 클록으로 1클록 이상 짧게 할 수 있다.
수학식 1에 나타낸 바와 같이 모드 2(M2) 구간에서 Y 전극 전압(Vy) 상승시에 인덕터(L1)에 흐르는 전류는 공진 시작시의 인덕터의 전류(Ip1)와 커패시터(C yer2) 의 전압(V2)에 의해 결정된다. 그런데 하강 중첩 시간을 짧게 하면 모드 5(M5) 및 모드 6(M6)에서 커패시터(Cyer2)에 충전되는 에너지가 적어지므로 커패시터(Cyer2 )의 전압(V2)이 낮아진다. 따라서 이어지는 모드 1(M1)에서 인덕터(L1)에 주입되는 전류는 커패시터(Cyer2)의 전압(V2)에 비례하므로 모드 2(M2)에서 공진 시작시의 인덕터의 전류(Ip1)가 작아진다. 이와 같이 공진 시작시의 인덕터의 전류(Ip1)가 작고 커패시터(Cyer2)의 전압(V2)이 낮으므로 모드 2(M2)에서 공진 시에 인덕터(Ip1 )에 흐르는 전류가 작아진다.
즉, 도 13b에 도시한 바와 같이 하강 중첩 시간(tl)이 짧은 경우에는 모드 2에서 인덕터(L1)에 흐르는 전류(IL1)의 크기가 도 13의 경우에 비해 작아진다. 따라서 화면 부하율이 낮아서 유지방전 펄스의 개수가 많은 경우에는 유지방전시에 흐르는 전류의 크기가 작게 하여 전력 회수 회로에 가해지는 열적 스트레스를 줄일 수 있다.
그리고 본 발명의 제5 실시예에서는 하나의 임계치를 설정하여 화면 부하율이 임계치보다 높은 경우와 낮은 경우에 하강 중첩 시간을 다르게 하였지만, 임계치를 여러 개로 설정할 수도 있다. 예를 들어 2개의 임계치를 사용하여 화면 부하율이 제1 임계치보다 높은 경우, 제1 임계치와 제2 임계치 사이인 경우 및 제2 임계치보다 낮은 경우에 각각 하강 중첩 시간을 다르게 할 수 있다.
또한, 본 발명의 제5 실시예에서는 서브필드별로 켜지는 셀의 개수로 화면 부하율을 판단하여 서브필드별로 하강 중첩 시간을 결정하였지만, 이와는 달리 한 프레임을 기준으로 화면 부하율을 판단할 수 있다. 즉, 한 프레임에 대응하는 전체 화면의 영상 신호의 계조로부터 화면 부하율을 판단할 수 있다. 수학식 5에 나타낸 것처럼 데이터 처리부(410)가 입력되는 한 프레임의 영상 신호의 평균 레벨(ASL)을 계산하고, 화면 부하율 판단부(420)는 평균 레벨(ASL)이 높은 경우에 화면 부하율이 높은 것으로 판단하고 평균 레벨(ASL)이 낮은 경우에 화면 부하율이 낮은 것으로 판단한다. 다음, 하강 중첩 시간 결정부(430)는 해당 프레임의 서브필드의 하강 중첩 시간을 화면 부하율에 따라 결정한다.
Figure 112003045314510-pat00009
여기서, Rn, Gn, Bn은 각각 R, G, B 영상 신호의 레벨이며 V는 한 프레임이며 3N은 한 프레임동안 입력된 R, G, B 영상 신호의 데이터 개수이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, 회로에 기생 성분이 있는 경우에는 패널 커패시터를 유지방전 전압까지 안정적으로 충전할 수 있으며, 이에 따라 영전압 스위칭 이 가능해지고 또한 방전이 안정화된다. 그리고 화면 부하율이 낮아서 유지방전 펄스의 개수가 많은 경우에는 유지방전시에 흐르는 전류의 크기를 줄여서 회로의 열적 스트레스를 줄일 수 있다.

Claims (25)

  1. 복수의 제1 전극과 제2 전극을 포함하며, 상기 제1 전극과 제2 전극에 의해 용량성 부하가 형성되는 패널,
    상기 제1 전극에 제1단이 전기적으로 연결된 제1 및 제2 인덕터를 포함하며 상기 제1 전극에 제1 전압과 제2 전압을 교대로 인가하는 제1 구동부, 그리고
    입력되는 영상 신호로부터 화면 부하율을 계산하여 상기 제1 구동부의 동작을 제어하는 제어부를 포함하며,
    상기 제1 구동부는, 상기 제1 인덕터를 통하여 상기 제1 전극의 전압을 증가시킨 후 상기 제1 전극에 소정 기간 동안 상기 제1 전압을 인가하고, 상기 제1 전극을 상기 제1 전압으로 유지한 상태에서 제1 기간 동안 상기 제2 인덕터에 에너지를 공급하고, 상기 제2 인덕터에 에너지가 공급된 상태에서 상기 제2 인덕터를 통하여 상기 제1 전극의 전압을 감소시킨 후 상기 제1 전극에 상기 제2 전압을 인가하며,
    상기 제어부는 상기 화면 부하율이 임계치보다 낮은 경우의 상기 제1 기간을 상기 화면 부하율이 상기 임계치보다 높은 경우의 상기 제1 기간보다 짧게 하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 화면 부하율은 하나의 서브필드에서 켜지는 방전 셀의 개수로 결정되는 플라즈마 표시 장치.
  3. 제1항에 있어서,
    상기 화면 부하율은 한 프레임에서 입력되는 영상 신호의 신호 레벨로 결정되는 플라즈마 표시 장치.
  4. 제1항에 있어서,
    상기 제1 전압과 제2 전압의 차이는 어드레싱된 셀에서 유지방전을 일으킬 수 있는 전압인 플라즈마 표시 장치.
  5. 제4항에 있어서,
    상기 제2 전극에 상기 제1 전압과 상기 제2 전압을 교대로 인가하는 제2 구동부를 더 포함하며,
    상기 제1 구동부가 상기 제1 전극에 상기 제1 전압을 인가하는 동안 상기 제2 전극에는 상기 제2 전압이 인가되어 있으며,
    상기 제2 구동부가 상기 제2 전극에 상기 제1 전압을 인가하는 동안 상기 제1 전극에는 상기 제2 전압이 인가되어 있는 플라즈마 표시 장치.
  6. 제5항에 있어서,
    상기 제2 전압은 접지 전압인 플라즈마 표시 장치.
  7. 제5항에 있어서,
    상기 제1 전압과 상기 제2 전압의 중간 전압이 접지 전압인 플라즈마 표시 장치.
  8. 제1항에 있어서,
    상기 제1 구동부는 상기 제1 인덕터의 제2단 및 상기 제2 인덕터의 제2단에 적어도 하나의 스위칭 소자를 통하여 연결되는 커패시터를 더 포함하며,
    상기 커패시터의 방전 에너지는 상기 제1 전극의 전압을 증가시키는 에너지를 포함하며,
    상기 커패시터의 충전 에너지는 상기 제1 전극을 상기 제1 기간 동안 상기 제2 인덕터에 공급되는 에너지와 상기 제1 전극의 전압이 감소되면서 공급되는 에너지를 포함하는 플라즈마 표시 장치.
  9. 제8항에 있어서,
    상기 커패시터의 충전 에너지가 상기 커패시터의 방전 에너지보다 큰 플라즈마 표시 장치.
  10. 제9항에 있어서,
    상기 제1 구동부는 상기 제1 인덕터를 통하여 상기 제1 전극의 전압을 증가 시키기 전에 상기 제1 전극을 상기 제2 전압으로 유지한 상태에서 제2 기간 동안 상기 제1 인덕터에 에너지를 공급하며,
    상기 제2 기간이 상기 제1 기간보다 짧은 플라즈마 표시 장치.
  11. 제1항에 있어서,
    상기 제1 인덕터에 흐르는 전류의 값이 증가하면서 상기 제1 전극의 전압이 상기 제2 전압에서 제3 전압까지 증가하며,
    상기 제3 전압은 상기 제1 전압과 상기 제2 전압의 중간에 해당하는 제4 전압과 상기 제1 전압 사이의 전압인 플라즈마 표시 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 인덕터와 상기 제2 인덕터는 동일한 인덕터인 플라즈마 표시 장치.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 인덕터와 상기 제2 인덕터는 서로 다른 인덕터인 플라즈마 표시 장치.
  14. 복수의 제1 전극과 제2 전극을 포함하며 상기 제1 전극과 제2 전극에 의해 용량성 부하가 형성되는 패널,
    상기 제1 전극에 제1 전압과 제2 전압을 교대로 인가하는 제1 구동부, 그리 고
    입력되는 영상 신호로부터 화면 부하율을 계산하여 상기 제1 구동부의 동작을 제어하는 제어부를 포함하며,
    상기 제1 구동부는,
    상기 제1 전극에 제1단이 전기적으로 연결된 적어도 하나의 인덕터,
    상기 제1 전극과 상기 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되는 제1 스위칭 소자,
    상기 제1 전극과 상기 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되는 제2 스위칭 소자,
    커패시터,
    상기 인덕터의 제2단과 상기 커패시터의 제1단 사이에 전기적으로 연결되는 제3 스위칭 소자, 그리고
    상기 인덕터의 제2단과 상기 커패시터의 제1단 사이에 전기적으로 연결되는 제4 스위칭 소자를 포함하며,
    상기 제어부는 상기 화면 부하율이 임계치보다 낮은 경우의 상기 제1 스위칭 소자와 상기 제4 스위칭 소자가 동시에 턴온되는 기간을 상기 화면 부하율이 상기 임계치보다 높은 경우의 상기 제1 스위칭 소자와 상기 제4 스위칭 소자가 동시에 턴온되는 기간보다 짧게 하는 플라즈마 표시 장치.
  15. 제14항에 있어서,
    상기 제3 스위칭 소자가 턴온되어 상기 제1 전극의 전압이 증가하고 상기 제1 스위칭 소자가 턴온되어 상기 제1 전극에 상기 제1 전압이 인가되며, 상기 제1 스위칭 소자와 상기 제4 스위칭 소자가 동시에 턴온되어 상기 인덕터에 전류가 주입되며, 상기 제4 스위칭 소자가 턴온되어 상기 제1 전극의 전압이 감소하고 상기 제2 스위칭 소자 턴온되어 상기 제1 전극에 상기 제2 전압이 인가되는 플라즈마 표시 장치.
  16. 제15항에 있어서,
    상기 제1 전극에 상기 제1 전압이 인가되는 동안 상기 제2 전극에는 상기 제2 전압이 인가되어 있으며, 상기 제1 전압과 상기 제2 전압의 차이는 어드레싱된 셀에서 유지방전을 일으킬 수 있는 전압인 플라즈마 표시 장치.
  17. 제15항에 있어서,
    상기 제1 전극의 전압이 증가하기 전에 상기 제2 스위칭 소자와 상기 제3 스위칭 소자가 동시에 턴온되어 상기 인덕터에 전류가 주입되며,
    상기 제1 스위칭 소자와 상기 제4 스위칭 소자가 동시에 턴온되는 기간이 상기 제2 스위칭 소자와 상기 제3 스위칭 소자가 동시에 턴온되는 기간보다 긴 플라즈마 표시 장치.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 적어도 하나의 인덕터는 제1 및 제2 인덕터를 포함하며,
    상기 인덕터의 제2단에서 상기 제1단으로 전류가 흐르는 경우에는 전류가 상기 제1 인덕터를 통과하며, 상기 인덕터의 제1단에서 상기 제2단으로 흐르는 경우에는 전류가 상기 제2 인덕터를 통과하는 플라즈마 표시 장치.
  19. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 화면 부하율은 하나의 서브필드에서 켜지는 방전 셀의 개수로 결정되는 플라즈마 표시 장치.
  20. 제1 전극과 제2 전극 사이에 패널 커패시터가 형성되는 플라즈마 표시 패널을 구동하는 방법에 있어서,
    상기 제1 전극에 전기적으로 연결된 제1 인덕터를 통하여 상기 패널 커패시터를 충전하는 단계,
    상기 제1 전극에 제1 전압을 인가하는 단계,
    상기 제1 전극을 상기 제1 전압으로 유지한 상태에서 제1 기간 동안 상기 제1 전극에 전기적으로 연결된 제2 인덕터에 전류를 공급하는 단계,
    상기 제2 인덕터를 통하여 상기 패널 커패시터를 방전하는 단계, 그리고
    상기 제1 전극에 제2 전압을 인가하는 단계를 포함하며,
    화면에서 켜지는 셀의 개수가 임계치보다 적은 경우의 제1 기간이 켜지는 셀의 개수가 임계치보다 많은 경우의 제1 기간보다 짧은 플라즈마 표시 패널의 구동 방법.
  21. 제20항에 있어서,
    상기 제1 전극에 상기 제1 전압이 인가되는 동안 상기 제2 전극에는 상기 제2 전압이 인가되며,
    상기 제1 전압과 제2 전압의 차이는 어드레싱된 셀에 유지방전을 일으킬 수 있는 전압인 플라즈마 표시 패널의 구동 방법.
  22. 제21항에 있어서,
    상기 패널 커패시터를 충전하기 전에 제2 기간 동안 상기 제1 인덕터에 전류를 공급하는 단계를 더 포함하며,
    상기 제1 인덕터에 공급되는 전류의 방향은 상기 패널 커패시터가 충전되는 경우에 상기 제1 인덕터에 흐르는 전류의 방향과 동일하며,
    상기 제2 인덕터에 공급되는 전류의 방향은 상기 패널 커패시터가 방전되는 경우에 상기 제2 인덕터에 흐르는 전류의 방향과 동일한 플라즈마 표시 패널의 구동 방법.
  23. 제22항에 있어서,
    상기 제1 기간이 상기 제2 기간보다 긴 플라즈마 표시 패널의 구동 방법.
  24. 제20항 내지 제23항 중 어느 한 항에 있어서,
    상기 패널 커패시터가 충전되는 경우에 상기 제1 인덕터에 흐르는 방향과 동일한 방향의 전류는 외부 커패시터에서 방전되는 전류이며,
    상기 패널 커패시터가 방전되는 경우에 상기 제2 인덕터에 흐르는 방향과 동일한 방향의 전류는 상기 외부 커패시터에 충전되는 전류인 플라즈마 표시 패널의 구동 방법.
  25. 제20항 내지 제23항 중 어느 한 항에 있어서,
    상기 제1 인덕터와 상기 제2 인덕터는 동일한 인덕터인 플라즈마 표시 패널의 구동 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004133406A (ja) * 2002-10-11 2004-04-30 Samsung Sdi Co Ltd プラズマディスプレイパネルの駆動装置及び駆動方法
KR100908714B1 (ko) * 2005-01-17 2009-07-22 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
US20060290610A1 (en) * 2005-06-28 2006-12-28 Lg Electronics Inc. Plasma display apparatus and method of driving the same
US7564431B2 (en) * 2005-08-15 2009-07-21 Chunghwa Picture Tubes, Ltd. Method for reducing power consumption of plasma display panel
CN100433095C (zh) * 2005-08-26 2008-11-12 中华映管股份有限公司 降低等离子体显示器能源消耗的方法
KR100748983B1 (ko) * 2005-08-29 2007-08-13 엘지전자 주식회사 플라즈마 디스플레이 장치
KR100736588B1 (ko) * 2005-10-20 2007-07-09 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
KR100736587B1 (ko) * 2005-10-24 2007-07-09 엘지전자 주식회사 플라즈마 디스플레이 장치
KR100820668B1 (ko) * 2006-09-12 2008-04-11 엘지전자 주식회사 플라즈마 디스플레이 장치
KR100796692B1 (ko) * 2006-09-20 2008-01-21 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법
KR100796694B1 (ko) * 2006-10-13 2008-01-21 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법
JP2008175953A (ja) * 2007-01-17 2008-07-31 Hitachi Plasma Display Ltd プラズマディスプレイ装置
KR100937966B1 (ko) * 2007-06-29 2010-01-21 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
US8259037B2 (en) * 2008-06-18 2012-09-04 Samsung Sdi Co., Ltd. Plasma display and driving apparatus thereof
CN109493808B (zh) * 2017-09-12 2020-11-17 元太科技工业股份有限公司 显示装置
TWI755719B (zh) 2019-05-03 2022-02-21 英商核酸有限公司 層狀介電質及產生層狀介電質之方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023483A (ko) * 1998-09-28 2000-04-25 카네코 히사시 표시부하량에 영향을 받지 않는 플라즈마 표시 패널의구동방법 및 구동장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5081400A (en) 1986-09-25 1992-01-14 The Board Of Trustees Of The University Of Illinois Power efficient sustain drivers and address drivers for plasma panel
US4866349A (en) 1986-09-25 1989-09-12 The Board Of Trustees Of The University Of Illinois Power efficient sustain drivers and address drivers for plasma panel
JP3544855B2 (ja) * 1998-03-26 2004-07-21 富士通株式会社 表示ユニットの消費電力制御方法と装置、その装置を含む表示システム、及びその方法を実現するプログラムを格納した記憶媒体
JP4520551B2 (ja) * 1999-07-14 2010-08-04 パナソニック株式会社 駆動回路および表示装置
TW482991B (en) * 2000-09-13 2002-04-11 Acer Display Tech Inc Power-saving driving circuit for plasma display panel
JP2002215084A (ja) * 2001-01-17 2002-07-31 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置とその駆動方法
KR20030003564A (ko) * 2001-07-03 2003-01-10 주식회사 유피디 교류형 플라즈마 디스플레이 패널의 유지 구동 장치의에너지 회수 회로
US6963174B2 (en) * 2001-08-06 2005-11-08 Samsung Sdi Co., Ltd. Apparatus and method for driving a plasma display panel
KR100421014B1 (ko) * 2001-08-28 2004-03-04 삼성전자주식회사 플라즈마 디스플레이 패널 구동 시스템의 자기 결합인덕터를 이용한 전력 회수 장치 및 설계 방법
KR100477985B1 (ko) * 2001-10-29 2005-03-23 삼성에스디아이 주식회사 플라즈마 디스플레이 패널, 그의 구동 장치 및 그의 구동방법
US7081891B2 (en) * 2001-12-28 2006-07-25 Lg Electronics, Inc. Method and apparatus for resonant injection of discharge energy into a flat plasma display panel
DE10200827A1 (de) * 2002-01-11 2003-07-24 Philips Intellectual Property Verfahren zum Steuern einer Schaltungsanordnung für die Wechselspannungsversorgung eines Plasma-Display-Panels
KR100490614B1 (ko) * 2002-05-14 2005-05-17 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 장치 및 그 구동 방법
JP4846974B2 (ja) * 2003-06-18 2011-12-28 株式会社日立製作所 プラズマディスプレイ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023483A (ko) * 1998-09-28 2000-04-25 카네코 히사시 표시부하량에 영향을 받지 않는 플라즈마 표시 패널의구동방법 및 구동장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
서울대박사학위논문 공개일 2003년2월 *

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US7379033B2 (en) 2008-05-27
JP2005165262A (ja) 2005-06-23
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