KR100740112B1 - 플라즈마 표시 장치 및 그 구동 장치와 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 장치와 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서, 복수의 제1 전극 중 제1 그룹의 제1 전극에 인덕터의 제1 단이 연결되어 있다. 제1 트랜지스터는 Vs 전압을 공급하는 Vs 전원과 제1 그룹의 제1 전극 사이에 연결되고, 제2 트랜지스터는 Vs 전원과 복수의 제1 전극 중 제2 그룹의 제1 전극 사이에 연결되어 있다. 그리고, 제3 트랜지스터는 제1 그룹의 제1 전극과 접지단 사이에 연결되어 있으며, 제4 트랜지스터는 제2 그룹의 제1 전극과 접지단 사이에 연결되어 있다. 제1 다이오드의 애노드는 인덕터의 제2 단에 연결되어 있고, 제1 다이오드의 캐소드에는 제5 트랜지스터의 드레인이 연결되어 있으며, 제2 다이오드의 애노드와 캐소드는 각각 제5 트랜지스터의 소스와 제2 그룹의 제1 전극에 각각 연결되어 있다. 제3 다이오드의 애노드와 캐소느는 각각 제2 그룹의 제1 전극과 제5 트랜지스터의 드레인에 연결되어 있으며, 제4 다이오드의 애노드와 캐소드는 각각 제5 트랜지스터의 소스와 인덕터의 제2 단에 연결되어 있다.
PDP, 에너지 회수, 인덕터, 공진

Description

플라즈마 표시 장치 및 그 구동 장치와 구동 방법 {PLASMA DISPLAY, AND DRIVING DEVICE AND METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이다.
도 2는 본 발명의 제1 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 유지 방전 회로의 개략적인 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 유지 방전 회로의 신호 타이밍도이다.
도 5 a 내지 도 5d는 각각 도 4의 신호 타이밍에 따른 도 3의 유지 방전 회로의 동작을 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 유지 방전 회로의 개략적인 회로도이다.
본 발명은 플라즈마 표시 장치 및 그 구동 장치와 구동 방법에 관한 것으로서, 특히 플라즈마 표시 장치의 에너지 회수 회로에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 장치이다. 일반적으로 플라즈마 표시 장치는 한 프레임이 복수의 서브필드로 분할되어 구동된다. 각 서브필드의 어드레스 기간 동안 켜질 셀과 켜지지 않을 셀이 선택되고, 유지 기간 동안 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전이 수행된다.
특히, 유지 기간 동안 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 인가한다. 여기서, 유지 방전을 수행하는 주사 전극과 유지 전극이 형성된 면 사이에 방전 공간은 용량성 부하로 작용하며, 이 용량성 부하로 인해 하이 레벨 전압과 로우 레벨 전압을 인가할 때 방전을 위한 전력 이외에 무효 전력이 필요하다. 이러한 무효 전력을 회수하여 재사용하기 위해서 일반적으로 에너지 회수 회로를 사용한다. 한편, 에너지 회수 회로는 일반적으로 에너지를 공급하고 회수하는 에너지 회수용 커패시터를 별도로 사용하며, 이 에너지 회수용 커패시터는 용량이 큰 것을 사용하므로 가격 상승의 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 유지 방전 회로에서 별도의 에너지회수용 커패시터를 사용하지 않는 플라즈마 표시 장치 및 그 구동 장치와 구동 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면 플라즈마 표시 장치가 제공된다. 이 플라즈마 표시 장치는, 복수의 제1 전극; 상기 복수의 제1 전극 중 제1 그룹의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되어 있는 제1 트랜지스터; 상기 복수의 제1 전극 중 제2 그룹의 제1 전극과 상기 제1 전원 사이에 전기적으로 연결되어 있는 제2 트랜지스터; 상기 제1 그룹의 제1 전극에 제1 단이 전기적으로 연결되어 있는 인덕터; 상기 인덕터의 제2 단에 애노드가 전기적으로 연결되어 있는 제1 다이오드; 상기 제1 다이오드의 캐소드에 제1 단이 전기적으로 연결되어 있는 제3 트랜지스터; 상기 제3 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 제2 그룹의 제1 전극에 캐소드가 전기적으로 연결되어 있는 제2 다이오드; 상기 제2 그룹의 제1 전극에 애노드가 전기적으로 연결되어 있으며 상기 제3 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있는 제3 다이오드; 상기 제3 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 인덕터의 제2 단에 캐소드가 전기적으로 연결되어 있는 제4 다이오드; 상기 제1 그룹의 제1 전극과 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되어 있는 제4 트랜지스터; 및 상기 제2 그룹의 제1 전극과 상기 제2 전원 사이에 전기적으로 연결되어 있는 제5 트랜지스터를 포함한다. 여기서, 상기 제1 그룹의 제1 전극은 상기 복수의 제1 전극 중 홀수 번째 제1 전극이며, 상기 제2 그룹의 제1 전극은 상기 복수의 제1 전극 중 짝수 번째 제1 전극이다. 그리고, 상기 플라즈마 표시 장치는, 제1 기간동안 상기 제3 트랜지스터를 턴온 상태로 설정하고, 제2 기간 동안 상기 제2 및 제4 트랜지스터를 턴온 상태로 설정하고, 제3 기간 동안 상기 제3 트랜지스터를 턴온 상태로 설정하고, 제4 기간 동안 상기 제1 및 제5 트랜지스터를 턴온 상태로 설정하는 제어부를 더 포함한다.
본 발명의 다른 특징에 따르면 복수의 제1 전극 및 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 제1 기간 동안, 상기 복수의 제1 전극 중 제1 그룹의 제1 전극에 제1 전압을 인가하고 상기 복수의 제1 전극 중 제2 그룹의 제1 전극에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계; 제2 기간 동안, 상기 제1 그룹의 제1 전극, 상기 제1 그룹의 제1 전극에 제1 단이 전기적으로 연결된 인덕터, 상기 인덕터의 제2 단과 상기 제2 그룹의 제1 전극 사이에 전기적으로 연결되어 있는 제1 트랜지스터 및 상기 제2 그룹의 제1 전극으로 공진 경로를 형성시켜, 상기 제1 그룹의 제1 전극의 전압을 감소시키고 상기 제2 그룹의 제1 전극의 전압을 증가시키는 단계; 제3 기간 동안, 상기 제1 그룹의 제1 전극에 상기 제2 전압을 인가하고 상기 제2 그룹의 제1 전극에 상기 제1 전압을 인가하는 단계; 및 제4 기간 동안, 상기 제2 그룹의 제1 전극, 상기 제1 트랜지스터, 상기 인덕터 및 상기 제1 그룹의 제1 전극으로 공진 경로를 형성시켜, 상기 제1 그룹의 제1 전극의 전압을 증가시키고 상기 제2 그룹의 제1 전극의 전압을 감소시키는 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 장치가 제공된다. 이 구동 장치는, 상기 복수의 제1 전극 중 제1 그룹의 제1 전극에 제1 단이 전기적으로 연결되어 있는 인덕터; 상기 인덕터의 제2 단과 상기 복수의 제1 전극 중 제2 그룹의 제1 전극 사이에 전기적으로 연결되어 있는 제1 트랜지스터를 포함하며, 상기 인덕터의 제2 단과 상기 제2 그룹의 제1 전극 사이에 전기적으로 연결되어 있는 제1 경로; 상기 제1 트랜지스터를 포함하며 상기 제2 그룹의 제1 전극과 상기 인덕터의 제2 단 사이에 전기적으로 연결되어 있는 제2 경로; 및 상기 제1 그룹의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되어 있는 제2 트랜지스터; 상기 제2 그룹의 제1 전극과 상기 제1 전원 사이에 전기적으로 연결되어 있는 제3 트랜지스터; 상기 제1 그룹의 제1 전극과 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되어 있는 제4 트랜지스터; 및 상기 제2 그룹의 제1 전극과 상기 제2 전원 사이에 전기적으로 연결되어 있는 제5 트랜지스터를 포함한다. 여기서, 상기 제1 경로는, 상기 인덕터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 제1 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있는 제1 다이오드; 및 상기 제1 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 제2 그룹의 제1 전극에 캐소드가 전기적으로 연결되어 있는 제2 다이오드를 더 포함한다. 그리고, 상기 제2 경로는, 상기 제2 그룹의 제1 전극에 애노드가 전기적으로 연결되어 있으며 상기 제1 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있는 제3 다이오드; 및 상기 제1 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 인덕터의 제2 단에 캐소드가 전기적으로 연결되어 있는 제4 다이오드를 더 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 장치와 구동 방법에 대하여 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이며, 도 2는 본 발명의 제1 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극 (A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(X1~Xn) 및 주사 전극 (Y1~Yn)을 포함한다. 일반적으로 각 유지 전극(X1~Xn)은 각 주사 전극(Y1~Yn)에 대응해서 형성되어 있으며, 주사 전극(Y1~Yn)과 유지 전극(X1~Xn)은 어드레스 전극(A1~Am)과 직교하도록 배치된다. 이때, 어드레스 전극(A1~Am)과 유지 및 주사 전극(X1~Xn, Y1~Yn)의 교차부에 있는 방전 공간이 방전 셀(110)을 형성한다.
제어부(200)는 외부로부터 영상 신호를 수신하여 구동 제어 신호를 출력하며, 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하여 구동한다. 그리고 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. 어드레스 전극, 유지 전극 및 주사 전극 구동부(300, 400, 500)는 제어부(200)로부터의 구동 제어 신호에 따라 각각 어드레스 전극(A1~Am), 유지 전극(X1~Xn) 및 주사 전극(Y1~Yn)에 구동 전압을 인가한다.
구체적으로, 각 서브필드는 어드레스 기간 동안 어드레스 전극, 유지 전극 및 주사 전극 구동부(300, 400, 500)는 복수의 방전 셀(100) 중에서 해당 서브필드에서 켜질 방전 셀과 켜지지 않을 방전 셀을 선택한다.
그리고, 각 서브필드의 유지 기간 동안, 도 2에 나타낸 바와 같이 유지 전극 구동부(400)는 복수의 유지 전극(X1~Xn) 중 홀수 번째 유지 전극(이하, "Xodd 전극"이라 함)에 하이 레벨 전압(Vs) 및 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스를 인가하며, 복수의 유지 전극(X1~Xn) 중 짝수 번째 유지 전극(이하, "Xeven 전극")에 유지 방전 펄스를 Xodd 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 그리고, 주사 전극 구동부(500)는 복수의 주사 전극(Y1~Yn) 중 홀수 번째 주사 전극(이하, "Yodd 전극"이라 함)에 유지 방전 펄스를 Xodd 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가하며, 복수의 주사 전극(Y1~Yn) 중 짝수 번째 주사 전극(이하, "Yeven 전극"이라 함)에 유지 방전 펄스를 Xeven 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 이와 같이 하면, 서로 방전 셀을 형성하는 Xodd 전극과 Yodd 전극 간 및 Xeven 전극과 Yeven 전극간의 전압차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 회수만큼 반복하여 일어난다. 그리고, Xodd 전극의 전압 및 Xeven 전극의 전압이 Vs 전압으로 상승될 때와 0V 전압으로 하강할 때 서로 중첩되며, Yodd 전극의 전압 및 Yeven 전극의 전압이 Vs 전압으로 상승할 때와 0V 전압으로 하강할 때 서로 중첩된다. 이와 같이 유지 방전 펄스를 일부 서로 중첩시킴으로 인해서 유지 기간의 시간을 단축할 수 있다.
다음, 도 2의 유지 방전 펄스를 공급하는 유지 방전 회로에 대해서 도 3, 도 4, 도 5a 내지 도 5d를 참조하여 상세하게 설명한다.
도 3은 본 발명의 제1 실시예에 따른 유지 방전 회로(410)의 개략적인 회로도이다. 도 3에서는 설명의 편의상 복수의 유지 전극(X1~Xn)에 연결되는 유지 방전 회로(410)만을 도시하였으며, 이러한 유지 방전 회로(410)는 도 1의 유지 전극 구동부(400)에 형성될 수 있다. 그리고 복수의 주사 전극(Y1~Yn)에 연결된 유지 방전 회로(510)도 도 3의 유지 방전 회로(410)의 동일한 구조를 가질 수 있으며, 도 3의 유지 방전 회로(410)와 다른 구조를 가질 수 있다.
이러한 유지 방전 회로(410)는 Xodd 전극과 Xeven 전극간에 연결될 수 있으며, 또는 복수의 유지 전극(X1~Xn) 중 소정의 일부 유지 전극간에만 연결될 수 있다. 그리고 유지 방전 회로(410)에서 서로 방전셀을 형성하는 Xodd 전극과 Yodd 전극간 및 Xeven 전극과 Yeven 전극 간에 형성되는 용량성 성분을 각각 패널 커패시터(Cp)로 도시하였다.
도 3에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 유지 방전 회로(410)는 트랜지스터(S1, S2, S3, S4, S5), 다이오드(D1, D2, D3, D4) 및 인덕터(L)를 포함한다. 도 3에서는 트랜지스터(S1~S5)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(S1~S5)에는 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(S1~S5)로 사용될 수도 있다. 또한, 도 3에서는 트랜지스터(S1~S5)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(S1~S5)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수도 있다.
도 3을 보면, 트랜지스터(S1)의 드레인은 유지 방전 펄스의 하이 레벨 전압(Vs)을 공급하는 전원(Vs)에 연결되어 있으며, 트랜지스터(S1)의 소스 및 트랜지스터(S4)의 드레인은 Xodd 전극에 연결되어 있다. 트랜지스터(S3)의 드레인은 전원(Vs)에 연결되어 있으며, 트랜지스터(S3)의 소스 및 트랜지스터(S2)의 드레인은 Xeven 전극에 연결되어 있다. 그리고 트랜지스터(S4)의 소스 및 트랜지스터(S2)의 소스는 유지 방전 펄스의 로우 레베 전압, 즉 접지 전압(0V)을 공급하는 접지단에 연결되어 있다.
인덕터(L)의 제1 단이 Xodd 전극에 연결되어 있고, 인덕터(L)의 제2 단에 다이오드(D1)의 애노드 및 다이오드(D4)의 캐소드가 연결되어 있다. 다이오드(D1)의 캐소드에 트랜지스터(S5)의 드레인이 연결되어 있으며, 다이오드(D4)의 애노드에 트랜지스터(S5)의 소스가 연결되어 있다. 그리고 다이오드(D3)의 애노드 및 다이오드(D2)의 캐소드는 Xeven 전극에 연결되어 있고, 다이오드(D3)의 캐소드는 트랜지스터(S5)의 드레인에 연결되며, 다이오드(D2)의 애노드는 트랜지스터(S5)의 소스에 연결되어 있다. 여기서, 다이오드(D1, D2)는 트랜지스터(S5)의 턴온시에 Xodd 전극으로부터 Xeven 전극으로 전류 경로가 형성되도록 하며, 다이오드(D3, D4)는 트랜지스터(S5)의 턴온시에 Xeven으로부터 Xodd 전극으로 전류 경로가 형성되도록 한다.
다음, 도 3의 유지 방전 회로(410)의 동작에 대해서 도 4, 도 5a 내지 도 5d를 참조하여 상세하게 설명한다.
도 4는 본 발명의 제1 실시예에 따른 유지 방전 회로(410)의 신호 타이밍도이며, 도 5a 내지 도 5d는 도 4의 신호 타이밍에 따른 도 3의 유지 방전회로(410)의 동작을 나타내는 도면이다.
먼저, 모드 1(M1) 전에 Xodd 전극에 Vs 전압이 인가되고 Xeven 전극에 0V 전압이 인가되어 있는 것으로 가정한다. 여기서, 트랜지스터(S1, S2)의 턴온에 의해, Xodd 전극에 Vs 전압이 인가되며 Xeven 전극에 접지 전압(0V)이 인가될 수 있다.
다음, 도 4 및 도 5a를 보면, 모드 1(M1)에서는 트랜지스터(S5)가 턴온되어, 도 5a에 나타낸 바와 같이 Xodd 전극, 인덕터(L), 다이오드(D1), 트랜지스터(S5), 다이오드(D2) 및 Xeven 전극의 경로로 공진이 발생한다. 그러면 Xodd 전극에 충전된 에너지가 인덕터(L)을 통해 Xeven 전극으로 회수되어, Xodd 전극의 전압(Vx_odd)은 Vs 전압에서 접지 전압(0V)까지 감소하며 Xeven 전극의 전압(Vx_even)은 접지 전압(0V)에서 Vs 전압까지 증가한다. 즉, Xodd 전극에 충전되어 있던 에너지가 Xeven 전극으로 회수된다.
모드 2(M2)에서는 트랜지스터(S5)가 턴오프되고 트랜지스터(S3, S4)가 턴온되어, 도 5b에 도시한 바와 같이 Xodd 전극, 트랜지스터(S4) 및 접지단의 경로를 통하여 Xodd 전극에 접지 전압(0V)이 인가되고, 전원(Vs), 트랜지스터(S3), Xeven 전극의 경로를 통하여 Xeven 전극에 Vs 전압이 인가된다.
모드 3(M3)에서는 트랜지스터(S3, S4)가 턴오프되고 트랜지스터(S5)가 턴온되어, 도 5c에 나타낸 바와 같이 Xeven 전극, 다이오드(D3), 트랜지스터(S5), 다이오드(D4), 인덕터(L) 및 Xodd 전극의 경로로 공진이 발생한다. 그러면 Xeven 전극에 충전된 에너지가 인덕터(L)을 통해 Xodd 단으로 회수되어, Xeven 전극의 전압(Vx_even)은 Vs 전압에서 접지 전압(0V)까지 감소하며 Xodd 전극의 전압(Vx_odd)은 접지 전압(0V)에서 Vs 전압까지 증가한다. 즉, Xeven 전극에 충전되어 있던 에너지가 Xodd 전극으로 다시 회수된다.
모드 4(M4)에서는 트랜지스터(S5)가 턴오프되고 트랜지스터(S1, S2)가 턴온되어, 도 5d에 도시한 바와 같이 전원(Vs), 트랜지스터(S1) 및 Xodd 전극의 경로를 통하여 Xodd 전극에 Vs 전압이 인가되고, Xeven 전극, 트랜지스터(S2) 및 접지단의 경로를 통하여 Xeven 전극에 접지 전압(0V)이 인가된다.
이와 같이, 본 발명의 제1 실시예에서는 유지 기간 동안 모드 1 내지 4(M1~M4)가 해당 서브필드의 가중치에 해당하는 회수 만큼 반복되어 Xodd 전극과 Xodd 전극간에 위상이 다른 유지 방전 펄스를 인가할 수 있다. 그리고, 모드 1 및 모드 3에서, Xodd 전극과 Xeven 전극 간에 에너지를 서로 교환함으로써 별도의 에너지 회수용 커패시터를 사용하지 않아 비용이 절감된다.
그리고 도 2에 나타낸 바와 같이, 본 발명의 제1 실시예에서 Y 전극에 연결된 유지 방전 회로(510)는 Xodd 전극에 인가되는 유지 방전 펄스와 반대 위상으로 유지 방전 펄스를 Yodd 전극에 인가하고 Xeven 전극에 인가되는 유지 방전 펄스와 반대 위상으로 유지 방전 펄스를 Yeven 전극에 인가한다.
이상, 본 발명의 제1 실시예에서는 Xodd 전극과 Yodd 전극간 및 Xeven 전극과 Yeven 전극간에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와 달리 유지 전극(Xodd 전극, Xeven 전극)과 주사 전극(Yodd 전극, Yeven 전극) 중 어느 하나의 전극에만 유지 방전 펄스가 인가될 수 있다. 이하에서는 이러한 실시예에 대해서 도 6 및 도 7을 참조하여 상세하게 설명한다.
도 6은 본 발명의 제2 실시예에 따른 유지 방전 펄스를 나타태는 도면이며, 도 7은 본 발명의 제2 실시예에 따른 유지 방전 회로(410')의 개략적인 회로도이다.
도 6에 도시한 바와 같이, 본 발명의 제2 실시예에서는 유지 기간 동안 Xodd 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가되고, Xeven 전극에 유지 방전 펄스가 Xodd 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가된다. 그리고, 복수의 주사 전극(Y1~Yn, 도 6에서는 편의상 Y로 나타내었음)에는 0V 전압이 인가된다. 그리고 Xodd 전극의 전압이 Vs 전압에서 -Vs 전압으로 감소할 때 Xeven 전극의 전압이 -Vs 전압에서 Vs 전압으로 증가하며, Xodd 전극의 전압이 -Vs 전압에서 Vs 전압으로 증가할 때 Xeven 전극의 전압이 Vs 전압에서 -Vs 전압으로 감소한다. 이와 같이 하면, 도 2의 유지 방전 펄스와 동일하게, Xodd 전극과 Yodd 전극의 전압차가 Vs 전압과 -Vs 전압을 교대로 가지며 Xeven 전극과 Yeven 전극의 전압차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다.
도 7은 보면, 제2 실시예에 따른 유지 방전 회로(410')는 트랜지스터(S2, S4)각각의 소스가 -Vs 전압을 공급하는 전원(-Vs)에 연결되어 있는 것을 제외하면 제1 실시예와 동일하다. 그리고 이 경우에도 Xodd 전극과 Xeven 전극간에 에너지를 서로 교환되어, 별도의 에너지 회수용 커패시터를 사용하지 않아도 된다.
그리고 도 6 및 도 7에서는 Xodd 전극과 Xeven 전극 사이에 유지 방전 회로(410')가 연결되고 Y 전극에는 0V 전압이 인가되는 것으로 가정하였지만, Yodd 전극과 Yeven 전극 사이에 유지 방전 회로가 연결되고 X 전극에 0V 전압이 인가될 수도 있다.
또한, 도 7의 회로에서 트랜지스터(S1, S3) 각각의 드레인을 Vs/2 전압을 공급하는 전원에 연결하고 트랜지스터(S2, S4) 각각의 소스를 -Vs/2 전압을 공급하는 전원에 연결하면, Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스가 인가 될 수도 있다. 이 경우에는 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스를 Xodd 전극에 인가되는 유지 방전 펄스와 반대 위상으로 Yodd 전극에 인가할 수 있으며, Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스를 Xeven 전극에 인가되는 유지 방전 펄스와 반대 위상으로 Yeven 전극에 인가할 수 있다.
한편, 상기에서 설명한 본 발명의 실시예에서는 복수의 유지 전극(X1~Xn)을 Xodd 전극과 Xeven 전극으로 나누어 Xodd 전극과 Xeven 전극 사이에 유지 방전 회로를 위치시켜 Xodd 전극과 Xeven 간에 에너지를 서로 교환하는 것에 대해서 설명하였지만, 복수의 유지 전극(X1~Xn)이 적어도 하나의 유지 전극을 각각 포함하는 다수의 그룹으로 나누고 나누어진 그룹 간에 상기에서 설명한 본 발명의 실시예에 따른 유지 방전 회로가 위치할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명의 실시예에 따르면, 에너지 회수용 커패시터를 별도로 사용하지 않을 수 있어 유지 방전 회로의 단가를 감소시킨다.

Claims (15)

  1. 복수의 제1 전극;
    상기 복수의 제1 전극 중 제1 그룹의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되어 있는 제1 트랜지스터;
    상기 복수의 제1 전극 중 제2 그룹의 제1 전극과 상기 제1 전원 사이에 전기적으로 연결되어 있는 제2 트랜지스터;
    상기 제1 그룹의 제1 전극에 제1 단이 전기적으로 연결되어 있는 인덕터;
    상기 인덕터의 제2 단에 애노드가 전기적으로 연결되어 있는 제1 다이오드;
    상기 제1 다이오드의 캐소드에 제1 단이 전기적으로 연결되어 있는 제3 트랜지스터;
    상기 제3 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 제2 그룹의 제1 전극에 캐소드가 전기적으로 연결되어 있는 제2 다이오드;
    상기 제2 그룹의 제1 전극에 애노드가 전기적으로 연결되어 있으며 상기 제3 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있는 제3 다이오드;
    상기 제3 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 인덕터의 제2 단에 캐소드가 전기적으로 연결되어 있는 제4 다이오드;
    상기 제1 그룹의 제1 전극과 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되어 있는 제4 트랜지스터; 및
    상기 제2 그룹의 제1 전극과 상기 제2 전원 사이에 전기적으로 연결되어 있 는 제5 트랜지스터를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 제1 그룹의 제1 전극 및 상기 제2 그룹의 제1 전극은 각각 적어도 하나의 제1 전극을 포함하는 플라즈마 표시 장치.
  3. 제1항에 있어서,
    상기 제1 그룹의 제1 전극은 상기 복수의 제1 전극 중 홀수 번째 제1 전극이며, 상기 제2 그룹의 제1 전극은 상기 복수의 제1 전극 중 짝수 번째 제1 전극인 플라즈마 표시 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    제1 기간동안 상기 제3 트랜지스터를 턴온 상태로 설정하고, 제2 기간 동안 상기 제2 및 제4 트랜지스터를 턴온 상태로 설정하고, 제3 기간 동안 상기 제3 트랜지스터를 턴온 상태로 설정하고, 제4 기간 동안 상기 제1 및 제5 트랜지스터를 턴온 상태로 설정하는 제어부를 더 포함하는 플라즈마 표시 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 전압은 접지 전압이며, 상기 제1 전압은 양의 전압인 플라즈마 표시 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전압은 양의 전압이며 상기 제2 전압은 음의 전압인 플라즈마 표시 장치.
  7. 복수의 제1 전극 및 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,
    제1 기간 동안, 상기 복수의 제1 전극 중 제1 그룹의 제1 전극에 제1 전압을 인가하고 상기 복수의 제1 전극 중 제2 그룹의 제1 전극에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계;
    제2 기간 동안, 상기 제1 그룹의 제1 전극, 상기 제1 그룹의 제1 전극에 제1 단이 전기적으로 연결된 인덕터, 상기 인덕터의 제2 단과 상기 제2 그룹의 제1 전극 사이에 전기적으로 연결되어 있는 제1 트랜지스터 및 상기 제2 그룹의 제1 전극으로 공진 경로를 형성시켜, 상기 제1 그룹의 제1 전극의 전압을 감소시키고 상기 제2 그룹의 제1 전극의 전압을 증가시키는 단계;
    제3 기간 동안, 상기 제1 그룹의 제1 전극에 상기 제2 전압을 인가하고 상기 제2 그룹의 제1 전극에 상기 제1 전압을 인가하는 단계; 및
    제4 기간 동안, 상기 제2 그룹의 제1 전극, 상기 제1 트랜지스터, 상기 인덕터 및 상기 제1 그룹의 제1 전극으로 공진 경로를 형성시켜, 상기 제1 그룹의 제1 전극의 전압을 증가시키고 상기 제2 그룹의 제1 전극의 전압을 감소시키는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  8. 제7항에 있어서,
    상기 제2 기간 및 상기 제4 기간 동안, 상기 제1 트랜지스터는 턴온되는 플라즈마 표시 장치의 구동 방법.
  9. 제7항에 있어서,
    상기 제1 기간 동안, 상기 복수의 제2 전극 중 제1 그룹의 제2 전극에 상기 제2 전압을 인가하고 상기 복수의 제2 전극 중 제2 그룹의 제2 전극에 상기 제1 전압을 인가하는 단계; 및
    상기 제3 기간 동안, 상기 제1 그룹의 제2 전극에 상기 제1 전압을 인가하고 상기 제2 그룹의 제2 전극에 상기 제2 전압을 인가하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.
  10. 제9항에 있어서,
    상기 제2 전압은 접지 전압이며, 상기 제1 전압은 양의 전압인 플라즈마 표시 장치의 구동 방법.
  11. 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 장치에 있어서,
    상기 복수의 제1 전극 중 제1 그룹의 제1 전극에 제1 단이 전기적으로 연결되어 있는 인덕터;
    상기 인덕터의 제2 단과 상기 복수의 제1 전극 중 제2 그룹의 제1 전극 사이에 전기적으로 연결되어 있는 제1 트랜지스터를 포함하며, 상기 인덕터의 제2 단과 상기 제2 그룹의 제1 전극 사이에 전기적으로 연결되어 있는 제1 경로;
    상기 제1 트랜지스터를 포함하며 상기 제2 그룹의 제1 전극과 상기 인덕터의 제2 단 사이에 전기적으로 연결되어 있는 제2 경로; 및
    상기 제1 그룹의 제1 전극과 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되어 있는 제2 트랜지스터;
    상기 제2 그룹의 제1 전극과 상기 제1 전원 사이에 전기적으로 연결되어 있는 제3 트랜지스터;
    상기 제1 그룹의 제1 전극과 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되어 있는 제4 트랜지스터; 및
    상기 제2 그룹의 제1 전극과 상기 제2 전원 사이에 전기적으로 연결되어 있는 제5 트랜지스터를 포함하는 플라즈마 표시 장치의 구동 장치.
  12. 제11항에 있어서,
    상기 제1 경로는,
    상기 인덕터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 제1 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있는 제1 다이오드; 및
    상기 제1 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 제2 그룹의 제1 전극에 캐소드가 전기적으로 연결되어 있는 제2 다이오드를 더 포함하는 플라즈마 표시 장치의 구동 장치.
  13. 제12항에 있어서,
    상기 제2 경로는,
    상기 제2 그룹의 제1 전극에 애노드가 전기적으로 연결되어 있으며 상기 제1 트랜지스터의 제1 단에 캐소드가 전기적으로 연결되어 있는 제3 다이오드; 및
    상기 제1 트랜지스터의 제2 단에 애노드가 전기적으로 연결되어 있으며 상기 인덕터의 제2 단에 캐소드가 전기적으로 연결되어 있는 제4 다이오드를 더 포함하는 플라즈마 표시 장치의 구동 장치.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 및 제5 트랜지스터를 턴온하여, 상기 제1 그룹의 제1 전극에 상기 제1 전압을 인가하고 상기 제2 그룹의 제1 전극에 제2 전압을 인가하며,
    상기 제1 트랜지스터를 턴온하여, 상기 제1 그룹의 제1 전극의 전압을 상기 제1 전압에서 상기 제2 전압까지 감소시키고 상기 제2 그룹의 제1 전극의 전압을 상기 제2 전압에서 상기 제1 전압까지 증가시키며,
    상기 제3 및 제4 트랜지스터를 턴온하여, 상기 제1 그룹의 제1 전극에 상기 제2 전압을 인가하고 상기 제2 그룹의 제1 전극에 상기 제1 전압을 인가하며,
    상기 제1 트랜지스터를 턴온하여, 상기 제1 그룹의 제1 전극의 전압을 상기 제2 전압에서 상기 제1 전압까지 증가시키고 상기 제2 그룹의 제1 전극의 전압을 상기 제1 전압에서 상기 제2 전압으로 감소시키는 플라즈마 표시 장치의 구동 장치.
  15. 제14항에 있어서,
    상기 제1 그룹의 제1 전극은 상기 복수의 제1 전극 중 짝수 번째 제1 전극이며, 상기 제2 그룹의 제1 전극은 상기 복수의 제1 전극 중 홀수 번째 제1 전극인 플라즈마 표시 장치의 구동 장치.
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