KR100550790B1 - 플래시 메모리용 드레인 펌프 - Google Patents

플래시 메모리용 드레인 펌프 Download PDF

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Abstract

제 1 및 제 2 전류를 생성하고, 제 1 및 제 2 전류에 기초하여 기준 전압을 생성하는 OP 앰프와, 외부 입력 데이터들에 응답하여 제1 및 제2 전류들을 증가 또는 감소시키는 바이너리 디지털 아날로그 컨버터를 포함하고, 외부 입력 데이터들의 값들이 변경될 때, 기준 전압을 증가 또는 감소시키는 수단; 입력되는 전압을 소정의 레벨로 펌핑하여, 그 펌핑 전압을 출력하는 펌프; 및 펌핑 전압에 기초하여 출력 전압을 발생하고, 기준 전압에 응답하여, 출력 전압을 증가 또는 감소시키는 레귤레이터를 포함하여 구성된 플래시 메모리용 드레인 펌프가 개시된다.
드레인 펌프, 플래시 메모리, 프로그램 비트

Description

플래시 메모리용 드레인 펌프{Drain pump for a flash memory}
도 1 은 플래시 메모리용 드레인 펌프 사용예를 도시한 블록도이다.
도 2 는 본 발명에 따른 드레인 펌프의 블록도이다.
도 3 은 도 2의 바이너리 디지탈 아날로그 컨버터의 상세회로도이다.
도 4는 도 3의 OP 앰프의 상세회로도이다.
도 5 는 도 3의 바이너리 디지털 아날로그 컨버터의 시뮬레이션 결과를 나타내는 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 펌프 20: 레귤레이터
30: 바이너리 디지털 아날로그 컨버터
40: OP 앰프
본 발명은 플래시 메모리용 드레인 펌프에 관한 것으로, 특히 프로그램 하고자 할 비트의 수에 따라 출력 전압이 가변되는 플래시 메모리용 드레인 펌프에 관한 것이다.
코드 플래시 메모리에 있어서, 스택 게이트 셀을 사용할 경우에 프로그램 동작을 위하여 게이트에는 약 9V, 드레인에는 약 5V를 각각 인가하면 핫 캐리어가 발생되어 플로팅 게이트에 저장된다.
일반적으로 워드 모드(예를 들어 X16)로 동작하는 경우에 모든 16비트를 동시에 프로그램 할 경우가 발생한다. 이 때에는 적은 수의 비트를 프로그램하는 경우에 비해서 드레인에서 소스로 흐르는 전류가 매우 크게 된다. 실제로 이 전류로 인한 핫 캐리어에 의해 전하가 저장되므로 프로세스가 제한적이라면 프로그램 효율과 적정한 문턱 전압 증가를 위한 시간을 줄이기 위하여 전류를 줄일 수는 없다. 비트당 흐르는 전류를 500㎂라 가정하고 워드 모드에서 모든 비트를 프로그램한다면, 8mA의 전류가 흐르게 된다. 이때 드레인에 가해주는 5V의 전압을 생생하는 드레인 펌프에서는 현재 프로그램 해야할 비트의 수를 알 수 없으므로 항상 최소한 800mA 이상의 전류를 공급할 수 있는 능력을 가지고 셀에 바이어스 전압을 공급하고 있다. 그러나 프로그램할 비트의 수는 최대 16비트에서 1 비트까지 다양한데 비트 수에 관계없이 일정한 전압이 공급되므로 전류 소모가 많아지는 단점이 있다.
따라서, 본 발명은 비트의 수에 따라 셀에 공급되는 전압이 가변되게 하여 상술한 단점을 해소할 수 있는 플래시 메모리용 드레인 펌프를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 드레인 펌프는 제 1 및 제 2 전류를 생성하고, 제 1 및 제 2 전류에 기초하여 기준 전압을 생성하는 OP 앰프와, 외부 입력 데이터들에 응답하여 제1 및 제2 전류들을 증가 또는 감소시키는 바이너리 디지털 아날로그 컨버터를 포함하고, 외부 입력 데이터들의 값들이 변경될 때, 기준 전압을 증가 또는 감소시키는 수단; 입력되는 전압을 소정의 레벨로 펌핑하여, 그 펌핑 전압을 출력하는 펌프; 및 펌핑 전압에 기초하여 출력 전압을 발생하고, 기준 전압에 응답하여, 출력 전압을 증가 또는 감소시키는 레귤레이터를 포함하여 구성된 것을 특징으로 한다. 바람직하게, 외부 입력 데이터들의 값들은 프로그램할 비트의 수가 변경될 때, 변경된다.
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 플래시 메모리용 드레인 펌프의 사용예를 도시한 블록도이다.
종래의 드레인 펌프(100)는 입력되는 전압을 소정의 레벨로 펌핑하기 위한 펌프(10)와 기준 전압(Vref)에 따라 펌핑 전압을 소정의 전압 레벨로 레귤레이팅 하기 위한 레귤레이터(20)로 구성된다. 레귤레이터(20)의 출력은 스위치(SW1 내지 SW15)를 경유해 셀이 접속된 비트라인(b1 내지 b15)에 공급된다. 각 비트 라인에는 워드라인(Word line<0> 내지 Word line<n>)에 의해 선택되는 메모리 셀(N0.......N5)이 접속되어 있다. 스위치(SW1 내지 SW15)는 외부 입력 데이터(D<0> 내지 D<15>)에 따라 턴온된다. 즉, 외부 입력 데이터(D<0> 내지 D<15>)가 프로그램 데이터이면 스위치를 열어 비트라인(b1 내지 b15)에 레귤레이터(20)로 부터의 프로그램 전압이 제공되어 해당 셀이 프로그램 된다. 예를 들어, 워드라인(Word line<0>이 선택되고, 외부 입력 데이터(D<0>)이 프로그램 데이터이면 메모리 셀(N0)이 프로그램된다.
도 2 는 본 발명에 따른 플래시 메모리용 드레인 펌프의 블록도이다.
본 발명에 따른 드레인 펌프는 바이너리 디지털 아날로그 컨버터(30), OP앰프(40), 펌프(10) 및 레귤레이터(20)를 포함하여 이루어 진다.
디지털 아날로그 컨버터(30)는 외부 입력 데이터(D<0> 내지 D<15>)에 따라 제 1 및 제 2 전류(ISUM 및 ISUMb)의 양이 변화된다. 제 1 및 제 2 전류(ISUM 및 ISUMb)는 OP앰프(40)에서 증폭되고 증폭된 전압이 레귤레이터(20)에 공급되는 기준 전압(Vref)으로 된다. 펌프는 입력되는 전압을 소정의 레벨로 펌핑하게 되고, 레귤레이터(20)는 기준 전압(Vref)에 따라 펌프(10)의 출력을 레귤레이션 하게 된다. 이를 좀 더 상세히 설명하면, 상기 레큘레이터(20)는 상기 펌프(10)에 의해 발생된 펌핑 전압에 기초하여 출력 전압을 발생하고, 상기 기준 전압(Vref)에 응답하여, 상기 출력 전압을 증가 또는 감소시킨다.
도 3 은 도2 의 바이너리 디지털 아날로그 컨버터(30)의 상세 회로도이다.
제1 제어 전압(VREF1)에 의해 NMOS트랜지스터(Q33 내지 Q48)이 턴온 상태를 유지한다. 이 상태에서 예를 들어 외부 입력 데이터(D<8>)이 프로그램 상태이면 D<8>은 하이상태인 반면에 Db<8>은 로우 상태가 되어 NMOS트랜지스터(Q15)는 턴온되는 반면에 NMOS트랜지스터(Q16)은 턴오프된다. 또한, 나머지 외부 입력 데이터(D<0> ~ D<7>, D<9> ~ D<15>)은 로우 상태이므로 이들을 입력으로 하는 NMOS트랜지스터(Q1, Q3, Q5, Q7, Q9, Q11, Q13, Q17, Q19, Q21, Q23, Q25, Q27, Q29, Q31)가 턴오프 되는 반면에 반전된 외부 입력 데이터(Db<0> ~ Db<7>, Db<9> ~ Db<15>)은 하이 상태이므로 이들을 입력으로 하는 NMOS트랜지스터(Q2, Q4, Q6, Q8, Q10, Q12, Q14, Q18, Q20, Q22, Q24, Q26, Q28, Q30, Q32)가 턴온된다. 그러므로, 제 1 전류(ISUM)는 적게 흐르는 반면 제 2 전류(ISUMb)는 많이 흐르게 된다.
다른 예로, 외부 입력 데이터(D<0> 내지 D<14>)가 프로그램 데이터이면, NMOS트랜지스터(Q3, Q5, Q7, Q9, Q11, Q13, Q15, Q17, Q19, Q21, Q23, Q25, Q27, Q29, Q31)가 턴온되는 반면에, NMOS트랜지스터(Q2, Q4, Q6, Q8, Q10, Q12, Q14, Q16, Q18, Q20, Q22, Q24, Q26, Q28, Q30, Q32)가 턴오프된다. 그러므로 제 1 전류(ISUM)는 제 2 전류(ISUMb)보다 큰 전류가 된다.
이와 같이 외부 입력 데이터에 따라 전류(ISUM 및 ISUMb)값이 변화하게 된다. 즉, 외부 입력 데이터 즉, 프로그램할 비트 수에 따라 전류값을 증감할 수 있다. 프로그램할 비트 수가 많으면 전류를 증가시키고, 반면에 프로그램할 비트 수가 적으면 전류를 감소시키게 된다.
도 4 는 도 2의 OP 앰프의 상세회로도이다.
제2 제어 전압(VREF2)에 의해 PMOS트랜지스터(P2)가 제어된다. 전류미러 구조로 접속된 PMOS트랜지스터(P0 및 P1)가 제공되는데, PMOS트랜지스터(P1)의 채널 폭 및 채널길이는 PMOS트랜지스터(P0)의 약 두배이다. 즉, 제 1 전류(ISUM)는 저항 (R1)을 통해 2배로 증폭되어 흐르게 된다.
또한, 전류미러 구조로 접속된 PMOS트랜지스터(P3 및 P4)가 제공되는데, PMOS트랜지스터(P3)의 채널 폭 및 채널길이는 PMOS트랜지스터(P4)의 약 두배이다. 즉, 제 2 전류(ISUM)는 저항(R2)을 통해 2배로 증폭되어 흐르게 된다.
저항(R1)과 PMOS트랜지스터(P1)의 접속점(K1)의 전압 또는 저항(R2)과 PMOS트랜지스터(P3)의 접속점(K2)의 전압을 도 2의 레귤레이터(20)의 기준전압(Vref)으로 사용한다. 이러한 동작에 의해 생성된 기준 전압(Vref)은 프로그램할 비트 수에 따라 가변되게 되므로 레귤레이터(20)의 출력은 프로그램할 비트 수에 따라 가변된다. 즉, OP 앰프의 출력 전압을 예를 들어 16개의 레벨로 조정하여, 프로그램할 비트 수가 많아지면 레귤레이터의 출력 전압을 상향 조정하여 프로그램 전류를 증가시켜 프로그램 효율을 유지시키고, 반대로 프로그램 할 비트의 수가 적으면 레귤레이터의 출력 전압을 하향 조정하여 프로그램 효율을 유지시키게 된다. 본 발명에 의하면 프로그램 효율의 개선은 물론 메모리 셀의 드레인과 소스간의 브레이크 다운 전압을 넘어서지 않게, 즉 전기적 특성 변화를 최소화 할 수 있다.
도 5 는 본 발명에 따른 바이너리 디지털 아날로그 컨버터의 시뮬레이션 결과를 나타내는 파형도이다.
도면에 도시된 바와 같이 제 1 전류 및 제 2 전류(ISUM 및 ISUMb)는 프로그램할 비트의 수에 따라 가변되게 된다.
상술한 바와 같이 본 발명에 의하면, 프로그램 할 비트의 수에 따라 드레인 펌프의 레벨을 제어함으로써 과잉 드레인 전압으로 인한 오버 프로그램 문제를 방지할 수 있으며, 메모리 셀의 드레인 소스간의 브레이크 다운 전압 마진을 확보할 수 있으므로 프로세스 마진도 개선할 수 있다. 또한 반복적인 프로그램 동작으로 인한 메모리 셀의 신뢰성을 개선할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (7)

  1. 제 1 및 제 2 전류를 생성하고, 상기 제 1 및 제 2 전류에 기초하여 기준 전압을 생성하는 OP 앰프와, 외부 입력 데이터들에 응답하여 상기 제1 및 제2 전류들을 증가 또는 감소시키는 바이너리 디지털 아날로그 컨버터를 포함하고, 상기 외부 입력 데이터들의 값들이 변경될 때, 상기 기준 전압을 증가 또는 감소시키는 수단;
    입력되는 전압을 소정의 레벨로 펌핑하여, 그 펌핑 전압을 출력하는 펌프; 및
    상기 펌핑 전압에 기초하여 출력 전압을 발생하고, 상기 기준 전압에 응답하여, 상기 출력 전압을 증가 또는 감소시키는 레귤레이터를 포함하여 구성되고,
    상기 외부 입력 데이터들의 값들은 프로그램할 비트의 수가 변경될 때, 변경되는 것을 특징으로 하는 플래시 메모리용 드레인 펌프.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 바이너리 디지털 아날로그 컨버터는,
    상기 외부 입력 데이터들 및 그 반전된 외부 입력 데이터들에 응답하여, 각각 턴 온 또는 오프 되는 한 쌍의 트랜지스터로 각각 이루어지고, 상기 한 쌍의 트랜지스터의 드레인 단자들에는 상기 제 1 및 제 2 전류들이 공급되고, 그 소스 단자들은 서로 접속되는 다수의 전류 패스 수단; 및
    상기 다수의 전류 패스 수단의 상기 소스 단자들과 접지 간에 각각 접속되며, 제 1 제어 전압에 응답하여 턴 온 또는 오프 되는 다수의 트랜지스터를 포함하여 이루어지고,
    상기 다수의 트랜지스터가 턴 온되고, 상기 다수의 전류 패스 수단 중 일부에 각각 포함된 상기 한 쌍의 트랜지스터가 턴 온될 때, 상기 OP 앰프, 상기 다수의 전류 패스 수단, 및 상기 다수의 트랜지스터로 이루어지는 상기 제1 및 제2 전류의 패스가 형성되고,
    상기 다수의 전류 패스 수단에 포함되는 트랜지스터들 중 턴 온되는 트랜지스터의 수가 증가할 때, 상기 제 1 및 제 2 전류가 증가하고, 상기 턴 온되는 트랜지스터의 수가 감소할 때, 상기 제 1 및 제 2 전류가 감소하는 것을 특징으로 하는 플래시 메모리용 드레인 펌프.
  4. 제 3 항에 있어서, 상기 OP 앰프는,
    전원과 제 1 노드 간에 접속되고, 제 2 제어 전압에 응답하여, 턴 온 또는 오프되고, 턴 온 될 때, 상기 제 1 노드에 상기 전원을 공급하는 제 1 PMOS 트랜지스터;
    상기 제 1 노드와 제 1 출력 단자 사이에 접속되고, 상기 제 1 노드에 상기 전원이 공급될 때 생성되는 상기 제 1 전류를 증폭하여, 제 1 증폭 전류를 발생하는 제 1 커런트 미러;
    상기 제 1 출력 단자와 접지 사이에 연결되고, 상기 제 1 증폭 전류에 기초하여, 상기 제 1 출력 단자에 상기 기준 전압을 발생하는 제 1 저항;
    상기 제 1 노드와 제 2 출력 단자 사이에 접속되고, 상기 제 1 노드에 상기 전원이 공급될 때 생성되는 상기 제 2 전류를 증폭하여, 제 2 증폭 전류를 발생하는 제 2 커런트 미러; 및
    상기 제 2 출력 단자와 상기 접지 사이에 연결되고, 상기 제 2 증폭 전류에 기초하여, 상기 제 2 출력 단자에 상기 기준 전압을 발생하는 제 2 저항을 포함하여 구성되고,
    상기 제 1 출력 단자와 상기 제 2 출력 단자 중 어느 하나가 상기 레귤레이터에 연결되는 것을 특징으로 하는 플래시 메모리용 드레인 펌프.
  5. 삭제
  6. 제 4 항에 있어서, 상기 제 1 커런트 미러는,
    상기 제 1 노드와 제 2 노드 사이에 접속되어, 상기 제 1 전류를 상기 제 2 노드에 공급하는 제 2 PMOS 트랜지스터; 및
    상기 제 1 노드와 상기 제 1 출력 단자 사이에서 상기 제 2 PMOS 트랜지스터와 전류 미러 구조로 접속되고, 상기 제 1 전류의 N(N은 정수)배로 증폭된 상기 제 1 증폭 전류를 발생하는 제 3 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래시 메모리용 드레인 펌프.
  7. 제 4 항에 있어서, 상기 제 2 커런트 미러는,
    상기 제 1 노드와 제 3 노드 사이에 접속되어, 상기 제 2 전류를 상기 제 3 노드에 공급하는 제 2 PMOS 트랜지스터; 및
    상기 제 1 노드와 상기 제 2 출력 단자 사이에서 상기 제 2 PMOS 트랜지스터와 전류 미러 구조로 접속되고, 상기 제 2 전류의 N(N은 정수)배로 증폭된 상기 제 2 증폭 전류를 발생하는 제 3 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래시 메모리용 드레인 펌프.
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