KR100543916B1 - 애디티브레이턴시를 갖는 반도체 메모리 소자 - Google Patents

애디티브레이턴시를 갖는 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 애디티브를 갖는 카스신호의 생성 회로 면적을 줄일 수 있는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 버퍼링된 외부 커맨드를 입력받아 읽기 커맨드 및 쓰기 커맨드를 검출하여 읽기/쓰기커맨드신호를 생성하기 위한 제1 커맨드 디코딩 수단; 상기 버퍼링된 외부 커맨드를 입력 받아 내부커맨드신호를 출력하며, 인가된 커맨드가 쓰기 커맨드인지 읽기 커맨드인지를 판단하여 카스레이턴시인에이블신호를 생성하기 위한 제2 커맨드 디코딩수단; 상기 읽기/쓰기커맨드신호를 애디티브레이턴시에 대응하는 지연시간만큼 지연시키기 위한 제1 지연수단; 상기 제1 지연수단의 출력신호를 카스레이턴시에 대응하는 지연시간만큼 지연시켜 쓰기카스신호를 생성하기 위한 제2지연수단; 및 상기 카스레이턴시인에이블신호에 응답하여 상기 제1 지연수단의 출력신호를 읽기카스신호로서 출력하거나 상기 제2 지연수단에 전달하기 위한 스위칭수단을 구비하는 반도체 메모리 소자을 제공한다.
애디티브 레이턴시, 카스 레이턴시, 읽기카스신호, 쓰기카스신호, 선택

Description

애디티브레이턴시를 갖는 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE HAVING ADDITIVE LATENCY}
도 1은 종래기술에 따른 카스신호 생성 경로의 회로도.
도 2는 본 발명의 일 실시예에 따른 카스신호 생성 경로의 회로도.
* 도면의 주요 부분에 대한 설명
21 : AL지연부 23 : CL지연부
22 : 스위칭부 24 : 프리디코더
본 발명은 반도체 설계 기술에 관한 것으로, 특히 애디티브레이턴시를 갖는 반도체 메모리 소자에 관한 것이다.
일반적으로 DDRII SDRAM에서는 외부에서 쓰기커맨드 또는 읽기커맨드가 입력되는 시점과, 이에 의해 활성화되는 쓰기카스신호 및 읽기카스신호의 활성화 시점 은 다르다. 입력된 읽기 커맨드는 애디티브 레이턴시(Additive Latency)만큼 지연된 이후, 읽기카스신호를 활성화 시키며, 입력된 쓰기커맨드는 쓰기레이턴시(AL + CL(Cas Latency))만큼 지연시간 이후에, 쓰기카스신호를 활성화 시킨다.
도 1은 종래기술에 따른 카스신호 생성 경로의 회로도이다.
도 1을 참조하면, 외부 커맨드(/CS, /RAS, /CAS, /WE)를 입력 받아 내부 전압 레벨로 변환하기 위한 입력 버퍼(10)와, 입력 버퍼(10)의 출력 커맨드를 입력으로 하여 쓰기커맨드(wt) 또는 읽기커맨드(rd)를 출력하기 위한 커맨드디코더(11)와, 쓰기커맨드(wt)를 입력으로 하여 쓰기카스신호(casp_wt)를 생성하기 위한 쓰기카스신호생성부(12)와, 읽기커맨드(rd)을 입력으로 하여 읽기카스신호(casp_rd)를 생성하기 위한 읽기카스신호생성부(13)로 구성된다.
그리고 쓰기카스신호생성부(12)는 애디티브 레이턴시(AL = 0∼5) 만큼의 지연시간을 갖는 신호를 생성하기 위한 AL지연부(120)와, AL지연부(120)의 출력신호를 입력으로 하여 카스레이턴시(CL = 0∼5) 만큼의 지연시간을 갖도록 하여 쓰기카스신호(casp_wt)를 생성하기 위한 CL지연부(121)로 구성되며, 읽기카스신호생성부(13)는 애디티브 레이턴시(AL = 0∼5) 만큼의 지연시간을 갖도록 하여 읽기카스신호(casp_rd)를 생성하기 위한 AL지연부(130)로 구성된다.
참고적으로 읽기카스신호생성부(12) 및 쓰기카스신호생성부(13)는 지연을 위한 다수개의 D-플립플롭 소자로 구현되는 것이 바람직하다.
다음으로 종래기술에 따른 카스신호생성 경로의 회로도의 동작을 살펴보도록 한다.
먼저, 외부 커맨드(/CS, /RAS, /CAS, /WE)는 입력버퍼(10)를 통해 내부 전압레벨로 변환되어 커맨드 디코더(11)에서 읽기커맨드(rd) 또는 쓰기커맨드(wt)로 출력된다. 이어 읽기커맨드(rd)가 활성화된 경우에는 읽기카스신호생성부(13)의 AL지연부(130)를 통해 애디티브레이턴시(AL = 0∼5) 만큼의 지연시간을 갖는 읽기카스신호(casp_rd)가 생성되며, 쓰기커맨드(wt)가 활성화된 경우에는 쓰기카스신호 생성부(12)의 AL지연부(120) 및 CL지연부(121)를 통해 쓰기레이턴시 만큼의 지연시간을 갖는 쓰기카스신호(casp_wt)가 생성된다.
한편, 읽기카스신호생성부(12) 및 쓰기카스신호생성부(13)를 보면, 동일한 소자로 구성된 AL지연부(120 및 130)를 갖고 있음을 알 수 있으며, 이는 동일한 기능 및 소자를 갖고 있는 블럭으로 면적 측면에서의 손실이 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 애디티브를 갖는 카스신호의 생성회로의 면적을 줄일 수 있는 반도체 메모리 소자를 제공하는데 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자는, 버퍼링되어 입력되는 외부 커맨드를 입력받아 읽기 커맨드 및 쓰기 커맨드를 검출하여 읽기/쓰기 커맨드신호를 생성하는 제1 커맨드 디코딩 수단과, 상기 외부 커맨드를 입력받아 내부커맨드신호를 출력하고, 상기 외부 커맨드가 쓰기 커맨드 또는 읽기 커맨드인지를 판단하여 카스레이턴시 인에이블신호를 생성하는 제2 커맨드 디코딩수단과, 상기 읽기/쓰기커맨드신호를 애디티브레이턴시에 대응하는 지연시간만큼 지연시키는 제1 지연수단과, 상기 제1 지연수단의 출력신호를 카스레이턴시에 대응하는 지연시간만큼 지연시켜 쓰기카스신호를 생성하는 제2지연수단과, 상기 카스레이턴시 인에이블신호에 응답하여 상기 제1 지연수단의 출력신호를 읽기카스신호로서 출력하거나, 상기 제2 지연수단으로 전달하기 위한 스위칭수단을 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 카스신호 생성 경로의 회로도이다.
도 2을 참조하면, 외부 커맨드(/CS, /RAS, /CAS, /WE)를 입력 받아 내부전압 레벨로 변화시키기 위한 입력버퍼(10)와, 버퍼링된 외부 커맨드를 입력받아 읽기커맨드(rd) 또는 쓰기커맨드(wt)를 검출하여 읽기/쓰기커맨드신호(rd_wt)를 생성하기 위한 프리디코더(24)와, 버퍼링된 외부 커맨드를 입력받아 내부 커맨드신호를 출력하고 입력된 커맨드가 쓰기커맨드(wt)인 경우에 CL인에이블신호(CL_en)를 생성하기 위한 커맨드디코더(11)와, 읽기/쓰기커맨드신호(rd_wt)를 입력으로 하여 애디티브레이턴시(AL = 0∼5) 만큼의 지연시간 이후 읽기/쓰기AL신호(AL_rd_wt)를 생성하기 위한 AL지연부(21)와, CL인에이블신호(CL_en)에 제어받아 읽기/쓰기AL신호(AL_rd_wt)를 읽기카스신호(casp_rd)로 출력하거나 또는 쓰기AL신호(AL_wt)로 출력하기 위한 스위칭부(22)와, 쓰기AL신호(AL_wt)를 입력으로 하여 카스레이턴시(CL = 0∼5) 만큼의 지연시간 이후에 쓰기카스신호(casp_wt)를 생성하기 위한 CL지연부(23)를 구비한다.
그리고 스위칭부(22)는 CL인에이블신호(CL_en)의 비활성화에 응답하여 읽기/쓰기AL신호(AL_rd_wt)를 읽기카스신호(casp_rd)로 출력하기 위한 트랜스퍼 게이트(220)와, CL인에이블신호(CL_en)의 활성화에 응답하여 읽기/쓰기AL신호(AL_rd_wt)를 쓰기AL신호(AL_wt)로 출력하기 위한 트랜스퍼게이트(221)로 구성된다.
다음으로, 본 발명의 일 실시예에 따른 카스신호생성 경로의 회로의 동작을 살펴보도록 한다.
먼저, 외부 커맨드(/CS, /RAS, /CAS, /WE)는 입력버퍼(10)를 통해 내부 전압레벨로 변환되어 프리디코더(24)에서 읽기커맨드 또는 쓰기커맨드인 경우 읽기/쓰기커맨드신호(rd_wt)가 출력된다. 이어 AL지연부(21)는 읽기/쓰기커맨드신호(rd_wt)를 입력으로 하여 애디티브레이턴시(AL = 0∼5) 만큼의 지연시간 이후에 읽기쓰기AL신호(AL_rd_wt)를 생성하며, 커맨드디코더(11)는 입력버퍼의 출력신호를 입력으로 하여 읽기커맨드인 경우에는 CL인에이블신호(CL_en)를 비활성화 시키며, 쓰기커맨드인 경우에는 CL인에이블신호(CL_en)를 활성화 시킨다. 이어 스위칭부(22)는 CL인에이블신호(CL_en)의 비활성화시에는 읽기쓰기AL신호(AL_rd_wt)를 읽기카스신호(casp_rd)로 출력하고, CL인에이블신호(CL_en)의 활성화시에는 쓰기AL신호(AL_wt)로써 출력하여 CL지연부(23)에서는 쓰기AL신호(AL_wt)를 입력으로 하여 카스레이턴시(CL = 0∼5) 만큼의 지연시간 이후에 쓰기카스신호(casp_wt)를 출력한다.
전술한 본 발명의 일 실시예에 따르면, 카스신호 생성 경로의 회로 면적을 줄일 수 있다. 이는 외부 커맨드가 입력되면, 이를 읽기커맨드 또는 쓰기커맨드인지 여부만을 판별하여 애디티브레이턴시만큼의 지연시간을 갖는 신호를 생성하고, 이후에 쓰기커맨드인지를 판별하여 쓰기커맨드 시에는 카스레이턴시 만큼의 지연시간을 추가적으로 주므로써, 읽기카스신호 및 쓰기카스신호를 생성하기 때문에 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 입력된 커맨드가 갖는 동일한 애디티브 레이턴시 경로를 줄일 수 있어, 면적이 줄어든다.

Claims (2)

  1. 버퍼링되어 입력되는 외부 커맨드를 입력받아 읽기 커맨드 및 쓰기 커맨드를 검출하여 읽기/쓰기 커맨드신호를 생성하는 제1 커맨드 디코딩 수단;
    상기 외부 커맨드를 입력받아 내부커맨드신호를 출력하고, 상기 외부 커맨드가 쓰기 커맨드 또는 읽기 커맨드인지를 판단하여 카스레이턴시 인에이블신호를 생성하는 제2 커맨드 디코딩수단;
    상기 읽기/쓰기커맨드신호를 애디티브레이턴시에 대응하는 지연시간만큼 지연시키는 제1 지연수단;
    상기 제1 지연수단의 출력신호를 카스레이턴시에 대응하는 지연시간만큼 지연시켜 쓰기카스신호를 생성하는 제2지연수단; 및
    상기 카스레이턴시 인에이블신호에 응답하여 상기 제1 지연수단의 출력신호를 읽기카스신호로서 출력하거나, 상기 제2 지연수단으로 전달하기 위한 스위칭수단
    을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 스위칭수단은,
    상기 카스레이턴시 인에이블신호에 제어 받아 상기 제1 지연수단의 출력신호를 상기 읽기카스신호로서 출력하기 위한 제1 트랜스퍼 게이트 및
    상기 제1 트랜스퍼 게이트와 다른 극성의 상기 카스레이턴시인에이블신호에 제어 받아 상기 제1 지연수단의 출력신호를 상기 제2 지연수단에 전달하기 위한 제2 트랜스퍼 게이트
    를 포함하는 반도체 메모리 소자.
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