KR100543017B1 - 박막트랜지스터 - Google Patents
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Abstract
Description
Claims (34)
- 기판;상기 기판 상에 위치하는 반도체층; 및상기 반도체층을 가로지르는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 반도체층의 일측 에지부와 중첩하는 적어도 하나의 제 1 서브 게이트부(들), 상기 반도체층의 중앙부를 가로지르면서 서로 이격된 둘 이상의 제 2 서브 게이트부들 및 상기 반도체층의 타측 에지부와 중첩하는 적어도 하나의 제 3 서브 게이트부(들)를 구비하고, 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 1>상기 식에서, Lg1_1내지 Lg1_l은 각각 상기 제 1 서브 게이트부(들)의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, l은 상기 제 1 서브 게이트부(들)의 개수로서 1 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
- 제 1 항에 있어서,상기 반도체층은 테이퍼진 것을 특징으로 하는 박막트랜지스터.
- 제 2 항에 있어서,상기 반도체층은 30 내지 80도의 테이퍼 각을 갖는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 내지 제 3 서브 게이트부들의 길이 및 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 5>상기 식에서, Wg2_min는 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1_min은 상기 제 1 서브 게이트부(들) 중 가장 작은 폭을 갖는 제 1 서브 게이트부의 폭이고, Wg3_min는 상기 제 3 서브 게이트(들) 중 가장 작은 폭을 갖는 제 3 서브 게이트부의 폭이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Lg1_1 내지 Lg1_l은 각각 상기 제 1 서브 게이트부(들)의 길이이고, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부(들)의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이고, l은 상기 제 1 서브 게이트부(들)의 개수로서 1 이상의 정수이고, 상기 n은 상기 제 3 서브 게이트부(들)의 개수로서 1 이상의 정수이다.
- 제 1 항에 있어서,상기 제 1 서브 게이트부는 하나이고,상기 제 2 서브 게이트부들은 상기 제 1 서브 게이트부로부터 분지된 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 제 3 서브 게이트부는 하나이고,상기 제 3 서브 게이트부는 제 2 서브 게이트부들과 연결된 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 둘 이상의 제 1 서브 게이트부들은 서로 이격되고,상기 각 제 1 서브 게이트부와 상기 각 제 2 서브 게이트부는 서로 연결된 것을 특징으로 하는 박막트랜지스터.
- 제 12 항에 있어서,상기 각 제 1 서브 게이트부의 길이는 그에 연결된 상기 제 2 서브 게이트부의 길이보다 긴 것을 특징으로 하는 박막트랜지스터.
- 제 12 항에 있어서,상기 둘 이상의 제 3 서브 게이트부들은 서로 이격되고,상기 각 제 1 서브 게이트부, 상기 각 제 2 서브 게이트부 및 상기 각 제 3 서브 게이트부는 차례로 연결된 것을 특징으로 하는 박막트랜지스터.
- 제 14 항에 있어서,상기 각 제 3 서브 게이트부의 길이는 그에 연결된 상기 제 2 서브 게이트부의 길이보다 긴 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층의 상기 서로 이격된 제 2 서브 게이트부들 사이에 노출된 부분은 불순물 도핑 영역인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 다결정 실리콘 반도체층인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극의 양측에 노출된 반도체층에 각각 접하는 소오스 전극 및 드레인 전극을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
- 기판;상기 기판 상에 위치하는 반도체층; 및상기 반도체층을 가로지르는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 반도체층의 일측 에지부와 중첩하는 제 1 서브 게이트부, 상기 제 1 서브 게이트부로부터 분지되고 상기 반도체층의 중앙부를 가로지르면서 서로 이격된 둘 이상의 제 2 서브 게이트부들 및 상기 반도체층의 타측 에지부와 중첩하는 적어도 하나의 제 3 서브 게이트부(들)를 구비하고, 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 8>상기 식에서, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
- 제 19 항에 있어서,상기 반도체층은 테이퍼진 것을 특징으로 하는 박막트랜지스터.
- 제 19 항에 있어서,상기 제 1 내지 제 3 서브 게이트부들의 길이 및 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 10>상기 식에서, Wg2_min은 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1은 상기 제 1 서브 게이트부의 폭이고, Wg3은 상기 제 3 서브 게이트의 폭이고, Lg2_1 내지 Lg2_m은 상기 제 2 서브 게이트부들 각각의 길이이고, Lg1은 상기 제 1 서브 게이트부의 길이이고, Lg3은 상기 제 3 서브 게이트부의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
- 기판;상기 기판 상에 위치하는 반도체층; 및상기 반도체층을 가로지르는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 반도체층의 일측 에지부와 중첩하고 서로 이격된 제 1 서브 게이트부들, 상기 반도체층의 중앙부를 가로지르고 서로 이격된 제 2 서브 게이트부들 및 상기 반도체층의 타측 에지부와 중첩하고 서로 이격된 제 3 서브 게이트부들을 구비하되, 상기 각 제 1 서브 게이트부, 상기 각 제 2 서브 게이트부 및 상기 각 제 3 서브 게이트부는 차례로 연결되고, 상기 제 1 및 제 2 서브 게이트부들의 길이는 다음 식 을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 1>상기 식에서, Lg1_1내지 Lg1_l은 각각 상기 제 1 서브 게이트부들의 길이이고, Lg2_1내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, l은 상기 제 1 서브 게이트부들의 개수로서 2 이상의 정수이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이다.
- 제 27 항에 있어서,상기 각 제 1 서브 게이트부의 길이는 그에 연결된 제 2 서브 게이트부의 길이보다 긴 것을 특징으로 하는 박막트랜지스터.
- 제 27 항에 있어서,상기 반도체층은 테이퍼진 것을 특징으로 하는 박막트랜지스터.
- 제 31 항에 있어서,상기 각 제 3 서브 게이트부의 길이는 그에 연결된 제 2 서브 게이트부의 길이보다 긴 것을 특징으로 하는 박막트랜지스터.
- 제 27 항에 있어서,상기 서브 게이트부들의 길이 및 폭은 다음 식을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 5>상기 식에서, Wg2_min는 상기 제 2 서브 게이트부들 중 가장 작은 폭을 갖는 제 2 서브 게이트부의 폭이고, Wg1_min은 상기 제 1 서브 게이트부들 중 가장 작은 폭을 갖는 제 1 서브 게이트부의 폭이고, Wg3_min는 상기 제 3 서브 게이트들 중 가 장 작은 폭을 갖는 제 3 서브 게이트부의 폭이고, Lg2_1 내지 Lg2_m은 각각 상기 제 2 서브 게이트부들의 길이이고, Lg1_1 내지 Lg1_l은 각각 상기 제 1 서브 게이트부들의 길이이고, Lg3_1내지 Lg3_n은 각각 상기 제 3 서브 게이트부들의 길이이고, m은 상기 제 2 서브 게이트부들의 개수로서 2 이상의 정수이고, l은 상기 제 1 서브 게이트부들의 개수로서 2 이상의 정수이고, 상기 n은 상기 제 3 서브 게이트부들의 개수로서 2 이상의 정수이다.
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