KR100539623B1 - 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조방법 - Google Patents
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Abstract
본 발명에서는, 공정이 단순화된 버텀 게이트형 박막트랜지스터 소자의 제조 방법을 제공하기 위하여, 비정질 실리콘과 폴리 실리콘 간의 식각 속도 차를 이용하여 별도의 사진식각공정 추가없이 폴리 실리콘으로 이루어진 반도체층을 제조하는 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조 방법을 제공하는 것을 특징으로 하며, 이에 따라 공정 단순화 및 제조 비용 절감을 통해 생산 수율이 향상되는 장점을 가진다.
Description
본 발명은 박막트랜지스터 소자에 관한 것이다. 상기 박막트랜지스터 소자는 게이트 전극, 반도체층, 소스 전극, 드레인 전극으로 이루어지며, 특히 본 발명에서는 게이트 전극이 최하부층에 위치하고, 반도체층이 폴리 실리콘(p-Si) 물질로 이루어지는 버텀 게이트형(bottom gate type) 폴리 실리콘 박막트랜지스터 소자의 제조 방법에 관한 것이다.
상기 박막트랜지스터 소자는, 주로 액정표시장치용 스위칭 소자로 이용되고, 상기 박막트랜지스터 소자에 의해 화면을 표시하는 최소 단위인 화소별로 전압을 온/오프(on/off)하는 액티브 매트릭스형(active matrix type) 액정표시장치가 주류를 이루고 있다.
일반적으로 액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 삽입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직임으로써 액정 분자의 움직임에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
도 1은 일반적인 액정표시장치에 대한 개략적인 사시도로서, 제 1, 2 기판(10, 30)이 서로 대향되게 배치되어 있고, 제 1 기판(10) 내부면에는 서로 교차되게 다수 개의 게이트 배선(12) 및 데이터 배선(14)이 형성되어 있으며, 게이트 배선(12) 및 데이터 배선(14)의 교차지점에는 박막트랜지스터(T)가 형성되어 있고, 게이트 배선(12) 및 데이터 배선(14)의 교차 영역으로 정의되는 화소 영역(P)에는 박막트랜지스터(T)와 연결되어 화소 전극(16)이 형성되어 있다.
그리고, 상기 제 2 기판(30)의 내부면에는 컬러필터층(32)과 공통 전극(34)이 차례대로 형성되어 있고, 화소 전극(16)과 공통 전극(34) 사이에는 액정층(50)이 개재되어 있다.
또한, 상기 제 1, 2 기판(10, 30)의 배면에는 제 1, 2 편광판(52, 54)이 각각 배치되어 있고, 제 1 편광판(52)의 배면에는 빛을 공급하는 광원장치인 백라이트가 배치되어 있다.
상기 액정표시장치에서 박막트랜지스터는 화소 전극에 인가되는 전압의 온/오프를 조절하는 스위칭 역할을 하여, 상기 박막트랜지스터는 액정표시장치의 소자 특성을 결정짓는 매우 중요한 역할을 한다.
이하, 종래의 박막트랜지스터 소자의 제조 공정에 대해서 설명하며, 게이트 전극을 최하부층으로 하는 버텀 게이트형(bottom gate type) 박막트랜지스터 소자를 일 예로 하여 설명한다.
버텀 게이트형 박막트랜지스터 소자는, 현재 가장 널리 쓰이는 구조로서 게이트 절연막과 비정질 실리콘층 사이의 계면이 공기에 노출되지 않고 동일 챔버 안에서 게이트 절연막과 비정질 실리콘막과 불순물 비정질 실리콘막 등을 연속적으로 증착할 수 있어, 박막트랜지스터 소자의 전기적 특성이 좋고 공정이 단순한 이점을 가진다.
도 2a 내지 2i는 종래의 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도이다.
도 2a는, 기판(70) 상에 제 1 금속물질층(72)을 증착하는 단계이고, 도 2b는, 제 1 금속물질층(72) 상부에 감광성 물질을 이용한 사진식각 공정(photolithography)에 의해 제 1 PR 패턴(74)을 형성하는 단계이다.
도면으로 상세히 제시하지 않았지만, 상기 제 1 PR 패턴(74)은, 상기 제 1 금속물질층(72) 상부에 감광성 물질인 PR(photo resist)층을 도포하는 단계와, 상기 PR층 상부에 오픈부를 가지는 마스크를 배치한 다음, 상기 PR층을 노광처리하는 단계와, 상기 노광처리된 PR층을 현상하는 단계를 포함하여 형성된다.
도 2c는, 상기 제 1 PR 패턴(74)을 마스크로 이용하여 노출된 제 1 금속물질층(72) 영역을 식각하는 단계와, 상기 제 1 PR 패턴(74)을 스트립하는 단계를 거쳐 게이트 전극(76)을 형성하는 단계이다.
도 2d는, 상기 게이트 전극(76)을 덮는 영역에 게이트 절연막(78), 순수 비정질 실리콘층(80), 불순물 비정질 실리콘층(82)을 연속적으로 증착하는 단계이고, 도 2e는 상기 불순물 비정질 실리콘층(82) 상부의 게이트 전극(76)을 덮는 위치에 제 2 PR 패턴(84)을 형성하는 단계이다. 상기 제 2 PR 패턴(84)은 제 1 PR 패턴(상기 도 2b의 74)과 동일한 공정 단계를 거쳐 형성할 수 있다.
도 2f는, 상기 제 2 PR 패턴(84)을 마스크로 이용하여, 노출된 불순물 비정질 실리콘층(82) 및 순수 비정질 실리콘층(80)을 식각하여, 상기 제 2 PR 패턴(84)과 대응된 패턴 구조의 반도체층(86)을 형성하는 단계이다.
상기 반도체층(86)은, 식각처리된 순수 비정질 실리콘층(80)으로 이루어진 액티브층(86a ; active layer)과, 식각처리된 불순물 비정질 실리콘층(82)으로 이루어진 오믹콘택층(86b ; ohmic contact layer)으로 이루어진다.
도 2g는, 상기 반도체층(86)을 덮는 영역에 제 2 금속물질층(88)을 증착하는 단계이고, 도 2h는 상기 제 2 금속물질층(88) 상부의 반도체층(86)을 덮는 영역에, 상기 반도체층(86)의 중앙부를 기점으로 서로 이격되게 위치하는 제 3 PR 패턴(90)을 형성하는 단계이다.
도 2i는, 상기 제 3 PR 패턴(90)을 마스크로 이용하여 노출된 제 2 금속물질층(88) 영역을 식각하여, 상기 제 3 PR 패턴(90)과 대응된 패턴 구조의 소스 전극(92) 및 드레인 전극(94)을 형성하는 단계이다.
이 단계에서는, 상기 소스 전극(92) 및 드레인 전극(94)을 마스크로 이용하여, 상기 소스 전극(92) 및 드레인 전극(94) 사이 구간에 위치하는 오믹콘택층(86b)을 제거하고, 그 하부층을 이루는 액티브층(86a)을 노출시켜, 노출된 액티브층(86a) 영역을 채널(ch ; channel)로 구성하는 단계를 포함한다.
상기 게이트 전극(76), 반도체층(86), 소스 전극(92), 드레인 전극(94)은 박막트랜지스터 소자(T)를 이룬다.
이와 같이, 종래의 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 공정에서, 특히 반도체층의 패터닝 공정을 살펴보면, PR층 도포 단계, 노광 단계, 현상 단계를 포함함에 따라, 공정수, 공정시간, 생산 단가 등이 증가되어 생산 수율이 저하되는 문제점이 있었다.
이러한 문제점을 해결하기 위하여, 본 발명에서는 공정이 단순화된 버텀 게이트형 박막트랜지스터 소자의 제조 방법을 제공하는 것을 목적으로 한다.
이를 위하여, 본 발명에서는 비정질 실리콘과 폴리 실리콘 간의 식각 속도 차를 이용하여 별도의 사진식각공정 추가없이 폴리 실리콘으로 이루어진 반도체층을 제조하는 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조 방법을 제공하고자 한다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 덮는 영역에 게이트 절연막, 비정질 실리콘층을 차례대로 형성하는 단계와; 상기 게이트 전극을 덮는 비정질 실리콘층 영역을 제 1 영역으로 정의하고, 상기 비정질 실리콘층의 제 1 영역을 선택적으로 결정화하여, 상기 제 1 영역에 폴리 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층의 식각 속도가 폴리 실리콘층의 식각 속도가 더 빠른 식각 조건에 의해, 상기 비정질 실리콘층을 제거하고, 상기 제 1 영역에 폴리 실리콘층으로 이루어진 반도체층을 형성하는 단계와; 상기 반도체층 상부에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터 소자의 제조 방법을 제공한다.
상기 비정질 실리콘층을 형성하는 단계에서는, 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 차례대로 형성하는 단계이고, 상기 반도체층은, 순수 폴리 실리콘 물질로 이루어진 액티브층과, 불순물 폴리 실리콘 물질로 이루어진 오믹콘택층이 차례대로 적층된 구조로 이루어지며, 상기 불순물 비정질 실리콘층의 두께치는 오믹콘택층의 두께치보다 큰값을 가지는 것을 특징으로 한다.
상기 비정질 실리콘층에 대한 폴리 실리콘층의 식각 선택비는 0.6 ~ 0.8이고, 상기 선택적으로 결정화하는 단계는, 레이저 에너지를 이용한 결정화 단계이며, 상기 선택적 결정화 단계는, 상기 게이트 전극과 동일 단계에서 동일 물질로 이루어지며, 상기 기판의 주변부에 위치하는 얼라인 키를 기준으로 이루어지는 것을 특징으로 한다.
본 발명의 제 2 특징에서는, 상기 제 1 특징에 따라 형성된 박막트랜지스터와, 상기 박막트랜지스터와 연결되는 화소 전극이 형성된 제 1 기판과; 상기 제 1 기판과 대향되게 배치되며, 공통 전극이 형성된 제 2 기판과; 상기 제 1, 2 기판 사이에 개재된 액정층을 포함하는 액정표시장치를 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
-- 제 1 실시예 --
도 3a 내지 3f는 본 발명의 제 1 실시예에 따른 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도이다.
도 3a는 기판(110) 상에 제 1 금속물질을 형성한 다음, 사진식각 공정인 제 1 마스크 공정에 의해 게이트 전극(112)을 형성하는 단계이다.
상기 게이트 전극(112)은 비저항값이 낮은 금속물질에서 선택한다.
도 3b는, 상기 게이트 전극(112)을 덮는 영역에 게이트 절연막(114), 비정질 실리콘층(116)을 차례대로 증착하는 단계이다. 상기 비정질 실리콘층(116)은, 순수 비정질 실리콘층(116a), 불순물 비정질 실리콘층(116b)이 차례대로 적층된 구조로 이루어진다.
이 단계에서는, 상기 비정질 실리콘층(116)을 탈수소(dehydrogenation)처리하는 단계를 포함하여, 비정질 실리콘층(116)에 내포된 수소 원자를 제거한 다음 후속 공정으로 결정화 공정을 진행하고자 한다.
그리고, 상기 불순물 비정질 실리콘층(116b)은, 제작하고자 하는 오믹콘택층의 두께치보다 임의의 범위에서 큰 값을 가지는 것을 특징으로 하고, 그 값의 범위는 비정질 실리콘과 폴리 실리콘간의 식각 선택비에 의해 달라질 수 있다.
도 3c는, 상기 게이트 전극(112)을 덮는 영역으로 정의되는 비정질 실리콘층(116)의 제 1 영역(I)을 선택적으로 결정화하여, 제 1 영역(I)에 폴리 실리콘층(118)을 형성하는 단계이다. 상기 폴리 실리콘층(118)은 순수 폴리 실리콘층(118a) 및 불순물 폴리 실리콘층(118b)이 차례대로 적층된 구조로 이루어진다.
도면으로 제시하지 않았지만, 상기 게이트 전극(112) 제조 단계에서 기판의 비표시 영역에 얼라인 키를 형성한 다음, 상기 얼라인 키를 기준으로 비정질 실리콘층(116)의 제 1 영역(I) 만을 선택적으로 결정화할 수 있다.
상기 결정화 단계에서는, 완전용융 근접 에너지 밀도 또는 완전용융 에너지 밀도를 가지는 레이저 빔을 이용하여 공정을 진행할 수 있다.
도 3d는, 비정질 실리콘의 식각 속도가 폴리 실리콘의 식각 속도보다 빠른 식각 조건 하에서, 비정질 실리콘층(116)과 폴리 실리콘층(118)을 동시에 식각시키는 초기 단계이다.
이 단계에서는, 비정질 실리콘이 폴리 실리콘보다 식각 속도가 빠르기 때문에, 초기 식각 공정 후에, 폴리 실리콘층(118)의 두께(d1)는 비정질 실리콘층(116)의 두께(d2)보다 큰 값을 가지게 된다.
도 3e, 상기 비정질 실리콘층(116)을 완전히 제거하여, 폴리 실리콘층(118)으로 이루어지는 반도체층(120)을 형성하는 단계이다.
상기 반도체층(120)은, 순수 폴리 실리콘층(118a)의 식각처리에 의해 형성된 액티브층(120a)과, 불순물 폴리 실리콘층(118b)의 식각처리에 의해 형성된 오믹콘택층(120b)으로 이루어진다.
한 예로, 비정질 실리콘에 대한 폴리 실리콘의 식각 선택비는 0.6 ~ 0.8에서 선택될 수 있다.
도 3f는, 상기 반도체층(120) 상부에서, 서로 이격되게 위치하는 소스 전극(122) 및 드레인 전극(124)을 형성하는 단계이다.
이 단계에서는, 상기 소스 전극(122) 및 드레인 전극(124) 사이 구간에 위치하는 오믹콘택층(120b)을 제거하고, 그 하부층을 이루는 액티브층(120a)을 노출시켜, 노출된 액티브층(120a)을 채널부(ch)로 구성하는 단계이다.
상기 게이트 전극(112), 반도체층(120), 소스 전극(122) 및 드레인 전극(124)은 박막트랜지스터 소자(T)를 이룬다.
도 4a 내지 4c는 본 실시예에 따른 반도체층의 식각 공정 원리에 대한 도면이다.
도 4a는 기판(130) 상에 비정질 실리콘층(132)을 증착하는 단계이다. 이 단계에서, 비정질 실리콘층(132)의 증착 두께를 "d3"로 정의한다.
도 4b는, 상기 비정질 실리콘층(132)의 중앙부 만을 선택적으로 결정화하여, 중앙부에 폴리 실리콘층(134)을 형성하는 단계이다.
다음, 도 4c는 상기 비정질 실리콘층(132)을 완전히 제거하는 식각 조건 공정에 의해, 기판(130) 상에 "d4" 두께치를 가지는 폴리 실리콘층(134)이 남겨진 단계이다. 이 단계에서, 상기 폴리 실리콘층(134)이 선택적으로 남겨진 것은, 비정질 실리콘층(132)이 폴리 실리콘층(134)보다 식각 속도가 빠르기 때문이다.
상기 비정질 실리콘층(132)과 폴리 실리콘층(134) 간의 식각 선택비를 계산해보면,
(d3 : 비정질 실리콘층의 두께
d4 : 식각 공정 후 폴리 실리콘층의 두께
x : 비정질 실리콘층 대 폴리 실리콘층의 식각 선택비)
상기 (1)의 관계식이 성립된다. 상기 (1) 관계식을 이용하여, 다음의 비정질 실리콘층(132)과 폴리 실리콘층(134)을 식각할 때 최종적으로 남는 폴리 실리콘층(134)의 두께에 따라 필요한 식각 선택비는 다음과 같다.
a) d3 = 1,500 Å, d4 = 500 Å일 경우, x = 0.67
b) d3 = 2,000 Å, d4 = 500 Å일 경우, x = 0.75
c) d3 = 2,500 Å, d4 = 400 Å일 경우, x = 0.84
d) d3 = 1,500 Å, d4 = 300 Å일 경우, x = 0.8
한 예로, 레이저 장비를 이용한 비정질 실리콘층의 결정화 두께는 1,500 ~ 2,000 Å 범위에서 가장 안정적이다. 따라서, 안정적인 식각선택비(x)는 0.6 ~ 0.8의 조건을 가지면 공정이 가능함을 알 수 있다.
이와 같이, 본 발명에 따른 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자는, 비정질 실리콘층과 폴리 실리콘층간의 식각선택비를 조절하는 방법으로, 비정질 실리콘층의 액티브 영역만을 선택적으로 결정화하는 단계와, 결정화 영역과 비정질 영역 간의 식각 속도차를 이용하여 결정화 영역을 완전히 제거하는 식각 조건에 의해 형성된 반도체층을 포함한다.
-- 제 2 실시예 --
도 5는 본 발명의 제 2 실시예에 따른 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자용 반도체층의 선택적 결정화 공정에 대한 도면으로서, 상기 도 3a 내지 도 3c 단계를 거친 기판의 평면도에 해당된다.
도시한 바와 같이, 제 1 영역(II)과, 제 1 영역(II)의 주변부를 이루는 제 2 영역(III)이 정의된 기판(210)이 배치되어 있다. 기판(210)의 제 1 영역(II)에는 화면을 구현하는 최소 단위인 화소 영역(P)별로 게이트 전극(212)을 가지며, 제 1 방향으로 다수 개의 게이트 배선(214)이 형성되어 있다. 그리고, 제 2 영역(III)의 네모서리부에는 게이트 배선(214)과 동일 단계에서 동일 물질로 이루어진 얼라인 키(220)가 각각 형성되어 있다.
그리고, 상기 다수 개의 게이트 배선(214) 및 얼라인 키(220)를 덮는 영역에는 게이트 절연막(222), 비정질 실리콘층(224)이 차례대로 형성되어 있다. 도면으로 상세히 제시하지 않았지만, 상기 비정질 실리콘층(224)은 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 포함하는 실리콘층에 해당된다.
그리고, 상기 게이트 전극(212)을 덮는 영역에 위치하는 제 3 영역(IV)은 폴리 실리콘층(226)으로 이루어진 것을 특징으로 한다. 상기 폴리 실리콘층(226)은, 상기 얼라인 키(220)를 기준으로 상기 비정질 실리콘층(224)을 선택적으로 결정화하는 공정에 의해 이루어진다.
즉, 본 실시예에서는 게이트 배선(214) 형성 단계에서 형성된 얼라인 키(220)를 기준으로, 별도의 공정추가없이 제 3 영역(IV)에 선택적으로 폴리 실리콘층(226)을 형성할 수 있다.
한 예로, 상기 제 1 영역(II)은 표시 영역, 제 2 영역(III)은 비표시 영역, 제 3 영역(IV)은 액티브 영역에 해당된다.
-- 제 3 실시예 --
도 6은 본 발명의 제 3 실시예에 따른 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자를 포함하는 액정표시장치에 대한 개략적인 단면도이며, 상기 제 1 실시예에 따른 제조 공정에 의해 형성된 박막트랜지스터 소자를 포함하는 것을 특징으로 한다.
도시한 바와 같이, 서로 대향되게 제 1, 2 기판(310, 330)이 배치되어 있고, 제 1 기판(310) 내부면에는 게이트 전극(312)이 형성되어 있으며, 게이트 전극(312)을 덮는 영역에는 게이트 절연막(314)이 형성되어 있고, 게이트 절연막(314) 상부에는 액티브층(316a), 오믹콘택층(316b)이 차례대로 적층된 구조의 반도체층(316)이 형성되어 있다. 상기 반도체층(316)은, 별도의 사진식각 공정없이 폴리 실리콘층과 비정질 실리콘층 간의 식각 속도차를 이용한 식각 공정에 의해 형성된 것을 특징으로 한다.
상기 반도체층(316) 상부에는 서로 이격되게 소스 전극(318) 및 드레인 전극(320)이 형성되어 있고, 상기 소스 전극(318) 및 드레인 전극(320) 사이 구간에는 오믹콘택층(316b)이 제거되고, 그 하부층을 이루는 액티브층(316a)이 노출된 영역으로 정의되는 채널부(ch)가 위치하고 있다. 상기 게이트 전극(312), 반도체층(316), 소스 전극(318), 드레인 전극(320)은 박막트랜지스터(T)를 이룬다. 상기 박막트랜지스터(T)를 덮는 영역에는 드레인 전극(320)을 일부 노출시키는 드레인 콘택홀(322)을 가지는 보호층(324)이 형성되어 있고, 보호층(324) 상부에는 드레인 콘택홀(322)을 통해 드레인 전극(320)과 연결되는 화소 전극(326)이 형성되어 있다.
도면으로 제시하지 않았지만, 상기 게이트 전극(312)과 연결되어 제 1 방향으로 게이트 배선이 형성되고, 상기 소스 전극(318)과 연결되어 제 2 방향으로 데이터 배선이 형성된다.
상기 제 2 기판(330) 내부면의 박막트랜지스터(T)와 대응된 위치에 블랙매트릭스(332)가 형성되어 있고, 블랙매트릭스(332)를 컬러별 경계부로 하여 컬러필터층(334)이 형성되어 있으며, 컬러필터층(334) 하부에는 공통 전극(336)이 형성되어 있다.
상기 화소 전극(326)과 공통 전극(336) 사이에는 액정층(350)이 개재되어 있다.
도면으로 제시하지 않았지만, 상기 제 1, 2 기판(310, 330)의 외부면에는 제 1, 2 편광판이 위치하고, 제 1 편광판의 배면에는 백라이트가 배치된다.
본 발명은 상기 실시예 들로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 버텀 게이트형 폴리실리콘 박막트랜지스터 소자의 제조 방법에 의하면, 액티브 영역만을 선택적으로 결정화한 다음, 폴리 실리콘과 비정질 실리콘 간의 식각 속도 차이를 이용하여, 별도의 사진식각 공정없이 반도체층을 형성할 수 있어, 공정 단순화 및 제조 비용 절감을 통해 생산 수율을 향상시킬 수 있다.
도 1은 일반적인 액정표시장치에 대한 개략적인 사시도.
도 2a 내지 2i는 종래의 버텀 게이트형 비정질 실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도.
도 3a 내지 3f는 본 발명의 제 1 실시예에 따른 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도.
도 4a 내지 4c는 본 실시예에 따른 반도체층의 식각 공정 원리에 대한 도면.
도 5는 본 발명의 제 2 실시예에 따른 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자용 반도체층의 선택적 결정화 공정에 대한 도면.
도 6은 본 발명의 제 3 실시예에 따른 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자를 포함하는 액정표시장치에 대한 개략적인 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 제 1 기판 112 : 게이트 전극
116a : 순수 비정질 실리콘층 116b : 불순물 비정질 실리콘층
116 : 비정질 실리콘층
118a : 순수 폴리 실리콘층 118b : 불순물 폴리 실리콘층
118 : 폴리 실리콘층
d1 : 초기 식각 공정 후 비정질 실리콘층의 두께치
d2 : 초기 식각 공정 후 폴리 실리콘층의 두께치
Claims (8)
- 기판 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 기판의 전면에 게이트 절연막, 비정질 실리콘층을 차례대로 형성하는 단계와;상기 게이트 전극에 대응하는 비정질 실리콘층 영역을 제 1 영역으로 정의하고, 상기 비정질 실리콘층의 제 1 영역을 선택적으로 결정화하여, 상기 제 1 영역에 폴리 실리콘층을 형성하는 단계와;상기 비정질 실리콘층의 식각 속도가 폴리 실리콘층의 식각 속도 보다 더 빠른 식각 조건에 의해, 상기 비정질 실리콘층을 제거하고, 상기 제 1 영역에 폴리 실리콘층으로 이루어진 반도체층을 형성하는 단계와;상기 반도체층 상부에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터 소자의 제조 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층을 형성하는 단계에서는, 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 차례대로 형성하는 단계인 박막트랜지스터 소자의 제조 방법.
- 제 2항에 있어서,상기 반도체층은, 순수 폴리 실리콘 물질로 이루어진 액티브층과, 불순물 폴리 실리콘 물질로 이루어진 오믹콘택층이 차례대로 적층된 구조로 이루어지는 박막트랜지스터 소자의 제조 방법.
- 제 2 항 또는 제 3 항 중 어느 하나의 항에 있어서,상기 불순물 비정질 실리콘층의 두께치는 오믹콘택층의 두께치보다 큰값을 가지는 박막트랜지스터 소자의 제조 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층에 대한 폴리 실리콘층의 식각 선택비는 0.6 ~ 0.8인 박막트랜지스터 소자의 제조 방법.
- 제 1 항에 있어서,상기 선택적으로 결정화하는 단계는, 레이저 에너지를 이용한 결정화 단계인 박막트랜지스터 소자의 제조 방법.
- 제 1 항에 있어서,상기 선택적 결정화 단계는, 상기 게이트 전극과 동일 단계에서 동일 물질로 이루어지며, 상기 기판의 주변부에 위치하는 얼라인 키를 기준으로 이루어지는 박막트랜지스터 소자의 제조 방법.
- 제 1 항에 따른 제조 방법에 따라 형성된 박막트랜지스터와, 상기 박막트랜지스터와 연결되는 화소 전극이 형성된 제 1 기판과;상기 제 1 기판과 대향되게 배치되며, 공통 전극이 형성된 제 2 기판과;상기 제 1, 2 기판 사이에 개재된 액정층을 포함하는 액정표시장치.
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