KR20040002410A - 트랜치-게이트 반도체 장치의 제조 방법 - Google Patents

트랜치-게이트 반도체 장치의 제조 방법 Download PDF

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KR20040002410A
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

콤팩트 트랜치-게이트(compact trench-gate) 반도체 장치, 예를 들면 초미세한 피치(Yc)를 갖는 셀룰라 파워 금속 산화막 반도체 전계 효과 트랜지스터(power MOSFET)는 상이한 방법으로 측벽 스페이서(52)를 사용하는 자체 정렬 기술에 의해 제조된다. 그에 따라 소스 영역(13) 및 소스 전극(33)용 접촉 윈도우(18a)는 트랜치-게이트(11)를 수납하는 좁은 트랜치(20)에 자체 정렬될 수 있다. 그에 따라, 채널 수용 영역(15)은 트랜치(20)에 인접한 도핑 농도(Na; P)의 매우 양호한 제어에 의해 트랜치-게이트(11) 형성 후에 제공될 수 있다. 이러한 제어를 달성하기 위해, 불순물은 도핑 윈도우(51b)를 형성하기 위해 마스크(51)로부터 스페이서(52)를 제거한 후에 제공되며, 이는 트랜치-게이트(11)에 인접한 소스 불순물용으로 사용될 수 있다. 고 에너지 불순물 주입(61) 또는 다른 도핑 공정은 트랜치(20)에 인접하며 마스크(51, 51n)의 측방향 아래로 연장하는 채널 불순물을 제공한다. 주목할만한 균일한 도핑 프로파일은 도핑 윈도우(51b)의 아래 및 마스크(51, 51n)의 아래에서 달성될 수 있다. 고 이온 에너지 및 고 선량을 사용함으로써, 도핑 윈도우(51b)에서 불순물 이온(61)은 마스크(51) 아래에서 측방향으로 산란될 수 있으며, 그 동안 마스크(51)에서 본체(100)의 하측 부분에 주입되도록 그를 관통한다.

Description

트랜치-게이트 반도체 장치의 제조 방법{TRENCH-GATE SEMICONDUCTOR DEVICES AND THEIR MANUFACTURE}
제 1 도전성 형태의 소스 영역에서 제 2 도전성 형태의 채널 수용 영역을 통해 제 1 도전성 영역의 드레인 영역으로 연장되는 트랜치내에 트랜치-게이트를 갖는 트랜치-게이트 반도체 장치가 공지되어 있다. 미국 특허 제 6,087,224 호는 이러한 트랜치-게이트 반도체 장치를 제조하는 바람직한 방법을 개시하며, 여기서 ⓐ 좁은 윈도우는 반도체 본체의 표면상의 제 1 마스크내의 보다 넓은 윈도우의 측벽에 측벽 연장부를 제공함으로써 규정되며, ⓑ 트랜치는 좁은 윈도우의 본체내에 에칭되고, 게이트는 트랜치내에 제공되며, ⓒ 소스 영역은 측벽 연장부에 의해 트랜치-게이트와 자체 정렬되도록 제공된다.
이 방법은 양호한 재생성을 갖는 가요성 장치 방법에서 자체 정렬식 마스킹 기술을 사용할 수 있다. 특히, 상이한 스테이지에서 측벽 연장부를 사용함으로써, 좁은 트랜치-게이트가 형성될 수 있으며, 소스 영역 및 소스 전극용 접촉 윈도우는 이 좁은 트랜치에 대해 자체 정렬 방식으로 결정될 수 있다. 미국 특허 제 6,087,224 호의 전체 개시내용은 본 명세서에서 참조 문헌으로서 인용된다.
미국 특허 제 6,087,224 호는 이 방법의 다양한 형태를 개시한다. 따라서, 예를 들면 소스 영역 및/또는 채널 수용 영역은 트랜치-게이트 형성 단계 전에 또는 그 후에 제공될 수 있으며, 깊은 또는 얕은 보다 강하게 도핑된 영역이 (자체-정렬 방식으로) 채널 수용 영역에 제공될 수 있고, 도핑된 반도체 또는 금속 또는 규화물 재료가 게이트용으로 사용될 수 있으며, 산화된 또는 침착된 절연 덧층은 (자체 정렬 방식으로) 트랜치-게이트 위에 제공될 수 있다.
발명의 요약
본 발명의 목적은 이러한 방법의 개선을 제공하는 것으로, 본 발명은 트랜치에 인접한 채널 수용 영역의 도핑 농도의 매우 양호한 제어를 제공할 수 있으며 그와 관련하여 바람직한 장치 특징부를 제공할 수 있는 일련의 신규한 처리 단계를 포함한다.
본 발명에 따르면, 트랜치-게이트 반도체 장치, 예를 들면 절연 게이트 전계 효과 장치(insulated-gate field-effect device)를 제조하는 방법이 제공되며, 여기서 ⓐ 좁은 윈도우는 반도체 본체의 표면상의 제 1 마스크내의 보다 넓은 윈도우의 측벽에 측벽 연장부를 제공함으로써 규정되며, ⓑ 트랜치는 좁은 윈도우의 본체내에 에칭되고, 게이트는 트랜치내에 제공되며, ⓒ 소스 영역은 트랜치의 측벽에 인접하도록 제공되며(바람직하게는, 측벽 연장부에 의해 트랜치-게이트와 자체 정렬됨), ⓓ 채널 수용 영역은 하기의 일련의 단계를 사용함으로써 제공된다. 이들 일련의 단계는 ① 본체의 표면에서 제 1 마스크의 적어도 일부를 없애고 제 1 마스크 부분과 트랜치-게이트 사이에 도핑 윈도우를 형성하기 위해 측벽 연장부를 제거하는 단계와, ② 트랜치의 측벽에 인접한 채널 수용 영역을 형성하도록 적어도 도핑 윈도우를 경유하여 본체내로 제 2 도전성 형태의 불순물을 유입시켜 제 1 마스크 부분의 측방향 아래로 연장시키는 단계를 포함한다.
제 1 마스크 부분과 트랜치-게이트 사이에 도핑 윈도우를 제공함으로써, 본 발명에 따른 방법은 트랜치에 인접한 채널 수용 영역의 도핑 농도의 매우 양호한 제어를 가능하게 하며, 또한 트랜치-게이트를 형성한 후에 채널 수용 영역이 제공되도록 한다.
본 발명의 발명자는 본 발명에 따른 이러한 방법이 미국 특허 제 6,087,224 호에 개시된 상세한 실시예에 비해 개선점을 제공함을 발견하였다. 따라서, 도핑 농도가 트랜치를 에칭하기 전에 제공되는 경우, 이 농도는 트랜치-게이트 구조체의 이 후 형성에 의해 영향을 받는다. 이것이 트랜치-게이트 위에 절연 덧층을 형성한 후에 실시되는 경우, 트랜치에 바로 인접하는 도핑 농도는 절연 덧층에 의해 영향을 받는다.
본 발명에 따른 방법에 있어서, 절연 덧층은 스테이지 ⓓ 후에 제 1 마스크부분에 대한 자체 정렬 방식으로 제공될 수 있다. 바람직하게는 간단한 침착 및 에칭 백(평탄화) 공정이 사용되며, 이 공정은 사전에 제공된 채널 수용 영역 도핑을 달리 저하시킬 수 있는 높은 온도(열산화)를 갖지 않는다. 결과적인 절연 덧층은 게이트 트랜치의 상부 내측으로 연장하도록 약간 함몰된 트랜치-게이트 위로 쉽게 형성될 수 있다. 선택적으로 또는 추가적으로, 트랜치로부터 제 1 마스크 부분과 트랜치 게이트 사이의 도핑 윈도우의 적어도 일부 내로 측방향으로 연장할 수 있다. 이러한 방법에서, 잘 규정된 접촉 윈도우는 소스 전극용으로 결정될 수 있으며, 신뢰할 만한 절연은 트랜치-게이트 및 게이트 트랜치의 상부 모서리 위에 제공되어 단락을 회피할 수 있다.
본 발명에 따른 방법은 파워 MOSFET와 같은 컴팩트 셀룰러 장치를 제조하는데 특히 바람직하다. 따라서, 제 1 마스크 및 그와 관련된 윈도우는 제 1 마스크 아래에 함께 융합되도록 셀의 도핑 윈도우를 경유하여 불순물이 유입되도록 스테이지 ⓓ에서 불순물 제공의 측방향 너비와 관련하여 충분히 작은 제 1 마스크에 대해 장치 셀을 규정하는 레이아웃 형상을 가질 수 있다.
몇몇 실시예에 있어서, 드라이브-인(drive-in) 열 확산은 제 1 마스크 부분의 충분한 정도의 측방향 아래에 채널 수용 영역 불순물을 제공하도록 사용될 수 있다. 그러나, 특히 이 영역에 대해 초미세한(1㎛ 이하) 측방향 치수를 갖는 장치에서, 간단한 활성 어닐링에 의한 고 에너지 주입은 가장 바람직할 수 있다.
바람직하게는 이 주입은 도핑 윈도우에 주입되는 불순물 이온이 제 1 마스크 부분 아래의 소망의 측방향 너비로 산란되는 충분한 고 에너지 및 충분히 높은 선량(dose)으로 실시된다. 바람직하게는, 이온 에너지가 너무 커서 불순물 이온이 제 1 마스크 부분을 관통하여 본체의 하측 부분에 주입된다.
결과적인 도핑 프로파일은 도핑 윈도우의 아래 및 제 1 마스크 부분의 아래에서 주목할 만하게 균일하게 될 수 있다. 이러한 방법에서, 채널 수용 영역용으로 바람직한 도핑 프로파일은 정확하게 그리고 재생성 가능하게 주입될 수 있다.
이러한 주입에 사용되는 제 1 마스크 부분의 두께를 정확하게 제어하기 위해서, 복합 제 1 마스크가 초기 스테이지에서 사용될 수 있다. 따라서 스테이지 ⓐ에서 제 1 마스크는 (예를 들면, 질소의)하부 층 부분상에 상부 층 부분(예를 들면, 산화물)을 포함할 수 있다. 이 상부 층 부분은 스테이지 ⓓ에서 하부 층 부분을 통해 불순물 이온을 주입하기 전에 하부 층 부분으로부터 에칭될 수 있다.
채널 수용 영역이 트랜치-게이트 후에 제공되기 때문에, (예를 들면, 고 품질 게이트 유전체를 형성하기 위한 열산화와 같은) 트랜치-게이트 구조체를 형성하기 위해 사용될 수 있는 고온 공정은 그 후 제공된 채널 수용 영역의 도핑 프로파일에 영향을 미치지 않는다. 바람직하게는, 소스 도핑 프로파일은 트랜치-게이트 구조체에 의한 영향을 받지 않기 위해 트랜치-게이트 구조체를 형성한 후에 제공된다. 소스 영역을 형성하기 위한 간단하고 편리한 방법은 제 1 도전성 형태의 도핑 농도를 스테이지 ⓓ의 도핑 윈도우를 경유하여 본체내에 유입시키는 것이다.
따라서, 본 발명에 따른 편리하고 바람직한 방법에 있어서, 트랜치는 스테이지 ⓑ에서 표면으로부터 하층 영역내로 연장하는 제 1 도전성 형태의 도핑 농도를 갖는 실리콘 본체부를 통해 에칭되어 드레인 영역의 일부를 제공한다. 절연 게이트 장치의 경우에 있어서, 게이트 유전체는 절연 층을 트랜치의 벽상에 침착시킴으로써 형성될 수 있다. 그러나, 게이트 유전체 층은 트랜치의 벽에서 실리콘 본체부의 열산화에 의해 형성될 수 있다. 따라서, 트랜치-게이트 구조체를 형성하기 위한 이들 초기 단계는 이후 제공되는 소스 영역 및 채널 수용 영역의 도핑 프로파일을 방해하지 않는다. 또한, 고 품질의 게이트 유전체를 형성하기 위해 트랜치의 에칭 및 그의 벽에서의 열산화는 균일한 본체 부분에서 실시될 수 있으며, (이후 제공되는) 소스 및 채널 영역 도핑 농도에 의해 영향 받지않는다.
본 발명에 따른 이들 및 다른 특징은 첨부 도면을 참조하여 예시적으로 상술된 본 발명의 실시예에 도시되어 있다.
본 발명은 트랜치-게이트(trench-gate) 반도체 장치, 예를 들면 파워 금속 산화막 반도체 전계 효과 트랜지스터(power MOSFETs)[절연 게이트 전계 효과 트랜지스터(insulated-gate field-effect transistors)], 및 컴팩트 형상을 갖는 장치를 제조하기 위한 자체 정렬 기술(self-aligned techniques)을 사용하는 그의 제조 방법에 관한 것이다.
도 1은 본 발명에 따라 제조된 트랜치-게이트 반도체 장치의 일 실시예의 유효한 중앙부의 단면도,
도 2 내지 도 11은 본 발명에 따른 방법의 실시예에 의한 제조에서 연속적인 스테이지로 도 1의 부분의 단면도,
도 12a 및 도 12b는 도 7 스테이지에 적합한 고 에너지 주입의 일 실시예에 의해 달성된 도핑 윤곽의 컴퓨터 시뮬레이션으로서, ㎛ 단위의 깊이(d) 및 ㎛ 단위의 측방향 거리(y)를 나타내고, 도 12a 및 도 12b의 윤곽은 각기 주입을 어닐링하기 전후를 나타내는 도면,
도 13a 및 도 13b는 도 12b의 특정 실시예에 대한 채널 수용 영역을 통한 네트 도핑 농도 N.㎝-3와 드레인 드리프트 영역내에 대한 수직 도핑 프로파일의 컴퓨터 시뮬레이션으로서, 도 13a 및 도 13b의 프로파일은 각기 트랜치에 바로 인접한 곳(즉, y=0.0)과, 트랜치로부터 0.4㎛ 만큼의 측방향 거리(y)에서의 나타낸 도면,
도 14는 본 발명에 따라 제조된 트랜치-게이트 반도체 장치의 절연 게이트 트랜치 구조의 특정 실시예의 확대 단면도,
도 15는 본 발명에 따라 제조된 트랜치-게이트 반도체 장치의 다른 실시예의 활성 중앙부의 단면도,
도 16 내지 도 18은 본 발명에 따른 방법의 다른 실시예에 의한 제조에서의 연속적인 스테이지로서 도 15의 일부의 단면도,
도 19는 본 발명에 따른 변형된 제조 방법에서 트랜치 에칭 스테이지에서의 트랜치-게이트 반도체 장치의 대응 활성 중앙부의 단면도,
도 20 및 도 21은 본 발명에 따른 변형된 제조 방법에서 도 4 및 도 7 스테이지에서의 트랜치-게이트 반도체 장치의 대응 활성 중앙부의 단면도,
도 22 내지 도 24는 본 발명에 따른 방법의 다른 실시예에 의한 제조의 연속적인 스테이지에서 트랜치-게이트 반도체 장치의 다른 실시예의 활성 중앙부의 단면도.
도 1 내지 도 11 및 도 14 내지 도 24는 도면의 명확성 및 편리성을 위해 과장되거나 감소된 사이즈로 도시된 이들 도면의 각종 부분의 개략적이고, 상대적인 치수 및 비율로 되어 있음을 알 수 있다. 동일한 참조부호는 변형된 및 상이한 실시예에서 대응하는 또는 유사한 특징부를 나타내도록 사용되었다.
도 1은 절연된 트랜치-게이트(11)를 구비하는 셀룰러 파워 MOSFET 장치의 예시적인 실시예를 도시한다. 본 장치의 트랜지스터 셀 영역에 있어서, 제 2 도전성 형태(즉, 본 실시예에서는 p-형태)의 채널 수용 영역(15)은 제 1 도전성 형태(본 실시예에서 n-형태)의 소스 영역(13)과 드레인 영역(drain regions)(14)을 각기 분할한다. 드레인 영역(14)은 모든 셀에서 공통이다. 게이트(11)는 영역(13, 15)을 통해 드레인 영역(14)의 하측 부분내로 연장하는 트랜치(20)내에 존재한다. 게이트(11)는 트랜치(20)의 벽에서 중간 유전체 층(17)에 의해 채널 수용 영역(15)에 용량적으로(capacitively) 연결된다. 장치의 스테이지에서 게이트(11)로의 전압 신호의 적용은 영역(15)내의 전도 채널(12)을 포함하는 및 소스 영역(13)과 드레인 영역(14) 사이의 전도 채널(12)내에서 전류 흐름을 제어하기 위한 공지된 방법으로 작동한다.
소스 영역(13)은 장치 본체(10)의 상측 주요 표면(10a)에 인접하여 위치되며, 여기서 영역(13, 15)은 소스 전극(33)에 의해 접촉된다. 트랜치-게이트(11)는 중간 절연 덧층(18)에 의해 위에 놓인 전극(33)과 절연된다. 도 1은 수직 파워 장치 구조체를 도시한다. 영역(14)은 드레인-드리프트 영역(drain-drift region)이며, 이것은 동일한 도전성 형태의 보다 높게 도핑된 기판(14a)상의 고 저항성의 에피택시얼 층(epitaxial layer)에 의해 형성될 수 있다. 기판(14a)은 드레인전극(34)에 의해 장치 본체(10)의 바닥 주요 표면(10b)에 접촉된다.
일반적으로 장치 본체(10)는 단결정 실리콘이며, 게이트(11)는 대체로 도전성으로 도핑된 다결정 실리콘이다. 일반적으로, 중간 게이트 유전체 층(17)은 열성장 실리콘 이산화물 또는 침착된 실리콘 이산화물이다.
도 1의 장치는 본 발명에 따른 방법에 의해 자체 정렬된 특징부에 의해 제조되며, 상기 방법은 ⓐ 좁은 윈도우(52a)가 [장치 본체(10)를 제공하는] 반도체 웨이퍼 본체(100)의 상측 표면(10a)상의 (도 3) 제 1 마스크(51)내의 보다 넓은 윈도우(51a)의 측벽에 [통상 "스페이서(spacers)"(52)라 불리우는] 측벽 연장부(52)를 제공함으로써 규정되는 스테이지와(도 4); ⓑ 트랜치(20)가 좁은 윈도우(52a)에서 본체(100)내에 에칭되고, 이 절연 게이트(11)는 트랜치(20)내에 제공되는 스테이지와(도 5); ⓒ 소스 영역(13)이 스페이서(52)에 의해 트랜치-게이트(11)와 자체 정렬되도록 제공되는 스테이지와(도 7); ⓓ 채널 수용 영역(15)이, ① 본체(100)의 표면(10a)에서 제 1 마스크(51)의 적어도 일부(51n)를 없애고 제 1 마스크 부분(51, 51n)과 트랜치-게이트(11) 사이에 도핑 윈도우(51b)를 형성하기 위해 스페이서(52)를 제거하는 단계와(도 6), ② 트랜치 게이트(11)에 인접한 채널 수용 영역(15)을 형성하도록 적어도 도핑 윈도우(51b)를 경유하여 본체(100)내로 제 2 도전성 형태의 불순물(61)을 유입시켜(도 7) 제 1 마스크 부분(51, 51n)의 측방향 아래로 연장시키는 단계를 이용함으로써 제공된다.
도핑 윈도우(51b)를 제 1 마스크 부분(51, 51n)과 트랜치-게이트(11) 사이에 제공함으로써, 이러한 방법은 트랜치(20)에 인접한 채널 수용 영역(15)의 도핑 농도의 매우 양호한 제어를 가능하게 하며, 또한 채널 수용 영역(15)이 트랜치-게이트(11)를 형성한 후에 제공되도록 한다. 또한, 본 방법은 좁은 트랜치-게이트(11)를 형성하기 위해서 및 좁은 트랜치(20)에 대해 자체 정렬 방식으로 소스 전극(33)용 접촉 윈도우(18a) 및 소스 영역(13) 양자를 결정하기 위해 미국 특허 제 6,087,224 호에 개시된 발명에 따른 스페이서(52)를 이용한다. 사실, 단일 마스킹 패턴(45, 51)(도 2에서 포토리소그래픽식으로 규정됨)은 자체 정렬 방식에서 도 1 내지 도 11에 도시된 셀 영역내의 (에칭, 평탄화, 도핑 및 접촉 등을 위한) 모든 후속 윈도우를 결정하기 위해 사용된다. 이 자체 정렬은 제조를 간단하게 하고 트랜지스터 셀의 재생성 가능한 근접 간격이 예를 들면 약 1㎛ 이하의 셀 피치(Yc)를 갖도록 한다.
본 발명의 주요한 장점은 절연된 트랜치-게이트(11)에 인접한 채널 수용 영역(15)의 도핑 프로파일의 매우 양호한 제어이다. 이 도핑 프로파일은 채널(12)의 게이트 제어 특성을 결정함에 있어서 중요하다. 이는 본 방법에 있어서 도 7에 화살표(61)로 도시된 바와 같은 고 에너지 불순물 이온 주입을 사용함으로써 정확하게 제어된다. 순서에 따라 설명했을 때, 이 도핑 공정은 예를 들면 약 1㎛ 이하의 셀 피치(Yc)를 갖는 가깝게 이격된 셀에 대해 매우 적합하다.
셀 피치 및 장치의 레이아웃 형상은 도 2 및 도 3에 도시된 포토리소그래픽 및 에칭 스테이지에 의해 결정된다. 셀룰러 레이아웃 형상의 평면도는 도시되어 있지 않는데, 이는 도 1 내지 도 11의 방법이 매우 상이한 공지된 셀 형상에 대해 사용될 수 있기 때문이다. 따라서, 예를 들면 셀은 정방형 형상 또는 꽉 채워진 6각형 형상을 가질 수 있거나, 또는 이들은 기다란 스트라이프(stripe) 형상을 가질 수 있다. 각각의 경우, [게이트(11)를 구비하는] 트랜치(20)는 각 셀의 경계부 둘레에서 연장한다. 도 1은 몇몇 셀만을 도시하지만, 일반적으로 장치는 전극(33, 34) 사이에 수천개의 이들 평행한 셀을 포함한다. 장치의 활성 셀룰러 영역은 각종 공지된 주변 종단 기법(peripheral termination schemes)(또한 도시되지 않음)에 의해 장치 본체(10)의 주변 둘레에서 경계지어질 수 있다. 일반적으로 이러한 기법은 트랜지스터 셀 제조 단계전에 본체 표면(10a)의 주변 장치 영역에 두꺼운 필드-산화물 층(field-oxide layer)의 형성하는 단계를 포함한다. 또한, (게이트-제어 회로와 같은) 각종 공지된 회로는 활성 셀룰러 영역과 주변 종단부 사이의 본체(10)의 영역에서 장치와 통합될 수 있다. 일반적으로 회로 요소는 트랜지스터 셀을 위해 사용될 때와 동일한 마스킹 및 도핑 단계중 몇몇을 사용하여 이 회로 영역내의 자신의 레이아웃으로 제조될 수 있다.
트랜지스터 셀의 제조시의 연속적인 스테이지는 특정 실시예의 예로서 도 2 내지 도 11의 순서를 참조하여 상술된다.
도 2는 장치 제조시 초기 스테이지에서 도 1의 본체 부분을 도시한다. 이 특정 실시예에 있어서, 두꺼운 실리콘 질화물 층(51')은 실리콘 본체 표면(10a)상의 얇은 실리콘 이산화물 층(50)상에 침착된다. 일반적으로 산화물 층(50)은 30㎚ 내지 50㎚ 두께일 수 있다. 도 1 내지 도 11의 실시예에서 질화물 층(51')은 ① 도 4에서 스페이서(52)의 형성을 위한 윈도우(51a)의 소망 깊이와 폭 비, ② 도 8의 주입의 저 에너지 이온(63)을 마스킹하는 동안, 도 7의 고 에너지 주입 스테이지에서 불순물 이온(61)에 의한 소망의 침투력 및 ③ 도 9의 평탄화 스테이지에서 형성된 절연 덧층(18)의 소망 두께에 따라 선택된다.
특정 장치의 실시예에 있어서, 특정 실시예로서 질화물 층(51')은 0.4㎛ 내지 0.5㎛ 두께의 범위내에 있을 수 있으며, 윈도우(51a)는 약 0.5㎛ 폭을 가질 수 있다.
윈도우(51a)는 공지된 포토리소그래피 기술을 사용하여 규정된다. 대응하는 윈도우(51a')를 갖는 포토레지스트 마스크(45)는 도 2에 도시된 바와 같이 질화물 층(51')상에 제공된다. 이러한 것은 윈도우(51a)를 층(51')에 에칭하여 도 3에 도시된 마스크(51)를 형성하기 위한 부식액 마스크로서 작동한다. 마스크(51) 및 그와 관련된 윈도우[도 3의 참조부호(51a) 및 도 4의 좁은 윈도우(52a)]는 장치 셀 및 그들 피치(Yc)의 레이아웃을 규정하는 레이아웃 형상을 갖는다.
따라서, 윈도우(51a, 52a)는 예를 들면 꽉 채워진 6각형 셀룰러 형상의 경우 6각형 네트워크인 셀의 게이트 경계부를 규정한다. 어떤 레이아웃 형상이 선택되든지, 이웃하는 윈도우(51a) 사이의 마스크(51)의 폭(y1)은 (도 1 내지 도 11의 실시예에 있어서) 전극(33)용 접촉 윈도우(18a)의 소망 접촉 면적에 따라 선택된다. 바람직하게는, 폭(y1)은 도 7의 스테이지 ⓓ에서 도핑 프로파일의 균일성을 돕도록 된다. 따라서, 관통 가능한 마스크(51)의 폭(y1)은 마스크(51) 아래의 실질적으로 균일한 도핑 프로파일로 되도록 불순물이 셀의 도핑 윈도우(51b)를 경유하여 유입할 수 있도록 충분히 작을 수 있다. 특정 실시예는 도 12a, 도12b, 도 13a 및 도 13b를 참조하여 하기에 상술된다.
이러한 특정 실시예에 있어서, 산화물 층(52')은 질화물 마스크(51)의 상부 및 측벽, 그리고 윈도우(51a)의 바닥의 윤곽을 따라서 침착된다. 그런 후 산화물 층(52')은 이를 질화물 마스크(51)의 상부 및 윈도우(51a)의 바닥에서 제거하는 반면, 스페이서(52)를 측벽에 남기기 위한 방향성 에칭을 사용하는 공지된 방법으로 에칭 백된다. 또한 에칭 백은 노출된 얇은 산화물 층(50)을 윈도우(52a)에서 제거한다. 일반적으로, 윤곽을 따라 침착된(contour-deposited) 산화물 층(52')은 약 0.2㎛ 두께를 가질 수 있어, 스페이서(52)의 남은 폭(y2)은 0.1㎛ 내지 0.2㎛ 범위이다. 도 4는 폭(y2)의 스페이서(52)에 의해 규정되는 바와 같이 폭(y3)의 보다 좁은 윈도우(52a)를 갖는 결과적인 구조체를 도시한다.
트랜치(20)는 윈도우(52a)에서 본체(100)내에 에칭된다. 도 2 내지 도 5에 도시된 바와 같이, 트랜치(20)가 에칭되는 실리콘 본체 부분(14')은 표면(10a)으로부터 드레인 영역(14)의 일부, 즉 드레인 드리프트 영역을 제공하는 영역내로 동일한 도전성 형태의 도핑 농도(doping concentration)(n)를 가질 수 있다. 이 도핑 농도(n)는 실질적으로 균질, 예를 들면 약 2×1016또는 3×1016인(phosphorus) 또는 비소 원자 ㎝-3일 수 있다. 선택적으로, 미국 특허 제 5,612,567 호에 개시된 바와 같이, 표면(10a)에서 5×1016(예를 들면, 1×1016) 인 또는 비소 원자 ㎝-3이하 내지 기판(14a)과의 계면에서 10배 이상(예를 들면, 3×1017인 또는 비소 원자 ㎝-3)일 수 있다.
특정 실시예에 있어서, 트랜치(20)가 에칭되는 깊이는 예를 들면 약 1.5㎛일 수 있다. 이러한 깊이는 마스크(51) 두께의 3배이며, 따라서 도면 비율은 이들 개략적인 도면에서 편리를 위해 왜곡된 채로 도시한다.
그 후 게이트 유전체 층(17)은 예를 들면 트랜치(20)의 벽에서 실리콘 본체 부분(14')의 열산화에 의해 형성된다. 도 1 내지 도 11의 실시예에 있어서, 이 유전체 층(17)은 트랜치(20)의 측벽 뿐만 아니라 바닥에 그어져 있다. 그 후, 공지된 방법으로 이 게이트(11)는 트랜치(20)를 충전시키고 윈도우(52a) 위에 그리고 마스크(51, 52)에 위에서 연장하기 충분한 두께로 게이트 재료(11')를 침착시키고, 그 후 이 게이트 재료(11')를 그곳에서 제거하여 트랜치-게이트(11)를 형성함으로써 제공된다. 일반적으로, 게이트(11)는 도핑된 다결정 실리콘 또는 다른 반도체 재료를 포함할 수 있다. 재료(11')가 침착되는 동안 또는 그 후에, 예를 들면 도 5에 도시된 에칭 백 스테이지에서 도핑 농도가 제공될 수 있다. 이러한 실시예에 있어서, 게이트 도핑 농도는 제 1 도전성 형태(본 실시예에서 n-형태)이며, 채널 수용 영역(15)을 위한 도 7의 스테이지 ⓓ에서 유입된 제 2 도전성 형태의 도핑 농도보다 크다.
산화물 스페이서(52)는 에칭되어 윈도우(51a)를 재개방하며, 따라서 마스크(51)와 트랜치-게이트(11) 사이에 도핑 윈도우(51b)를 형성한다. 또한 이러한 에칭은 산화물 스페이서(52) 하측의 얇은 산화물(50)을 제거한다. 윈도우(51b)가 주입을 위해 사용될 때, 얇은 산화물(50')은 실리콘 본체 표면(10a)의 노출 영역상의 윈도우(51a)에서 재성장한다[또한, 노출된 실리콘 게이트(11)상에서 성장함]. 결과적인 구조체는 도 6에 도시되어 있다.
도 7에 도시된 고 에너지 불순물 이온 주입이 실시된다. 불순물 이온(61)은 충분히 높은 에너지 및 충분히 높은 선량으로 주입되어, 도핑 윈도우(51b)에 주입되는 이들 불순물 이온(61)이 마스크(51)의 측방향 아래로 산란된다. 이온 에너지는 충분히 커서 마스크(51)상에 주입되는 이들 불순물 이온이 본체(100)의 하측부에 주입되도록 마스크(51)를 관통한다. 일반적으로, 불순물 이온은 200 keV를 초과하는 주입 에너지를 갖는 붕소일 수 있다. 트랜치-게이트(11)가 상기 주입에 저항하여 마스킹되지 않는다 하더라도, 붕소 도핑 농도는 다결정 실리콘 게이트 재료의 트랜치-게이트를 과잉 도포하기에 충분하지 않다.
도 12a, 도12b, 도13a 및 도 13b는 (특정 실시예로서) 260 keV의 이온 에너지에서 2×1013㎝-2붕소 이온의 선량을 도시한다. 질화물 층(51)의 두께는 본 특정 실시예에서 0.4㎛이다. 도 12a는 어닐링전의 주입된 도핑 윤곽을 도시한다. 이 어닐링되지 않은 윤곽은 윈도우(51b)의 표면(10a) 아래 약 0.6㎛의 깊이(d)에서 최고 도핑 농도(15b), 및 질화물 층(51) 아래 약 0.1㎛의 깊이(d)에서 최고 도핑 농도(15a)를 갖는다. 그러나, 이러한 에너지 및 선량에서, 윈도우(51b)에 주입된 불순물 이온(61)은 제 1 마스크 부분 아래의 적어도 0.4㎛에서 측방향으로 산란된다. 이러한 산란은 영역(15)의 도핑 농도에서 균질성 달성에 기여한다.
그 후, 주입 손상을 어닐링하고 불순물을 활성화시키기 위해, 예를 들면 1,100℃에서 40분 동안의 가열 단계가 실시된다. 도 12b, 도 13a 및 도 13b는 이러한 짧은 가열 단계 후의 상태를 도시하며, 이들 도면으로부터 주입된 불순물의 일부 열 확산이 발생되었음이 명백하다. 이러한 확산은 영역(15)의 도핑 농도에서 균질성 달성에 기여한다.
도 13a 및 도 13b는 윈도우(51b) 아래 및 층(51) 아래에서 주목할 만한 균일성의 결과적인 도핑 프로파일을 나타낸다. 붕소 도핑 농도(Na)는 트랜치(20)에 인접한 곳(도 13a)으로부터 트랜치(20)로부터 y=0.4㎛의 측방향 거리까지, 즉 두꺼운 질화물 층(51)의 0.4㎛ 아래의 중앙 셀 영역에서 거의 균일하다. 도 12a, 도 12b, 도 13a 및 도 13b에서 측방향 거리(y)는 1.0㎛의 셀 피치(Yc)로 나타내지는 치수(y1+y2)에 대응한다. 그에 따라, 상기 도면은 작은 셀 피치를 갖는 장치를 제조하기 위한 공정의 적합성을 나타낸다.
도핑 농도(n+)의 소스 영역(13)은 도핑 윈도우(51b)를 경유하여 본체(100)내로 삽입된다. 이러한 경우, 질화물 층(51)은 마스크로서 작용한다. 도 8에 도시된 바와 같이, 이러한 소스 도핑은 비소 이온(63)의 주입에 의해 실시되는 것이 바람직하다. 일반적으로, 1020내지 1022비소 원자 ㎝-3의 도핑 농도를 제공하기 위해 매우 많은 선량이 사용된다. 이온 에너지는 대체로 약 30 keV이다. 이러한 선량 및 에너지에 있어서, 비소 이온은 마스크(51)의 에지 아래에서 산란된다. 도 9 및 도 10의 스테이지 동안, 하나 또는 그 이상의 짧은 어닐링, 예를 들면 900℃에서 1시간 동안의 어닐링 후, 일반적으로 소스 영역은 마스크(51)의 윈도우 에지 라인을 지나 횡방향으로 약 0.1㎛ 내지 0.2㎛ 연장한다.
도 9에 도시된 바와 같이, 절연 덧층(18)은 제 1 마스크(51)의 보다 넓은 윈도우(51a)내의 트랜치-게이트(11) 위에 제공된다. 이러한 것은 평탄화 공정에 의해 매우 편리하게 달성되며, 여기서 절연 재료(18')(예를 들면, 실리콘 이산화물)는 윈도우(51a)를 충전시켜 윈도우(51a) 상측 및 마스크(51) 위로 연장하기에 충분한 두께로 침착된다. 그 후 절연 재료(18')는 이를 트랜치-게이트(11) 및 도핑 윈도우(51b)에서 제거하기 위해 에칭 백된다. 결과적인 덧층(18)의 두께는 이 제조 스테이지에서 고작 마스크(51)의 두께에 대응한다. 특정 실시예에 있어서, 덧층(18)은 0.3㎛ 내지 0.4㎛ 두께일 수 있다. 실리콘 본체 표면(10a)과의 오버랩의 측방향 너비(y4)는 스페이서의 폭(y2)에 의해 재생성 가능하게 결정된다.
그 후 도 10에 도시된 바와 같이 절연 덧층(18)내에 윈도우(18a)를 형성하기 위해 질화물 마스크(51)가 제거된다. 그 후 채널 수용 영역(15)용 보다 높게 도핑된 접촉 영역(35)을 형성하기 위해 제 2 도전성 형태(즉, p-형태)의 불순물이 접촉 윈도우(18a)를 경유하여 본체(100)내로 유입된다. 이러한 것은 도 10에 도시된 바와 같이 주입 붕소 이온(65)에 의해 바람직하게 달성된다. 결과적인 붕소 농도는 윈도우(18a)에서 노출된 소스 영역 면적을 과잉 도핑하기에 충분하지 않다. 일반적으로, 이러한 도핑 농도는 예를 들면 약 1019붕소 원소 ㎝-3일 수 있다.
마스크(51) 아래의 측방향 너비로 결정했을 때, 소스 영역(13)은 윈도우(18a)내로 측방향으로 연장한다. 이 측방향 너비는 소스 전극(33)에 대한 양호한 저 저항 접촉을 위해 충분할 수 있다. 도 10은 주입 윈도우(18)에 존재하는 얇은 산화물(50)을 도시하며, 짧은 딥 에칭(dip etch)은 이러한 산화물 층(50)을 제거하기 위해 사용될 수 있으며 따라서 접촉 윈도우로서 윈도우(18a)를 개방한다. 매우 짧은 에칭에 의해서도, 산화물 층(50)의 제거동안 산화물 층(18)의 등방성 에칭 백이 (수직 및 수평으로) 발생한다. 그러나 보다 넓은 접촉 면적이 소망되는 경우, 도 10의 덧층(18)은 층(18)에 의해 덮이지 않은 소스 영역(13)의 면적을 증가시키기 위해 에칭을 연장시킴으로써 등방성으로 더 먼 거리로 에칭 백될 수 있다. 이러한 더욱된 에칭 백은 도 10에 점선(18c)으로서 및 참조부호(y4, y4')의 감소로서 도시되어 있다.
접촉 윈도우(18a)의 개방 및/또는 확장 후, 소스 전극(33)은 도 11에 도시된 바와 같이 침착된다. 소스 전극은 접촉 윈도우(18a)의 접촉 영역(35) 및 소스 영역(13) 양자와 접촉하고 트랜치-게이트(11) 위의 절연 덧층(18) 위로 연장한다. 일반적으로, 소스 전극은 규화물 접촉 층상에 두꺼운 알루미늄 층을 포함한다. (공지된 포토리소그래피 및 에칭 기술에 의해) 그의 레이아웃은 소스 전극(33)을 형성하는 개별 금속화 영역 및 트랜치-게이트(11)에 연결된 게이트 본드패드(bondpad)내에 규정된다. 게이트 본드패드 금속화 및 그의 연결부는 도 11의 평면 외측에 있다. 그 후 배면(10b)은 금속화되어 드레인 전극(34)을 형성하며, 그 후 웨이퍼 본체(100)는 개별 장치 본체(10)로 나뉘어진다.
다수의 변형 및 수정이 본 발명의 범위내에서 가능하다는 것은 명백하다. 상당한 가요성은 장치의 다른 부품의 제조 그리고 [스페이서(52), 좁은 트랜치(20), 트랜치-게이트(11), 소스 영역(13) 및 채널 수용 영역(15)의 형성을위한] 방법의 스테이지 ⓐ 내지 ⓓ 및 그 사이에서 사용될 수 있는 특정 기술에서 가능하다. 따라서 (종래기술에 있어서 다수의 특징부 뿐만 아니라) 다른 신규한 특징부는 본 발명과 관련하여 사용될 수 있다.
예로써, 도 5는 본체 표면(10a)의 약간 아래에서 정지하는 게이트 재료(11')의 에칭 백을 도시한다. 이러한 경우, 도 1의 절연 덧층(18)은 트랜치(20)의 상측부내 뿐만 아니라 표면(10a)의 인접 영역 위의 측방향으로 약간 연장한다. 이러한 덧층(18)용 구조는 도 14의 확대도에 도시된 바와 같이 게이트 트랜치(20)의 상부 모서리에서 소망하지 않는 단락에 대한 매우 신뢰성 있는 보호를 제공하는데 특히 바람직하다.
따라서, 게이트 유전체(17)의 제공후, 각종 공정 스테이지에의 노출동안, 게이트 유전체(17)의 일부 부식이 게이트 트랜치(20)의 상부 모서리에서 발생할 수 있다. 이러한 부식은 최종 장치에 있어서 게이트(11)와 소스 영역(13) 및/또는 소스 전극(33) 사이에서 소망하지 않는 단락을 발생시킬 위험성이 있을 수 있다. 그러나, 도 14에 도시된 바와 같이, 침착되고 에칭 백된 산화물 재료(18)가 잔존하여 트랜치(20)의 상부에 절연 플러그를 형성하고 소스 영역(13)의 트랜치-게이트에서 절연 캡으로서 트랜치(20)로부터 측방향으로 연장한다. 덧층(18)의 이러한 조합된 플러그와 캡 구조는 게이트 트랜치(20)의 상부 모서리의 매우 신뢰할 만한 절연을 제공하여 단락으로부터 보호한다.
그러나, 게이트 재료(11')의 에칭 백은 본체 표면(10a)의 레벨과 일치하여 정지될 수 있거나 또는 본체 표면(10a)보다 약간 높았을 때 정지할 수 있다. 후자의 경우, 트랜치-게이트(11)는 본체 표면(10a)의 레벨 위로 약간 돌출하며, 덧층(18)은 트랜치(20)내로 하강하는 대신에 돌출하는 트랜치-게이트(11) 상측으로 [스페이서(20)에 의해 제거된 공간내로] 연장한다.
도 15 내지 도 18은 변형예를 도시하며, 여기서 접촉 윈도우(18a)는 도핑 윈도우(51b)를 포함하도록 형성된다. 이러한 변형예에서, 덧층(18)은 간단히 트랜치(20)의 상부내의 절연 플러그이다. 이러한 경우, 트랜치(20)는 도 5의 스테이지에서 약간 큰 깊이로 에칭된다. 그 후 절연 게이트(11)는 본체 표면(10a)의 레벨 아래, 즉 트랜치의 상부(20a) 아래의 트랜치(20) 부분에 제공된다. 이러한 것은 게이트 재료(11')를 에칭 백함으로써 도 5에서보다 간단하게 달성된다. 그 후, 도핑 윈도우(51b)는 스페이서(52)를 제거함으로써 개방되고, 영역(15, 13)은 도 7 및 도 8과 유사하지만, 약간 큰 깊이로 주입된다.
그 후 마스크(51)는 도 16에 도시된 구조체를 제조하기 위해 제거된다. 절연 재료(18')는 트랜치(20)의 상부(20a)에 절연 플러그(18)를 형성하기 위해 그가 잔존하는 것을 제외하고는 도 9에서와 같이 침착되고 에칭 백된다(도 18 참조). 마스크(51)가 재료(18')(예를 들면, 산화물)와 비교해 상이한 재료(예를 들면, 질화물)인 경우, 도 18의 구조체는 절연 재료(18')를 침착 및 에칭 백한 후 마스크(51)를 제거함으로써 얻어질 수 있다.
도 18에 도시된 바와 같이, 접촉 영역(35)은 주입이 윈도우(51b)를 포함하는 보다 넓은 윈도우(18a)에서 실시되는 것을 제외하고는 도 10과 유사한 붕소 이온(65)의 주입에 의해 형성될 수 있다. 도 15는 소스 전극(33)을 침착한 후의결과적인 장치 구조체를 도시한다.
도 14 내지 도 18의 특정 실시예는 도 1 내지 도 11의 특정 실시예와 같이 질화물인 마스크(51)와 산화물인 스페이서(52)를 사용한다. 그러나, 하기에 상술된 바와 같은 다른 재료가 사용될 수 있다[예를 들면 산화물인 마스크(51) 및 폴리실리콘을 포함하는 스페이서(52)].
도 1 내지 도 18을 참조하여 상술된 특정 실시예에 있어서, 마스크(51)와 스페이서(52) 각각은 개별 단일 재료(실리콘 질화물, 실리콘 산화물)로 이루어진다. 상이한 재료의 복합 층이 사용되는 다른 실시예가 가능하다. 따라서 예를 들면, 두꺼운 복합 마스크(51)가 상기 공정의 초기 스테이지에서 사용될 수 있으며, 그 후 마스크(51)는 상측부의 제거에 의해 얇아질 수 있다. 계류중인 PCT 특허 출원 제 EP01/09330 호(및 대응 미국 특허 출원 제 09/932073 호 및 영국 특허 출원 제 0020126.9 호 및 제 0101690.6; 출원인 참조번호 제 PHNL010059 호)는 복합 측벽 스페이서의 사용을 개시한다. 특히, 산화물의 트랜치-에칭 마스크(51)가 개시되어 있으며, 그의 윈도우는 실리콘 질화물의 얇은 층상에 폴리실리콘(polysilicon)을 포함하는 복합 측벽 스페이서(52)에 의해 좁혀진다.
본 발명의 변형 실시예에 있어서, 마스크(51)는 실리콘 질화물로 이루어질 수 있으며 스페이서(52)는 얇은 질화물 층(50')상의 폴리실리콘의 복합물일 수 있다. 그러나, 질화물 대신에 산화물이 사용되는 다른 변형이 가능하다.
따라서, 도 14 내지 도 18 실시예의 변형에 있어서, 예를 들면 마스크(51)는 실리콘 이산화물일 수 있고, 스페이서는 폴리실리콘 재료(52')를 얇은 산화물층(50')상에 윤곽을 따라 침착시킴으로써 형성되는 복합물일 수 있다. 이러한 경우, 도 19에 도시된 바와 같이 트랜치(20)가 본체 영역(14')내에 에칭되는 경우, 에칭은 스페이서(52)의 폴리실리콘 부분(52m, 도시되지 않음)을 제거한다. 결과적인 구조체는 도 19에 도시되어 있다. 좁혀진 트랜치-에칭 윈도우(52a)는 얇은 산화물 층(50')[즉, 하측 스페이서 부분(52n)]에 의해 규정된 채로 남는다. 그 후, 게이트 유전체(17), 게이트(11) 및 영역(13, 15)은 본 발명의 실시예에서 이미 상술된 바와 같이 제공된다. 그 후, 산화물(51, 50')은 도 16의 구조체를 제거하도록 에칭되며, 그 후 전술된 바와 같이 더욱 처리된다.
전적으로 실리콘 질화물의 최초 마스크(51)로 상술된 특정 실시예에 관하여, 마스크 표면이 제조 공정 순서에 따라 산화 분위기에 노출되는 경우, 산소-질화물이 마스크 표면에 형성됨을 알 수 있다. 따라서, 예를 들면 도 6 및/또는 도 9의 스테이지에서, 질화물 마스크(51)는 산화물 스페이서(52) 및/또는 산화물 재료(18')가 에칭될 때 에칭되는 산소-질화물 표면을 포함할 수 있으며, 따라서 이들 스테이지에서 마스크(51)를 박육화 한다. 이러한 것은 도 7의 주입 스테이지 및 도 9의 산화물 평탄화 스테이지 동안 잔존하는 마스크 부분(51)의 두께에 있어서 몇몇 불확실성을 나타낼 수 있다.
이러한 불확실성의 발생은 스테이지 ⓐ에서 하부 층 부분(51n)상에 상부 층 부분(51m)을 포함하는 복합물로서 제 1 마스크(51)를 형성함으로써 회피될 수 있다. 상부 층 부분(51m)은 하부 층 부분(51n)(예를 들면, 질화물)과는 상이한 재료(예를 들면, 산화물)로 이루어져 하부 층 부분(51n)으로부터 에칭가능하다.이러한 복합물 마스크(51m, 51n)는 도 4의 변형예로서 도 20에 도시되어 있다. 상부 층 부분(51m)은 도 21에 도시된 바와 같이 스테이지 ⓓ에서 하부 층 부분(51n)을 통한 불순물 이온(61)의 주입전에 하부 측 부분(51n)으로부터 에칭된다. 하부 마스크 부분(51n)은 전체 마스크(51)보다 얇을 수 있어 보다 적은 이온 에너지가 붕소 이온(61)을 위해 사용될 수 있다. [두꺼운 질화물 층(51)과 비교하여] 보다 얇은 질화물 층(51n)을 갖는 장점은 실리콘 웨이퍼 본체(100)상에의 뒤틀림이 작다는 것이며, 따라서 제조동안 웨이퍼 본체(100)의 굽힘이 작다는 것이다.
도 1 내지 도 21의 실시예에 있어서, 채널 수용 영역(15)을 위해 주입되는 불순물 이온(61)은 층(51)[또는 나머지 부분(51n)]을 관통할 때와 같이 고 에너지이다. 이러한 실시예에 있어서 채널 수용 영역(15)용 소망의 도핑 프로파일은 긴 드라이브-인 확산없이 정확하고 재생성 가능하게 주입된다.
그러나, 드라이브-인 확산은 몇몇 장치, 특히 매우 큰 셀 피치(Yc)에 대해서 및/또는 특히 마스크(51) 또는 나머지 부분(51n)이 불순물(61)에 대해 마스킹하는 경우 사용될 수 있다. 따라서, 이러한 장치의 채널 수용 영역(15)은 제 1 마스크 부분(51, 51n)의 측방향 아래의 제 2 도전성 형태(본 실시예에서 p-형태)의 확산 불순물(61)에 의해 형성될 수 있다. 불순물(61)은 스테이지 ⓓ에서 스페이서(52)를 제거함으로써 형성된 도핑 윈도우(51b)에 이온 주입 또는 확산될 수 있다.
장치내에 하나 또는 그 이상의 보다 넓은 셀을 제공할 수 있으며, 스테이지 ⓓ에서 도핑 윈도우(51b)를 경유하여 제공된 p-형태 도핑의 측방향 너비는 셀의 중앙에서 이들 도핑을 통합하기에 충분하지 않다. 통합되지 않은 영역(15)을 갖는장치는 셀의 중앙에서 브레이크다운(breakdown) p-n 다이오드를 포함할 수 있다. 브레이크다운 다이오드는 p+ 영역(35)과 드리프트 영역(14)내의 하측 n+ 영역 사이의 p-n 접합에 의해 형성될 수 있다. 이러한 구조는 미국 특허 제 5,527,720 호(출원인 번호 PHB33805) 및 미국 특허 제 6,121,089 호에 개시된 것과 유사성을 갖는다. 미국 특허 제 5,527,720 호 및 미국 특허 제 6,121,089 호 양자의 전체 내용은 본 발명에 참조문헌으로서 인용된다.
도 1 내지 도 17의 실시예에 있어서, 소스 영역(13)은 스페이서(52)를 제거함으로써 형성된 도핑 윈도우(51b)에 불순물 이온(63)을 주입함으로써 매우 쉽게 형성된다. 그러나, 스페이서(52)는 소스 영역과 트랜치-게이트의 자체 정렬을 제공하기 위한 다른 방법으로 사용될 수 있다.
하나의 변형 방법에 있어서, 소스 영역(13)은 스페이서(52) 자체내의 비소 또는 인 도핑으로부터 본체(100)내에 확산될 수 있다.
다른 선택적인 방법에 있어서, 소스 영역(13)은 표면(10a)에서 n-형태 층(13')에 의해 형성될 수 있다. 이것은 마스크(51)전에 도핑된 층(13')을 제공함으로써, 및 부식액 마스크로서 표면(10a)상의 덧층(18)의 측방향 연장부(y4)를 사용하는 동안(도 10 참조) 층(13')을 관통하여 하측 영역(15)까지 에칭함으로써 달성될 수 있다. 덧층(18)의 이러한 측방향 연장부는 스페이서(52)에 의해 결정된다. 소스 영역(13)의 에칭 규정은 도 10에 점선(18c)으로 표시된 바와 같이 덧층(18)을 에칭 백하기 전에 실시될 수 있다.
다른 변형 형태에 있어서, 소스 불순물(63)은 도 3의 스테이지에서윈도우(51a)에 주입될 수 있으며, 따라서 스페이서(52)를 형성하기 전에 전체 윈도우(51a)에 초기 소스 영역(13')을 제공한다. 그 후, 층(52')이 침착되고, 스페이서(52)는 도 4에서 형성되며, 그 후 트랜치(20)가 도 5에서 좁은 윈도우(52a)에 에칭된다. 이러한 경우, 트랜치(20)는 초기 영역(13')을 관통해 본체 부분(14')에 에칭된다. 스페이서(52) 아래에 잔존하는 영역(13')의 부분은 트랜치(20)와 자체 정렬된 소스 영역(13)을 형성한다. 소스 영역(13)을 형성하기 위한 이러한 공정 순서는 도 7의 공정 순서보다 덜 바람직한데, 이는 높게 도핑되어 주입된 영역(13')이 일반적으로 본체 부분(14')보다 약간 빠르게 에칭되어 트랜치(20)의 상부를 확장시키기 때문이다.
높게 도핑된 기판(14a)상의 에피택시얼 층에 의해 드레인-드리프트 영역(14)을 형성하는 대신에, 몇몇 장치의 높게 도핑된 영역(14a)은 드리프트 영역(14)을 제공하는 고 저항성 기판의 배면(10b)내로의 불순물 확산에 의해 형성될 수 있다. 전술된 장치는 MOSFET이며, 여기서 높게 도핑게 기판(14a) 또는 영역(14a)은 드레인 드리프트 영역(14)과 동일한 도전성 형태(본 실시예에서 n-형태)이다. 그러나, 높게 도핑된 기판(14a) 또는 영역(14a)은 반대의 도전성 형태(본 실시예에서 p-형태)가 되어 IGBT를 제공할 수 있다. 전극(34)은 IGTB의 경우 양극(anode) 전극으로 불리운다.
수직한 개별 장치가 도 1 내지 도 17을 참조하여 도시되어 있으며, 본체(10)의 배면(10b)에서 기판 또는 다른 영역(14a)과 접촉하는 제 2 메인 전극(34)을 갖는다. 그러나, 본 발명에 따른 통합 장치가 가능하다. 이러한 경우, 영역(14a)은장치 기판 및 낮게 도핑된 에피택시얼 드레인 영역(14) 사이의 도핑된 매립 층일 수 있다. 이 매립 층 영역(14a)은 표면(10a)으로부터 매립 층의 깊이까지 연장하는 도핑된 주변 접촉 영역을 경유하여 전방의 주 표면(10a)에서 전극(34)에 의해 접촉될 수 있다.
도전성 게이트(11)는 전술된 바와 같이 도핑된 다결정 실리콘으로 형성될 수 있다. 그러나, 특정 장치에서 다른 공지된 게이트 기술이 사용될 수 있다. 따라서, 예를 들면 금속 규화물과 같은 다른 재료가 게이트용으로 사용될 수 있다. 선택적으로, 전체 게이트(11)는 다결정 규화물 대신에 내열성 금속일 수 있다.
도 1 내지 도 17의 실시예에 있어서, 게이트 유전체 층(17)은 트랜치(20)의 바닥 뿐만 아니라 측벽에 위치한다. 그러나, 나머지 실시예에서는 트랜치(20)가 약간 더 깊을 수 있으며 그의 바닥에 두꺼운 절연 재료(17b)를 가질 수 있다. 트랜치(20)의 바닥에서 두꺼운 절연체(17b)는 장치의 게이트-드레인 용량을 감소시킨다. 이러한 실시예는 도 18 내지 도 20에 도시되어 있다.
이러한 경우, 약간 보다 깊은 트랜치(20)는 산화물 스페이서(52)에 의해 규정된 좁은 윈도우(52a)에서 에칭된다. 그 후, 절연 재료(17b')는 충분한 두께로 침착되어 트랜치(20)를 충전하고 트랜치(20) 상측 및 스페이서(52) 그리고 마스크(51) 위에서 연장한다. 재료(17b')는 예를 들면 실리콘 이산화물일 수 있다. 이 스테이지는 도 18에 도시되어 있다.
그 후 재료(17b')는 트랜치(20)의 하부에만 존재하여 두꺼운 절연체(17b)를 형성할 때까지 에칭 백된다. 이러한 에칭 백은 산화물 스페이서(52)를 제거하여보다 넓은 윈도우(51a)를 재노출시킨다. 그 후, 얇은 게이트-유전체 층(17)은 트랜치(20)의 노출된 측벽 및 표면(10a)에 제공되며, 산화물 층(50)은 스페이서(52)와 함께 제거된다. 결과적인 구조체는 도 19에 도시되어 있다.
그 후 게이트 재료(11')는 넓은 윈도우(51a) 및 그 내의 트랜치(20)를 충전시키도록 침착되며 마스크(51)상에서 연장한다. 그 후 도 20에 도시된 바와 같이, 게이트 재료(11')는 트랜치(20)내에 게이트(11)로서 잔존하도록 에칭 백된다. 이러한 경우, 도 19 및 도 20에 도시된 바와 같이, 스페이서(52)는, 게이트(11)가 트랜치(20)내에 제공되기 전에, 윈도우(52b)를 규정하기 위해 제거된다. 도 20의 스테이지 후, 영역(15, 13)은 도 7 및 도 8과 같이 불순물 주입(61, 63)에 의해 형성되며, 그 후 예를 들면 도 9 내지 도 11에 도시된 바와 같은 후속 공정이 실시된다.
열 산화물이 고품질 게이트 유전체 층으로 바람직하지만, 층(17)이 침착될 수 있다.
전술된 특정 실시예는 n-채널 장치이고, 여기서 영역(13, 14)은 n-형태 도전성이며, 영역(15, 35)은 p-형태이고, 전자 반전 채널(electron inversion channel)(12)은 게이트(11)에 의해 영역(15)내에 유도된다. 반대의 도전성 형태의 불순물을 사용함으로써, p-채널 장치는 본 발명에 따른 방법에 의해 제조될 수 있다. 이러한 경우, 영역(13, 14)은 p-형태 도전성이고, 영역(15, 35)은 n-형태이며, 홀 반전 채널(hole inversion channel)(12)은 게이트(11)에 의해 영역(15)에 유도된다.
실리콘 이외의 반도체 재료, 예를 들면 실리콘 카바이드가 본 발명에 따른 장치용으로 사용될 수 있다.
본 발명의 상세한 설명을 통해, 다른 변화 및 변형이 당업자에게 명백하다. 이러한 변화 및 변형은 본 기술 분야에 이미 공지되었으며 본 발명에 이미 상술된 특징부 대신에 또는 이 특징부에 추가하여 사용될 수 있는 동등부 및 다른 특징부를 포함할 수 있다.
본 출원에서 특허청구범위가 특징부의 특정 조합에 대해 사고되었지만, 본 발명의 범위는 이 범위가 특허청구범위에 청구된 것과 동일한 발명에 관계되는지 여부에 관계없이 또는 본 발명과 동일한 기술적 문제점 모두 또는 일부를 해결하는지 여부에 관계없이 신규한 특징부 또는 명시적으로 또는 암시적으로 본 발명에 상술된 특징부의 신규한 조합 또는 이의 일반화를 포함함을 알아야 한다.
본 출원인은 새로운 특허청구범위가 본 출원 또는 그로부터 유추된 다른 출원의 수속동안 이들 특징부 및/또는 이들 특징부의 조합을 상술하고 있음을 주목하였다.
따라서, 채널 수용 영역(15)이 어떻게 제공되었는지에 관계없이, 절연된 트랜치-게이트 반도체 장치의 신규한 제조 방법(도 22 내지 도 24에 도시됨)이 제공되었으며, 이 방법은
ⓐ 좁은 윈도우가 반도체 본체의 표면상의 제 1 마스크내의 보다 넓은 윈도우의 측벽에 측벽 연장부를 제공함으로써 규정되고,
ⓑ 트랜치는 좁은 윈도우의 본체내에 에칭되며,
ⓒ 상기 트랜치는 절연 재료에 의해 덮여있고, 그 후 게이트는 트랜치에 제공되며,
ⓓ 소스 영역은 측벽 연장부에 의해 트랜치-게이트와 자체 정렬되도록 제공되며,
상기 스테이지 ⓒ는 게이트 아래에 트랜치의 측벽에서 게이트-유전체를 위해 제공되는 것보다 두꺼운 제 1 절연 재료를 제공하기 위한 하기의 일련의 단계의 이용을 포함하며,
이들 일련의 단계는 ① 트랜치를 충전시켜 상기 트랜치 위로, 측벽 연장부 위로, 및 제 1 마스크 위로 연장하기에 충분한 두께로 제 1 절연 재료를 침착시키는 단계와,
② 트랜치의 바닥에서 제 1 절연 재료를 제거하기 위해 상기 제 1 절연 재료를 에칭 백하는 단계로서, 상기 에칭 백 공정은 측벽 연장부를 제거하여 제 1 마스크 부분내에 보다 넓은 윈도우를 재노출시키는, 상기 에칭 백 단계와,
③ 상기 트랜치의 측벽에 보다 얇은 게이트 유전체 층을 제공하는 단계와,
④ 상기 보다 넓은 윈도우 및 그내의 절연 트랜치를 충전하기 위해 게이트 재료를 침착시키는 단계와,
⑤ 게이트 재료가 제 1 절연 재료 위에 및 게이트 유전체 층에 인접한 게이트로서 남도록 상기 게이트 재료를 에칭 백하는 단계를 포함한다.

Claims (24)

  1. 제 2 도전성 형태의 채널 수용 영역을 통해 제 1 도전성 형태의 소스 영역에서 제 1 도전성 형태의 드레인 영역으로 연장하는 트랜치내에 트랜치-게이트를 갖는 트랜치-게이트 반도체 장치의 제조 방법에 있어서,
    ⓐ 좁은 윈도우는 반도체 본체의 표면상의 제 1 마스크내의 보다 넓은 윈도우의 측벽에 측벽 연장부를 제공함으로써 규정되며,
    ⓑ 트랜치는 상기 좁은 윈도우의 본체내에 에칭되고, 상기 게이트는 상기 트랜치내에 제공되며,
    ⓒ 상기 소스 영역은 상기 트랜치의 측벽에 인접하도록 제공되며,
    ⓓ 상기 채널 수용 영역은 ① 본체의 표면에서 제 1 마스크의 적어도 일부를 없애고 상기 제 1 마스크 부분과 상기 트랜치-게이트 사이에 도핑 윈도우를 형성하기 위해 상기 측벽 연장부를 제거하는 단계와, ② 상기 트랜치의 측벽에 인접한 채널 수용 영역을 형성하도록 적어도 상기 도핑 윈도우를 경유하여 상기 본체내로 제 2 도전성 형태의 불순물을 유입시켜 상기 제 1 마스크 부분의 측방향 아래로 연장시키는 단계를 사용함으로써 제공되는
    트랜치-게이트 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 채널 수용 영역은 상기 도핑 윈도우에서 주입되는 상기 불순물 이온이상기 제 1 마스크 부분의 측방향 아래로 산란되는 충분한 고 에너지 및 충분한 고 선량으로 스테이지 ⓓ에서 제 2 도전성 형태의 불순물의 이온 주입에 의해 형성되는
    트랜치-게이트 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 도핑 윈도우에 주입되는 불순물 이온이 측방향으로 산란되는 상기 본체의 하측부에 주입되도록 상기 에너지는 충분히 커서 불순물 이온이 상기 제 1 마스크 부분을 관통하는
    트랜치-게이트 반도체 장치의 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 불순물 이온은 200 keV를 초과하는 주입 에너지를 갖는 붕소인
    트랜치-게이트 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    스테이지 ⓐ의 상기 제 1 마스크는 하부 층 부분상에 상부 층 부분을 포함하는 복합재이고, 상기 상부 층 부분은 상기 하부 층 부분으로부터 에칭되도록 상기 하부 층 부분과 상이한 재료이며, 상기 상부 층 부분은 스테이지 ⓓ에서 상기 하부 층 부분을 통해 상기 불순물 이온을 주입하기 전에 상기 하부 층 부분으로부터 에칭되는
    트랜치-게이트 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 상부 층 부분은 실리콘 이산화물이고, 상기 하부 층 부분은 실리콘 질화물인
    트랜치-게이트 반도체 장치의 제조 방법.
  7. 제 2 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 주입된 불순물 이온의 에너지 및 선량은 충분히 커서 상기 도핑 윈도우에서 주입된 불순물 이온이 상기 제 1 마스크 부분의 적어도 0.4㎛ 아래에서 측방향으로 산란되는
    트랜치-게이트 반도체 장치의 제조 방법.
  8. 제 1 항 내지 제 7 항중 어느 한 항에 있어서,
    상기 제 1 마스크 및 그와 관련된 윈도우는 상기 제 1 마스크 아래서 실질적으로 균일한 도핑 프로파일로 통합되도록 스테이지 ⓓ에서 상기 셀의 도핑 윈도우를 경유하여 상기 불순물이 유입되도록 충분히 작은 제 1 마스크에 대한 개별 폭을 갖는 장치 셀을 규정하는 레이아웃 형상을 갖는
    트랜치-게이트 반도체 장치의 제조 방법.
  9. 제 1 항 내지 제 8 항중 어느 한 항에 있어서,
    상기 제 1 마스크 및 그와 관련된 윈도우는 약 1㎛ 이하의 피치를 갖는 장치 셀을 규정하는 레이아웃 형상을 갖는
    트랜치-게이트 반도체 장치의 제조 방법.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서,
    상기 게이트는 상기 도핑 윈도우를 규정하기 위해 상기 측벽 연장부를 제거하기 전에 상기 트랜치내에 제공되는
    트랜치-게이트 반도체 장치의 제조 방법.
  11. 제 1 항 내지 제 9 항중 어느 한 항에 있어서,
    상기 트랜치를 에칭한 후, 상기 측벽 연장부는 상기 도핑 윈도우를 수납하는 보다 넓은 윈도우를 재노출시키기 위해 제거되며, 그 후 게이트 재료는 상기 보다 넓은 윈도우 및 그 내의 상기 트랜치를 충전하도록 침착되고 상기 트랜치내의 게이트로서 잔존하도록 에칭 백되는
    트랜치-게이트 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 측벽 연장부를 제거하기 전에, 절연 재료는 상기 트랜치를 충전하여 상기 트랜치 위로, 상기 측벽 연장부 위로 및 상기 제 1 마스크 위로 연장하기에 충분한 두께로 침착되며, 그 후 상기 절연 재료가 상기 트랜치의 하부에만 잔존할 때까지 상기 측벽 연장부는 상기 절연 재료를 에칭하는 에칭 단계에서 제거되며, 그 후 상기 게이트는 상기 하부내의 절연 재료 위의 트랜치 부분에 제공되는
    트랜치-게이트 반도체 장치의 제조 방법.
  13. 제 1 항 내지 제 12 항중 어느 한 항에 있어서,
    스테이지 ⓓ에서 상기 채널 수용 영역을 제공한 후, 절연 덧층은 상기 제 1 마스크 부분의 보다 넓은 윈도우내의 상기 트랜치-게이트 위에 제공되고, 그 후 상기 제 1 마스크 부분은 상기 절연 덧층내에 접촉 윈도우를 형성하기 위해 제거되며, 소스 전극은 상기 접촉 윈도우에서 상기 소스 영역과 접촉하고 상기 트랜치-게이트 위의 상기 절연 덧층 위로 연장하도록 침착되는
    트랜치-게이트 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 절연 덧층은 상기 보다 넓은 윈도우를 충전시켜 상기 보다 넓은 윈도우 위에 및 상기 제 1 마스크 부분상에서 연장하기에 충분한 두께로 절연 재료를 침착시키며, 그 후 상기 절연 재료를 상기 트랜치-게이트 위에서 및 상기 도핑 윈도우에서 제거하기 위해 상기 절연 재료를 에칭 백함으로써 제공되는
    트랜치-게이트 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 게이트는 상기 본체의 표면의 레벨 아래의 상기 트랜치 부분에 제공되며, 후속하여 침착되고 에칭 백된 절연 재료는 상기 트랜치의 상부에 잔존하고 상기 트랜치로부터 상기 도핑 윈도우내로 측방향으로 연장하는
    트랜치-게이트 반도체 장치의 제조 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 게이트는 상기 본체의 표면의 레벨 아래의 트랜치 부분에 제공되고, 절연 재료는 상기 게이트 상에 절연 덧층을 형성하도록 상기 트랜치의 상부에 침착되고, 상기 제 1 마스크 부분은 상기 도핑 윈도우를 포함하는 접촉 윈도우를 형성하기 위해 스테이지 ⓓ 후에 제거되며, 소스 전극은 상기 소스 영역을 상기 접촉 윈도우에 접촉시키기 위해서 및 상기 트랜치-게이트 위의 상기 절연 덧층 위에서 연장하도록 침착되는
    트랜치-게이트 반도체 장치의 제조 방법.
  17. 제 13 항 내지 제 16 항중 어느 한 항에 있어서,
    상기 접촉 윈도으를 형성한 후, 상기 제 2 도전성 형태의 불순물은 상기 채널 수용 영역을 위해 보다 높게 도핑된 접촉 영역을 형성하도록 상기 접촉 윈도우를 경유하여 상기 본체내로 유입되며, 그 후 상기 소스 전극은 상기 접촉 윈도우의접촉 영역 및 상기 소스 영역 양자와 접촉하도록 침착되는
    트랜치-게이트 반도체 장치의 제조 방법.
  18. 제 1 항 내지 제 17 항중 어느 한 항에 있어서,
    상기 트랜치는 상기 드레인 영역의 일부를 제공하기 위해 상기 표면으로부터 하측 영역으로 연장하는 상기 제 1 도전성 형태의 도핑 농도를 갖는 실리콘 본체 부분을 통해 스테이지 ⓑ에서 에칭되는
    트랜치-게이트 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    게이트 유전체 층은 상기 트랜치의 벽에서 상기 실리콘 본체 부분의 열산화에 의해 형성되는
    트랜치-게이트 반도체 장치의 제조 방법.
  20. 제 1 항 내지 제 19 항중 어느 한 항에 있어서,
    상기 일련의 스테이지 ⓑ 및 ⓒ는, 스테이지 ⓑ에서 상기 트랜치내에 상기 게이트를 제공한 후 상기 소스 영역이 상기 본체내에 제공되는 상기 제 1 도전성 형태의 도핑 농도를 갖도록 되는
    트랜치-게이트 반도체 장치의 제조 방법.
  21. 제 1 항 내지 제 20 항중 어느 한 항에 있어서,
    상기 소스 영역은 스테이지 ⓑ에서 상기 측벽 연장부에 의해 상기 트랜치-게이트와 자체 정렬되도록 하는 방법으로 제공되는
    트랜치-게이트 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 소스 영역의 제 1 도전성 형태의 상기 도핑 농도는 상기 제 1 마스크 부분과 상기 트랜치-게이트 사이의 상기 도핑 윈도우를 경유하여 상기 본체내로 유입되는
    트랜치-게이트 반도체 장치의 제조 방법.
  23. 제 1 항 내지 제 22 항중 어느 한 항에 있어서,
    상기 채널 수용 영역을 제공하기 위한 단계 ⓓ는 상기 게이트 위에 절연 덧층을 제공하기 전에 실시되고, 상기 게이트는 상기 채널 수용 영역을 위해 스테이지 ⓓ에서 유입된 상기 제 2 도전성 형태의 도핑 농도보다 큰 농도인 제 1 도전성 형태의 도핑 농도를 갖는 반도체 재료를 포함하는
    트랜치-게이트 반도체 장치의 제조 방법.
  24. 제 1 항 내지 제 23 항중 어느 한 항에 있어서,
    상기 제 1 마스크는 상기 반도체 본체 표면상의 얇은 실리콘 이산화물 층상에 두꺼운 실리콘 질화물 층을 포함하고, 상기 측벽 연장부는 실리콘 이산화물인
    트랜치-게이트 반도체 장치의 제조 방법.
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