KR100530682B1 - 감광픽셀들의어레이 - Google Patents

Abstract

어레이는 기판 상의 도전체들 상에 다이오드-커패시터 픽셀들이 배치된 절연 기판을 포함한다. 픽셀 스택들을 에칭하기 위해 단일 마스크가 사용되며, 각 픽셀 스택은 하부의 도전체보다 더 넓다. 결과적으로 마스크 정렬은 픽셀 특성들에 영향을 주지 않는다.

Description

감광 픽셀들의 어레이

본 발명은, 예컨대 영상 센서들에 사용하기 위한 감광 픽셀들(photosensitive pixels)의 어레이들에 관한 것이다. 본 발명은 특히 영상 센서 픽셀들의 크기 감소를 가능하게 하여 해상도가 증가된 영상 센서를 만들 수 있는 어레이 구성들에 관한 것이다.

큰 면적의 감광 어레이를 형성하는데 사용될 수 있는 여러 가지 픽셀 구성들이 알려져 있다. 일반적으로, 큰 면적 어레이를 갖는 감광 픽셀은 광 다이오드와 같은 광 집속 장치 및 광 차폐 다이오드와 같은 스위칭 장치를 포함한다. 이러한 장치에서, 광 다이오드의 용량 상에 저장된 전하는 감광 픽셀 상의 이전에 입사된 광 레벨의 표시를 제공하는데 사용된다.

알려진 대안적인 픽셀 구성은 광 다이오드가 스위칭 장치로서 작동하고 분리 커패시터가 전하 저장을 위해 요구되는 구성이다. 미국 특허 제 4,797,560호는, 각 픽셀이, 직렬이고 공통 기판 상에서 하나가 다른 하나보다 위쪽에 배치되는 커패시터 및 광 다이오드를 포함하는 감광 픽셀들의 어레이를 개시하고 있다. 각 픽셀의 커패시터 및 광 다이오드는 공통 기판 상에 배치된 박막층들을 포함한다. 미국 특허 제 4,797,560호에서 각 픽셀은 단일 스택의 박막층들을 포함하며, 이것은 이 픽셀 구성을 이용하여 영상 센서의 증가된 해상도를 가능하게 하는 작은 면적을 그 스택이 차지하도록 한다(그 이유는 광 다이오드가 픽셀의 거의 전 면적을 차지할 수 있기 때문이다). 그러나, 이전에 형성된 도전체들 상의 픽셀 스택의 정렬은 중요하며, 각 픽셀의 용량은 이러한 정렬에 의존한다.

도 1은 공지된 구성의 감광 픽셀들의 어레이를 사용한 단순화된 형태의 영상센서를 도시한 도면.

도 2는 본 발명에 따른 제 1 픽셀 구성의 단면도.

도 3은 도 2의 픽셀 구성의 평면도.

도 4는 본 발명에 따른 제 2 픽셀 구성의 단면도.

도 5는 도 4의 픽셀 구성의 평면도.

도 6은 도 2의 구성에 기초한 픽셀 어레이의 평면도.

도 7은 도 4에 보인 구성에 기초한 픽셀 어레이의 평면도.

도 8은 본 발명에 따른 제 3 픽셀 구성의 단면도.

본 발명에 따라 감광 픽셀들의 어레이가 제공되고, 상기 감광 픽셀들의 어레이는:

절연 기판;

상기 기판 상에 제공된 복수의 도전체로서, 각 도전체는 하나 이상의 픽셀의 그룹과 연관된 접촉 영역을 정의하고, 상기 도전체들은 미리 결정된 제 1 폭을 갖는, 상기 복수의 도전체; 및

복수의 픽셀로서, 각 픽셀은 연관된 도전체 상에 배치된 픽셀 스택을 포함하고, 상기 픽셀 스택은, 상호 직렬이고 상기 기판에 대하여 하나가 다른 하나보다 위쪽에 배치되는 커패시터 및 광 다이오드를 포함하고, 상기 커패시터 및 상기 광 다이오드는 상기 기판 상에서 동일한 면적을 차지하고, 상기 커패시터는 금속 접촉층 및 유전체층을 포함하고, 상기 금속 접촉층은 상기 광 다이오드에 대해 상기 유전체층의 반대쪽에 배치되고, 상기 픽셀 스택의 폭은 상기 연관된 도전체의 폭보다 더 큰, 상기 복수의 픽셀을 포함한다.

본 발명에 따른 픽셀 구성에서, 커패시터의 금속 접촉층은 픽셀 스택의 나머지 부분들과 동일한 형상을 갖는 픽셀 스택에 대한 주변 접촉 영역을 제공한다. 결과적으로, 픽셀 스택의 정렬은 각 픽셀의 용량 상에 영향을 미치지 않는다. 픽셀 스택은 도전체의 폭보다 더 큰 폭을 가지며, 따라서 도전체들 상의 각 픽셀 스택의 가로 위치(lateral positioning)는 중요하지 않다. 게다가, 픽셀 스택 내의 층들은 기판을 덮는 층들로부터 상기 픽셀 스택들을 형성하기 위하여 단일 마스크를 사용하여 모두 에칭될 수 있으며, 따라서, 각 픽셀 스택의 형성은 상이한 에칭 마스크들의 정렬을 필요로 하지 않는다.

각 픽셀 스택의 커패시터는 커패시터 상에 배치된 광 다이오드와 연관된 도전체 상에 배치될 수 있다. 이러한 방식으로, 금속 접촉층은 픽셀 스택의 베이스를 형성하고, 따라서 (더욱 작은)도전체들 상에 스택의 정렬은 픽셀 특성들에 영향을 미치지 않는다.

대안적으로, 각 픽셀 스택의 광 다이오드는 광 다이오드 상에 배치된 커패시터와 연관된 도전체 상에 배치될 수 있다. 이러한 방식으로, 금속 접촉층은 픽셀 스택의 상부 접촉층을 형성한다.

각 픽셀 스택 내의 광 다이오드는 바람직하게 커패시터에 사용된 공정과 동일한 건식 에칭 공정을 이용하여 에칭될 수 있는 일련의 비정질 실리콘 반도체층들을 포함한다.

픽셀들은 로우들(rows) 및 컬럼들(column)로 배열될 수 있고, 각각은 로우 및 컬럼 도전체들과 연관되고, 기판 상에 제공된 도전체들은 컬럼 도전체들을 정의할 수 있다. 그러므로, 픽셀 어레이는 큰 면적의 2차원 영상 센서의 감광 어레이를 형성할 수 있다.

본 발명은 또한, 공통 절연 기판 상에 감광 픽셀들의 어레이를 제조하는 방법을 제공하며, 이 방법은:

각각이 미리 결정된 폭을 가지는 상기 기판 상의 복수의 도전체를 정의하는 단계;

상기 기판 상에 복수의 층을 침착하는 단계로서, 상기 층들은, 하나의 세트가 다른 하나의 세트보다 위쪽에 배치되는 커패시터층들의 세트와 광 다이오드층들의 세트를 포함하고, 상기 커패시터층들은 적어도 제 1 금속 접촉층 및 유전체 절연층을 포함하고, 상기 금속 접촉층은 상기 광 다이오드층들의 세트에 대해 상기 유전체 절연층의 반대쪽에 배치되는, 상기 침착 단계;

픽셀 스택들을 형성하기 위해 단일 마스크를 이용하여 상기 커패시터와 광 다이오드층들을 에칭하는 단계로서, 각각은, 직렬이고 상기 기판 상에서 동일한 면적을 차지하는, 상기 광 다이오드층들에 의해 정의된 광 다이오드 및 상기 커패시터층들에 의해 정의된 커패시터를 포함하고, 각 픽셀 스택은 각 도전체 상에 제공되고, 상기 픽셀 스택의 베이스가 상기 각각의 도전체와 전기적으로 접촉을 이루는, 상기 에칭 단계; 및

각 픽셀 스택의 상부와 전기적 접촉을 이루는 상기 픽셀 스택들 상에 제 2 접촉층을 제공하는 단계로서, 각 픽셀 스택의 폭이 각 도전체의 폭보다 더 큰, 상기 제공 단계를 포함한다.

상술한 바와 같이, 각 픽셀 스택을 형성하기 위한 단일 마스크의 사용은 개별 마스크들의 정확한 정렬의 필요성을 회피한다.

커패시터 유전체층은 나머지 층들의 적용 전에 감광 픽셀들의 어레이 외부의 기판 영역들로부터 예컨대 건식 에칭 기술을 사용하여 제거될 수 있다. 대안적으로, 마스크는 기판의 그들 영역들에서 커패시터 유전체의 침착을 방지할 수 있다.이러한 방식으로, 감광 픽셀들의 어레이 외부에 형성된 스택들은 다이오드층들만을포함하고 주변 회로가 다이오드들로부터 형성될 수 있게 한다.

커패시터층들은 광 다이오드층들의 세트와 인접하는 제 2 금속층을 더 포함할 수 있으며, 이 제 2 금속층은 주변 회로 내의 다이오드들을 위한 베이스 접촉들을 정의할 수 있으며, 이는 주변 회로 다이오드들의 성능, 특히 주변 회로의 트랙들에 대한 다이오드들의 접속 저항을 개선할 수 있다.

도전체들은 크롬층을 기판 상에 침착함으로써 형성될 수 있으며, 습식 에칭기술을 사용하여 미리 결정된 폭의 도전체들을 형성할 수 있다.

본 발명은 이제 첨부된 도면들을 참조하여 예시적인 방식으로 설명될 것이다.

도 1은 감광 픽셀 어레이를 사용한 단순화된 형태의 영상 센서의 기본 구성

요소들을 도시한다. 센서(10)는 로우 및 컬럼 도전체들(14,16)과 연관된 픽셀들(12)의 로우들과 컬럼들을 포함한다. 픽셀들(12)은 로우 드라이버 회로(18)에 의해 로우 도전체들(14)에 인가된 로우 펄스들에 의해서 어드레스된다. 신호들은 컬럼 판독 회로(20)를 사용하여 컬럼 도전체들(16)에 의하여 픽셀들(12)로부터 독출된다. 본 기술분야에서 숙련된 자들은 영상 센서를 동작하기 위한 상이한 기술들을 인식할 것이며 가능한 동작 방식들의 상세한 기술을 생략할 것이다.

픽셀들(12)은 공통 기판 상에 형성되며 픽셀 어레이(22)를 함께 형성한다. 게다가, 로우 드라이버 회로(18) 및 컬럼 판독 회로(20)의 부분들도 또한 공통 기판 상에 형성된다. 예컨대, 둘 중의 어느 한쪽 회로는 멀티플렉서들, 정전기 방지 다이오드들 또는 변조 회로들을 포함하며, 그것은 픽셀 어레이(22)의 기판 상에 집적될 수도 있다. 멀티플렉서 회로들의 경우에, 이것은 공통 기판에 대한 접속들의 수를 감소시킬 수 있게 한다.

도 1에 보인 픽셀들(12)은 각각의 로우 도전체(14) 및 컬럼 도전체(16) 사이에서 직렬로 접속된 광 다이오드(P) 및 커패시터(C)로 각각 포함한다. 컬럼 도전체(16)는 컬럼 판독 회로(20)에 의해 일정한 전위에서 유지되며, 따라서 컬럼 도전체(14)에 인가된 신호들은 광 다이오드(P)가 순방향 바이어스되거나 또는 역방향 바이어스되는지를 결정한다. 광 다이오드(P)가 역방향 바이어스될 때, 광 다이오드 상의 임의의 광 입사는 용량(C) 방전 효과를 가지는 전류를 발생한다. 로우 펄스가 광 다이오드(P)를 순방향 바이어스로 로우 도전체(14)에 연속적으로 인가될 때, 전류는 각 로우 도전체(14) 및 컬럼 도전체(16) 사이에서 용량(C)을 충전하도록 흐른다. 이러한 전류는 측정된 픽셀 상에서 이전의 입사 광 세기 값을 구하기 위하여 컬럼 판독 회로들(20)에 의해 측정된다.

도 2는 도 1에서 보인 광 다이오드 및 커패시터 배치를 구현하기 위한 본 발명에 따른 제 1 픽셀 구조의 단면도를 도시한다.

픽셀들(12)은 공통 기판(30) 예컨대, 유리 기판 상에 제공된다. 컬럼 도전체들(14)은 크롬 트랙들(32)의 형태로 기판(30) 상에 제공된다. 트랙들(32)은 후술되는 것과 같은 각 픽셀 스택의 폭보다 작은 폭(W)을 갖는다. 도 2의 실시예에서, 각 픽셀의 커패시터(C)는 크롬 트랙(32) 상에 배치되고, 베이스 접촉, 유전체층(36) 및 금속 상부 접촉(38)을 정의하는 금속 접촉층(34)을 포함한다. 유전체층은 예컨대, 수소화 실리콘 질화층을 포함한다. 각 픽셀의 광 다이오드(P)는 커패시터(C) 상에 배치되며 광 다이오드 구조를 정의하는 비정질 실리콘층을 포함한다. 예컨대, 광 다이오드는 커패시터(C) 상에 배치된 n 형 반도체층, n 형 반도체층 상에 배치된 진성 반도체층 및 진성 반도체층 상에 배치된 p 형 반도체층을 포함할 수 있다.이들 층들은 도 2에서는 상세히 나타나지 않는다.

도 2에서 도시된 예에서, 픽셀은 픽셀 위쪽으로부터 광을 수신하도록 배열되며, 이를 위해 투명 전극층(40) 예컨대, ITO(Indium Tin Oxide)은 광 다이오드(P) 위쪽에 제공된다. 이러한 이유로, 상술한 n-i-p 구조는 광 다이오드의 광 수신면에서 (더욱 얇은) p-층이 양호하다. 결과적으로, 금속 접촉층(42)은 ITO 층(40) 상에 침착되며 각 로우 도전체(14)에 대한 접촉으로 역할을 한다.

로우 도전체(14)는 패시베이션층(46) 내의 개구(52)를 통하여 접촉층(42)과 접촉하는 금속층(44)에 의하여 정의된다.

다음에 기술되는 바와 같이, 픽셀 스택의 외면 치수들은 단일 마스크에 의해 정의되며, 따라서 스택의 형성은 어떤 마스크들의 부정합에 민감하지 않다. 더욱이, 스택의 금속 베이스층(34)은 커패시터(C)가 일정한 유효 접촉 영역을 갖는 것을 보장하며 그에 의해 일정한 용량도 역시 금속 트랙(32) 상의 픽셀 스택의 부정합에 민감하지 않다. 결과적으로, 마스크는 좀더 정확하고 값비싼 프로젝션 시스템들보다는 접촉 또는 근접 정렬기들(aligners)을 사용하여 정렬할 수 있다. 적층된 픽셀 구조의 사용도 역시 각 픽셀의 광 다이오드 및 커패시터가 픽셀 내에서 최대의 면적을 차지할 수 있게 하며, 그에 의해 그 픽셀 어레이를 사용하여 픽셀의 크기 감소(주어진 광 다이오드 영역에 대한)와 그 결과로서 영상 센서의 해상도 증가를 가능하게 한다.

기판에 관련하여 광 다이오드(P) 상에 커패시터(C)를 배치하는 것도 역시 가능하다. 이러한 경우에, 커패시터의 금속 접촉층은 픽셀 스택의 상부에 있으며, 픽셀의 상부에 대한 접촉이 마스크 부정합에 민감하지 않으며 용량이 일정하게 유지되는 것이 보장된다. 이 다른 픽셀 구조는 후방 조도 시스템들(back-illumination systems)에 적합하다. 이때 P-i-n 다이오드 구조가 적절하며 따라서 P-형 비정질 실리콘이 기판에 인접한다. 투명 베이스 접촉도 역시 컬럼 도전체 및 광 다이오드 사이에 제공된다.

도 2에 도시된 픽셀 구조에 의한 공정들은 생성될 수 있으며, 사용 가능한 재료들이 이제 기술될 것이다. 본 기술분야에서 숙련된 자들이 아래에 기술된 기본동작들에 부가하여 다양한 종래 공정들 예를 들면 반복되는 세정, 헹굼(rinsing) 및 건조 단계들에 대한 필요성을 인식할 수 있기 때문에, 공정 단계들 전체가 상세히 기술되지는 않는다.

초기에, 크롬층이 예컨대 스퍼터링 공정에 의해 전체 기판(30) 상에 침착되며, 후속 습식 에칭으로 컬럼 도전체들(16)을 정의하는 트랙들(32)을 형성한다. 물론, 임의의 도전층이 트랙들을 형성하는데 사용될 수 있으며, 크롬은 금속층의 적절한 일례일 뿐이다.

컬럼 도전체들은 픽셀 스택들의 폭(동일한 가로 방향으로)보다 작은 폭을 가지도록 정의된다. 그러므로, 픽셀 스택들의 약간의 가로 부정합이 커패시터와 트랙들 간의 접속에 영향을 미치지는 못한다. 더욱이, 컬럼 도전체들이 선형 트랙들로서 제공되며, 픽셀 스택들의 세로 부정합(트랙들 방향에 따라서)도 역시 도전체들에 대한 픽셀들의 올바른 전기적 접속에 영향을 미치지는 못한다. 도전체들은 트랙들을 침착하는데 사용된 공정 기술들에 의존하는 최소 폭을 가지며, 트랙 폭이 작아질수록, 픽셀 스택들의 가로 위치는 덜 중요하다(critical). 물론, 로우들 및 컬럼들의 기능들은 상호 교환될 수 있으며, 따라서 기판 상의 도전체들은 로우 도전체들을 정의할 수 있다. 대안적으로, 어레이는 예컨대 픽셀들의 선형 어레이로서 상이하게 구성될 수 있고, 따라서 트랙들(32)은 픽셀들이 정렬되어야 하는 베이스 접촉들로서 고려되어야 한다.

그 다음에 커패시터 베이스층 및 유전체가 트랙들 상에 형성된다. 이들 층들은 텅스텐 베이스층(34)(스퍼터링됨) 및 실리콘 질화 유전체층(플라즈마 강화된 화학 증착법, PECVD에 의해 형성될 수 있음)을 포함하며, 그들은 전체 기판(30) 상에 침착된다. 게다가 또, 다른 유전체층들뿐만 아니라 다른 베이스층들이 고려될 수 있다. 베이스층(34)이 트랙(32)의 금속과 상이한 금속으로 형성되는 것 바람직하며, 따라서 에천트(etchant)가 트랙(32)의 재료에 상대적으로 둔감한 픽셀 스택의 금속 베이스층(34)에 대해 선택될 수 있다. 이것은 에칭 공정의 다음의 설명으로부터 명백할 것이다.

이 단계에서, 픽셀 어레이(22) 외부의 기판(30) 영역들 상에서 에칭 단계를 수행하는 것이 바람직하다. 예컨대, 이들 영역들은 픽셀 어레이(22)의 외부에 있는 로우 드라이버 회로(18) 또는 컬럼 판독 회로(20)(도 1)의 부분들에 위치될 수 있다. 그러므로, 건식 또는 습식 에칭 공정은, 기판(30)의 영역들 상에 트랙들(32)을 실질적으로 그대로 두고서, 기판(30)의 주변 영역들로부터 유전체층(36)을 제거하고 선택적으로 베이스층(34)을 제거하도록 수행될 수 있다. 상술한 바와 같이, 에천트는 트랙들(32)에 손상을 주지 않도록 요구되며, 그러므로 트럭들의 재료에 상대적으로 둔감하다. 물론, 트랙들이 금속 베이스층과 상이한 재료로 형성되어야 한다. 이들 층들을 제거하는 대신에, 기계적 마스크는 주변 회로 상의 적어도 유전체 층(36)의 침착을 방지하는데 사용된다. 기계적 마스크는 유전체층(36)(그리고 선택적으로 베이스층(34))의 침착 도중에 로우 드라이버 회로 및/또는 컬럼 판독 회로(20)를 단순히 차폐한다.

그 다음에 제 2 금속층(38)은 예컨대 스퍼터링에 의해 침착된다. 그 금속은 예컨대 텅스텐과 같은 제 1의 금속층(34)과 동일하다. 이 층은 커패시터 및 광 다이오드 사이에 전기적 접촉을 제공한다. 그러나, 그 층(38)은 선택적이며 유전체층(36) 및 비정질 실리콘 광 다이오드층들 사이의 직접 접촉이 적절하게 된다면 생략할 수도 있다. 특히, 커패시터 구조 내의 가로 도전은 필요치 않으며, 따라서 유전체 및 비정질 실리콘 사이의 직접 접촉은 커패시터 및 광 다이오드 사이에 충분한 도전을 줄 수 있다.

그 다음, 광 다이오드(P)의 비정질 실리콘층들이 예컨대 PECVD 공정들을 사용하여 제 2 금속층 상에 침착된다.

픽셀 스택의 최종층들은 투명 ITO 층(40) 및 접촉층(42)이며, 스퍼터링에 의해 침착된다. ITO 층은 무반사층(anti-reflection layer)을 제공한다. 바람직하게 크롬층인 접촉층(42)은 후속 실리콘 질화층(46)을 침착하기 위해 사용되는 플라즈마에 의해 ITO의 감소를 막는데 요구될 수 있다. 접촉층(42)은 투명층이 적절한 전기적 접촉을 제공한다면 생략될 수 있다.

이 단계에서, 전체 픽셀 어레이(22)는 픽셀 스택들을 정의하는 층들에 의하여 덮여지며, 픽셀 어레이(22) 외부의 기판(30) 영역들은 다이오드층들에 의해서만 덮여진다.

픽셀 스택들을 형성하기 위하여, 단일 마스크가 적용되어 화살표(50)로 표시된 바와 같이 픽셀 스택들에 대응하는 픽셀 어레이(22)의 영역들을 차폐한다. 이 마스크는 픽셀 스택들에 대응하는 영역들 상에 침착된 종래의 포토레지스트층을 포함할 수 있다. 포토레지스트층은 자외선으로 레지스트층의 불필요한 영역을 노출시키고 노출된 영역들을 에칭함으로써 형성된다.

마스크가 배치되면, 어레이는 처음에 상부 크롬 접촉층(42) 및 ITO층(40)을 제거하는 습식 에칭 공정이 쉽다. 이들 습식 에칭 공정들 동안에, 트랙들(32)의 크롬은 영향을 받지 않는다. 그 이유는 그것이 광 다이오드층들의 비정질 실리콘으로 덮여 있기 때문이다. 그 후, 어레이는 동일한 마스크를 사용하여 비정질 실리콘층들과 커패시터층들을 제거하는 건식 에칭이 쉬우며, 그에 의해 픽셀 스택들은 픽셀 어레이(22) 내에 남는다. 건식 에칭 공정은 픽셀 스택들간 크롬 트랙들(32) 상에 상대적으로 거의 영향을 주지 않으며, 따라서 컬럼 커넥터들은 손상되지 않는다. 이를 가능하게 하기 위하여, 트랙들(32)은 커패시터층들과 상이한 금속으로 형성된다. 예컨대, 크롬보다 훨씬 더 높은 비율로 텅스텐을 투과하는 에칭 공정이 선택될 수 있다. 그 에칭 공정은 또한 픽셀 어레이(22) 외부의 영역들 내의 기판 상에 개별 다이오드들을 제공하며, 로우 드라이버 회로(18) 및/또는 컬럼 판독 회로(20)의 부분을 형성하도록 기판(30) 상에 회로를 형성하기 위해 사용될 수 있다.

이 두 단계 에칭 공정(단일 마스크를 사용) 대신에, 적절한 에천트가 픽셀 스택들을 정의하는 모든 층을 제거하는 데 이용 가능하다면 픽셀 스택들은 단일 건식 에칭 공정이 쉽다. 단일 에칭 단계가 수행될 것이라면, 트랙(32)의 금속은 단일 에천트에 둔감해야 하며, 따라서 픽셀 스택들 내의 모든 다른 금속층에 대한 트랙(32)에 상이한 금속이 사용되어야 한다. 그러므로, 커패시터 및 광 다이오드층들을 위한 재료의 선택은 에칭 요건들로 선택될 것이다.

픽셀 스택의 에칭 후에, 임의의 적절한 절연 보호층이 채용될 수 있지만, 패시베이션층(46)은 전체 픽셀 어레이(22) 상에 침착되며, 수소화 실리콘 질화막을 포함할 수 있다.

개구들(52)은 접촉층(42)을 노출하는 각 픽셀 스택 상에 구멍(aperture)을 형성하기 위하여 각 픽셀 스택으로 에칭된다. 이를 위해 종래 마스크 공정이 다시 이용된다. 개구들(52)은 로우 도전체들(14)이 각 픽셀 스택의 상부와 접촉하도록 하고 광이 픽셀들로 들어갈 수 있게 하기 위해 모두 사용된다.

최종적으로, 상부 금속층(44)이 어레이 상에 침착되며 로우 도전체들(14)을 정의하기 위하여 뒤따르는 마스크를 사용하여 에칭된다. 에천트는 선택되어 금속층들(42, 44)을 제거하지만, ITO 층(40) 또는 패시베이션층(46) 상에는 상대적으로 거의 영향을 주지 않는다. 따라서, 이러한 최종 에칭 단계는 로우 도전체들(14)을 정의하고, 광이 투명 ITO 층(40)을 통해 광 다이오드 구조로 통과할 수 있게 하는 금속(크롬) 접촉층(42) 내에 개구들을 형성하는데 모두 사용된다.

로우 및 컬럼 도전체들의 정렬은 도 3에 도시된 픽셀의 평면도로부터 가장 잘 볼 수 있다. 상부 금속층(44)은 픽셀을 가로질러 신장하는 로우 도전체(14)를 정의한다. 상부 금속층이 에칭될 때, 패시베이션층은 각 픽셀 스택의 에지들을 보호하기 위한 차폐부로서 역할을 하며, 반면에 패시베이션층 내의 윈도우(52)에서, 접촉층(42)은 ITO 층(400이 노출되도록 에칭되어 버린다. 도 3에서 해치된(hatched) 영역은 ITO 층(40)의 노출된 부분들을 나타낸다. 패시베이션층(46)은 어레이를 덮으며, 단지 윈도우(52)에 의해 정의된 개구들로부터 제거된다. 광은 도 3에서 해치된 영역을 통해 픽셀 스택으로 입사될 수 있다.

도 2 및 도 3에서 도시된 픽셀 정렬은 상기 층들(32,44)에 의해 정의된 도전체들(14,16)이 픽셀 스택을 통하여 단지 오버랩(overlap)된다는 이점을 가진다. 따라서, 로우들 및 컬럼들 간의 커패시터 결합이 최소로 유지된다. 더욱이, 이 구성은 픽셀 스택들 간에 간격 d로 픽셀의 최대 면적을 차지하도록 허용하며, 상기 거리 d는 달성될 수 있는 최소의 가능한 간격으로 감소되면서 픽셀 스택들의 정확한 위치 형성을 보장할 수 있다.

컬럼에 대한 로우 교차 용량(column cross-over capacitance)의 감소는 컬럼판독 회로 상의 전체 용량성 부하의 감소를 가능하게 하며, 가능한 신호대 잡음비를 향상시킨다.

도 4에 도시된 대안적인 픽셀 구성은 동일한 층들이 픽셀 스택을 구성하는 것이다. 이러한 이유로, 도 2에서 사용된 것과 동일한 참조 부호들이 사용되었으며, 픽셀 스택들을 침착하기 위한 과정은 기술되지 않는다. 접촉층(42)과 텅스텐 베이스된 접촉들(34) 사이에 모든 층을 에칭함으로써, 픽셀 스택이 형성된 후, 도 2의 구조에서와 같이 실리콘 질화 패시베이션층(46)이 다시 적용된다. 윈도우(52)는 접촉층(42)을 남겨둔 채 패시베이션층(46)에서 개방된다. 다시, 이것은 도 2의 픽셀 구성을 위해 사용된 과정과 일치한다. 픽셀 어레이가 크롬 및/또는 알루미늄으로 이루어진 상부 금속층(44)으로 덮이면, 로우 도전체들(14)을 형성하기 위해 후속적으로 에칭된다. 도 4의 예로, 로우 도전체들(40)의 정렬은 각 픽셀 스택에 대한 선형 로우의 스트랩(strap) 접속들로 정의한다. 도 4에서 도시된 도전체(44)의 부분이 픽셀 스택에 매듭(tie)으로 나타나며, 이것은 도 5를 참조하여 더욱 명확하게 알 수 있다. 다시, 해치된 영역은 ITO 층(40)이 광을 입사하기 위하여 노출되는 픽셀 스택의 일부를 표시하며, 도 5에서 로우 도전체(14)의 스트랩 중 어느 한 쪽의 노출된 영역들이 도 4의 횡단면도에서 보여질 수 있다.

도 4에 도시된 픽셀 구성의 이점은, 매듭 영역 내의 층(44)에서 불연속성이 발생한다면, 연관된 픽셀 동작만의 영향을 받게 된다는 점이다. 도전체(44)가 계단형의 윤곽 상에 놓이기 때문에 픽셀 스택의 상부에 대한 층(44)의 연결은 기계적 결함들로 가장 손상을 입기 쉬운 영역이며, 스텝 커버리지(step coverage) 문제들을 일으킨다. 도 2의 픽셀 배열에서, 도전체 내의 어떤 고장(break)은 픽셀들의 전체 로우를 디스에이블되게 할 것이다.

도 5의 픽셀 구성은 더욱 높은 교차 용량을 가지며 픽셀 스택들이 기판 면적의 더욱 작은 부분들을 차지한다.

도 6 및 7은 각각 도 2 및 3, 도 4 및 5의 어레이 내에 배열된 픽셀 배열을 보인다. 단지 4개의 완전한 픽셀들이 도시되었지만, 수백 또는 수천의 픽셀 어레이가 픽셀 구성들 중 어느 것을 사용하여 제조될 수 있다는 것은 쉽게 알 수 있을 것이다. 예를 들면, 픽셀들은 32 마이크로미터의 픽셀 피치에 대응하는 800 dpi(인치당 도트들)의 해상도를 갖는 어레이에서 제조되었다. 각 픽셀의 수직 스택, 그리고 픽셀 스택들간 간격 d의 감소는 이러한 해상도를 달성할 수 있도록 한다.

앞서 상세한 서술은 기판 위쪽으로부터 광을 수신하도록 적용된 영상 센서 픽셀에 관한 것이다. 상술한 바와 같이, 본 발명은 또한 후방 조도 픽셀 어레이에 적용될 수도 있으며, 하나의 가능한 구성이 도 8에 도시된다.

도 8내 픽셀 스택은 컬럼 도전체들(32) 상의 투명 금속 예컨대 ITO로 된 금속 베이스 접촉층(60)을 포함한다. 광 다이오드층들(P)은 베이스 접촉층(60) 상에 제공되며, 커패시터 유전체층(36)은 그 광 다이오드(P)의 상에 놓여진다. 선택적으로, 금속층은 광 다이오드(P) 및 유전체(36) 사이에 제공되며, 유전체( 및 임의의 금속층)는 주변 회로에서 제거된다. 다시, 커패시터는 픽셀 스택의 상부 접촉을 형성하는 금속층(62)을 포함한다. 다시 접촉층(62)은 픽셀의 용량이 마스크 부정합 예컨대 접촉 개구들(52)을 정의하는 마스크의 부정합에 영향을 받지 않도록 보장한다. 도 8의 픽셀 구성의 제조에 사용된 공정들은 도 2의 실시예에서의 상술한 것으로 쉽게 도출할 수 있기 때문에 기술되지 않을 것이다.

다른 변경들이 본 발명의 발현으로부터 읽을 수 있다는 것은 본 기술분야에서 숙련된 자들에는 명백할 것이다. 그러한 변경들은 설계에서, 전기 또는 전자 회로 및 그의 성분 부분들에서 이미 기술된 특징들 대신 또는 부가하여 사용될 수 있는 이미 공지된 다른 특징들을 포함한다. 비록 청구항들이 특징들의 특별한 조합들로 이러한 응용 내에서 공식화되었을 지라도, 그것은 본 응용의 발현의 범위가 어떠한 새로운 특징 또는 여기에서 기술된 명백하거나 암시적인 특징들의 어떠한 새로운 조합들 또는 본 기술분야에서 숙련된 자들에게 명백한 상기 특징들의 하나 이상의 어떠한 총체를 포함하며, 그것이 현재 청구된 어느 청구항과 동일한 발명에 관련되는 지 아닌지와 그것이 본 발명에서 해결하려는 것과 동일한 모든 또는 임의의 기술적 문제가 완화되는지 어떤지를 이해하여야 할 것이다. 여기서 출원인들은 새로운 청구항들이 본원 또는 그로부터 도출된 더 이상의 출원을 수행하는 동안 그러한 특징들 및/또는 그러한 특징들의 조합들로 공식화될 수 있다는 것을 주지시킨다.

Claims (10)

1. 감광 픽셀들의 어레이에 있어서:

   절연 기판;

   상기 기판 상에 제공된 복수의 도전체로서, 각 도전체는 하나 이상의 픽셀의 그룹과 연관된 접촉 영역을 정의하고, 상기 도전체들은 미리 결정된 제 1 폭을 갖는, 상기 복수의 도전체; 및

   복수의 픽셀로서, 각 픽셀은 연관된 도전체 상에 배치된 픽셀 스택을 포함하고, 상기 픽셀 스택은, 상호 직렬이고 상기 기판에 대하여 하나가 다른 하나보다 위쪽에 배치되는 커패시터 및 광 다이오드를 포함하고, 상기 커패시터 및 상기 광 다이오드는 상기 기판 상에서 동일한 면적을 차지하고, 상기 커패시터는 금속 접촉층 및 유전체층을 포함하고, 상기 금속 접촉층은 상기 광 다이오드에 대해 상기 유전체층의 반대쪽에 배치되고, 상기 픽셀 스택의 폭은 상기 연관된 도전체의 폭보다 더 큰, 상기 복수의 픽셀을 포함하는, 감광 픽셀들의 어레이.
2. 제 1 항에 있어서,

   상기 각 픽셀 스택의 상기 커패시터는 상기 연관된 도전체 상에 배치되고 상기 광 다이오드는 상기 커패시터 상에 배치되며, 상기 금속 접촉층은 상기 픽셀 스택의 베이스 금속층을 형성하는, 감광 픽셀들의 어레이.
3. 제 1 항에 있어서,

   상기 각 픽셀 스택의 상기 광 다이오드는 상기 연관된 도전체 상에 배치되고 상기 커패시터는 상기 광 다이오드 상에 배치되며, 상기 금속 접촉층은 상기 픽셀 스택의 상부 접촉층을 형성하는, 감광 픽셀들의 어레이.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 각 픽셀 스택의 상기 커패시터는, 상기 유전체층 및 상기 광 다이오드 사이에 배치된 제 2 금속층을 더 포함하는, 감광 픽셀들의 어레이.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 청구된 감광 픽셀들의 어레이를 포함하는 영상 센서.
6. 공통 절연 기판 상에 감광 픽셀들의 어레이를 제조하는 방법에 있어서:

   각각이 미리 결정된 폭을 가지는 상기 기판 상의 복수의 도전체를 정의하는 단계;

   상기 기판 상에 복수의 층을 침착하는 단계로서, 상기 층들은, 하나의 세트가 다른 하나의 세트보다 위쪽에 배치되는 커패시터층들의 세트와 광 다이오드층들의 세트가 포함하고, 상기 커패시터층들은 적어도 제 1 금속 접촉층 및 유전체 절연층을 포함하고, 상기 금속 접촉층이 상기 광 다이오드층들의 세트에 대해 상기 유전체 절연층의 반대쪽에 배치되는, 상기 침착 단계;

   픽셀 스택들을 형성하기 위해 단일 마스크를 이용하여 상기 커패시터와 광 다이오드층들을 에칭하는 단계로서, 각각은, 직렬이고 상기 기판 상에서 동일한 면적을 차지하는, 상기 광 다이오드층들에 의해 정의된 광 다이오드 및 상기 커패시터층들에 의해 정의된 커패시터를 포함하고, 각 픽셀 스택은 각 도전체 상에 제공되고, 상기 픽셀 스택의 베이스가 상기 각각의 도전체와 전기적으로 접촉을 이루는, 상기 에칭 단계; 및

   각 픽셀 스택의 상부와 전기적 접촉을 이루는 상기 픽셀 스택들 상에 제 2 접촉층을 제공하는 단계로서, 각 픽셀 스택의 폭이 각 도전체의 폭보다 더 큰, 상기 제공 단계를 포함하는, 감광 픽셀들의 어레이 제조 방법.
7. 제 6 항에 있어서,

   상기 커패시터층들은 상기 광 다이오드층들의 세트에 인접한 제 2 금속층을 더 포함하는, 감광 픽셀들의 어레이 제조 방법.
8. 제 6 항 또는 제 7 항에 있어서,

   상기 커패시터층들은 상기 도전체들 상에 제공되고, 상기 광 다이오드층들은 상기 커패시터층들 상에 제공되고, 그에 의해 상기 제 1 금속 접촉층은 상기 도전체들과 접촉하는, 감광 픽셀들의 어레이 제조 방법.
9. 제 6 항 또는 제 7 항에 있어서,

   상기 광 다이오드층들은 상기 도전체들 상에 제공되고, 상기 커패시터층들은 상기 광 다이오드층들 상에 제공되고, 그에 의해 상기 제 1 금속 접촉층은 상기 제 2 접촉층과 접촉되는, 감광 픽셀들의 어레이 제조 방법.
10. 제 6 항 또는 제 7 항에 있어서,

    상기 감광 픽셀들의 어레이 외부의 기판 영역들로부터 상기 커패시터 유전체층의 침착을 방지하거나 이를 제거하는 단계를 더 포함하는, 감광 픽셀들의 어레이 제조 방법.