KR100529451B1 - Semiconductor device and method for manufacturing same - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 본 발명의 반도체 소자내 MOSFET는 소자 분리막이 있는 반도체 기판 상부에 형성되며 도전막으로 이루어진 게이트 전극과, 게이트 전극 측벽에 형성되며 절연막으로 이루어진 스페이서와, 게이트 전극과 소자 분리막 사이의 반도체 기판내에 형성되며 도전형 불순물이 주입된 소오스/드레인 접합과, 게이트 전극 상부에 형성된 비정질 실리콘막과, 비정질 실리콘막이 있는 반도체 기판 전면에 형성된 층간 절연막과, 층간 절연막의 콘택홀을 통해 비정질 실리콘막 표면과 수직으로 연결되며 도전막으로 이루어진 콘택 전극을 포함한다. 그러므로, 게이트용 콘택 전극을 통해 인가되는 프로그래밍 전압에 의해서 콘택 전극과 게이트 전극 사이의 비정질 실리콘막을 실리사이드로 변화되도록 함으로써, 이후 원하는 MOSFET만 선택적으로 프로그래밍 전압을 인가하여 게이트 전극과 콘택 전극을 전기적으로 연결시켜서 사용할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same. In particular, a MOSFET in a semiconductor device according to the present invention is formed on a semiconductor substrate having a device isolation film, and includes a gate electrode formed of a conductive film and a spacer formed on the sidewall of the gate electrode. A source / drain junction formed in the semiconductor substrate between the gate electrode and the device isolation film, into which conductive impurities are implanted, an amorphous silicon film formed on the gate electrode, an interlayer insulating film formed on the entire surface of the semiconductor substrate with the amorphous silicon film, and an interlayer The contact electrode of the insulating layer is perpendicular to the surface of the amorphous silicon film and includes a contact electrode made of a conductive film. Therefore, the amorphous silicon film between the contact electrode and the gate electrode is changed to silicide by the programming voltage applied through the gate contact electrode, and then only the desired MOSFET is selectively applied to electrically connect the gate electrode and the contact electrode. Can be used.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 원하는 소자만을 선별적으로 프로그래밍하여 사용할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can be selectively programmed and used.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다. 이에 반도체 소자의 미세화에 따라 반도체 소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : 이하 MOSFET라 함)의 게이트 전극(gate electrode) 또는 비트 라인(bit line) 등의 배선 선폭또한 줄어들고 있는 실정이다.As the development of semiconductor device manufacturing technology and its application field have been expanded, research and development on the increase in the degree of integration of semiconductor devices have been steadily developing. As the degree of integration of semiconductor devices increases, researches based on technology for miniaturization of devices are being promoted. As semiconductor devices become highly integrated with the miniaturization of semiconductor devices, wiring line widths such as gate electrodes or bit lines of MOS field effect transistors (hereinafter referred to as MOSFETs) are used. It is also decreasing.
한편 MOSFET는 게이트 전극, 소오스/드레인 전극이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 구조를 갖으며 배선 저항을 낮추기 위하여 게이트 전극 또는 소오스/드레인 접합 표면에 실리사이드막(silicide layer)을 형성하고 있다.The MOSFET has a structure in which a gate electrode and a source / drain electrode are formed on a silicon substrate with an insulating layer interposed therebetween, and a silicide layer is formed on the gate electrode or the source / drain junction surface in order to reduce wiring resistance. Forming.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 MOSFET 제조 공정을 순차적으로 나타낸 수직 단면도들이다. 이들 도면들을 참조하여 종래 MOSFET 제조 공정을 설명하면 다음과 같다.1A to 1F are vertical cross-sectional views sequentially illustrating a MOSFET manufacturing process of a semiconductor device according to the prior art. Referring to these drawings, a conventional MOSFET manufacturing process will be described below.
우선 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 STI(Shallow Trench Isolation) 등의 소자분리 공정을 진행하여 소자 분리막(12)을 형성하고 소자 분리막(12) 사이의 반도체 기판(10)에 웰(well) 공정을 진행하여 웰 영역(미도시함)을 형성한다. 그리고 반도체 기판(10) 전면에 게이트 절연막(미도시됨)으로서 실리콘산화막(SiO2)을 얇게 성장시키고 그 위에 도전막으로서 도프트 폴리실리콘을 증착하고 이를 패터닝하여 게이트 전극(14)을 형성한다.First, as shown in FIG. 1A, as the semiconductor substrate 10, an element isolation process such as shallow trench isolation (STI) is performed on a silicon substrate to form an element isolation layer 12, and a semiconductor substrate between the element isolation layers 12 ( A well process is performed on 10 to form a well region (not shown). Then, a thin silicon oxide film (SiO 2) is grown as a gate insulating film (not shown) on the entire surface of the semiconductor substrate 10, and a doped polysilicon is deposited as a conductive film on the semiconductor substrate 10 to form a gate electrode 14.
그 다음 도 1b에 도시된 바와 같이, 게이트 전극(14)이 있는 반도체 기판(10) 전면에 절연막으로서 실리콘질화막(Si3N4)을 얇게 증착하고 건식 식각(dry etch)하여 게이트 전극(14) 측벽에 스페이서(16)를 형성한다. Next, as shown in FIG. 1B, a thin silicon nitride film (Si 3 N 4) is deposited as an insulating film on the entire surface of the semiconductor substrate 10 having the gate electrode 14 and dried etched to form a spacer on the sidewall of the gate electrode 14. (16) is formed.
그리고 상기 결과물 전면에 n형 또는 p형 불순물을 고농도로 이온 주입하여 게이트 전극(14)과 소자 분리막(12) 사이에 드러난 반도체 기판(10)내에 소오스/드레인 접합(18)을 형성한다. 이러한 공정에 의해 반도체 기판(10)에 게이트 전극(14) 및 소오스/드레인 접합(18)을 갖는 MOSFET가 형성된다. The source / drain junction 18 is formed in the semiconductor substrate 10 exposed between the gate electrode 14 and the device isolation layer 12 by ion implantation of a high concentration of n-type or p-type impurities on the entire surface of the resultant product. By this process, a MOSFET having a gate electrode 14 and a source / drain junction 18 is formed in the semiconductor substrate 10.
그 다음 도 1c에 도시된 바와 같이, MOSFET가 형성된 반도체 기판(10) 전면에 실리사이드용 금속막으로서, 티타늄(Ti)을 증착하고 어닐링(annealing) 공정을 실시한다. 그러면 스페이서(16) 및 소자 분리막(12)을 제외하고 게이트 전극(14) 및 소오스/드레인 접합(18)의 실리콘 표면과 티타늄(Ti)이 실리사이드 반응을 일으켜 티타늄 실리사이드막(TiSi)(20)이 형성된다. 그리고 세정 공정을 실시하여 실리사이드화되지 않은 티타늄(Ti)을 제거한다. 이때 실리사이드용 금속막은 실리콘과 반응하는 희토류 금속을 이용하는데, 예를 들어 텅스텐(W), 티타늄(Ti), 코발트 등이 있다.Next, as shown in FIG. 1C, titanium (Ti) is deposited and an annealing process is performed as a silicide metal film on the entire surface of the semiconductor substrate 10 on which the MOSFET is formed. Then, except for the spacer 16 and the device isolation layer 12, the silicon surface of the gate electrode 14 and the source / drain junction 18 and titanium (Ti) react with each other to cause a silicide reaction to form a titanium silicide layer (TiSi) 20. Is formed. A cleaning process is then performed to remove unsilicided titanium (Ti). In this case, the silicide metal layer uses a rare earth metal that reacts with silicon, for example, tungsten (W), titanium (Ti), and cobalt.
그런 다음 도 1d에 도시된 바와 같이, 반도체 기판(10) 전면에 층간 절연막(PMD: Poly Metal Dielectric layer)(22)으로서 BSG(Boro Silicate Glass), PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 USG(Undoped Silicate Glass)를 증착 및 어닐링한다. 그런 다음 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 층간 절연막(PMD)(22) 표면을 평탄화한다.Then, as illustrated in FIG. 1D, a BOD (Boro Silicate Glass), PSG (Phospho Silicate Glass), and BPSG (Boro Phospho Silicate) are formed on the entire surface of the semiconductor substrate 10 as a poly metal dielectric layer (PMD) 22. Glass or Undoped Silicate Glass (USG) is deposited and annealed. Then, the surface of the interlayer insulating film (PMD) 22 is planarized by a chemical mechanical polishing (CMP) process.
도 1e에 도시된 바와 같이, 평탄화된 층간 절연막(PMD)(22) 상부에 콘택홀 영역을 정의하기 위한 마스크 패턴(미도시함)을 형성하고 이를 이용한 건식 식각 공정을 진행하여 층간 절연막(PMD)(22)을 식각하고 상기 마스크 패턴을 제거한다. 이에 따라 층간 절연막(PMD)(22)에 MOSFET의 게이트 전극(14) 상부의 실리사이드막(20)이 드러나는 콘택홀(24)이 형성된다. 이때 도면에 미도시되어 있지만, 층간 절연막(PMD)(22)에 소오스/드레인 접합(18)의 실리사이드막(20)이 드러나는 콘택홀을 동시에 형성할 수도 있다. As shown in FIG. 1E, a mask pattern (not shown) for defining a contact hole region is formed on the planarized interlayer insulating layer (PMD) 22 and a dry etching process using the interlayer insulating layer (PMD) is performed. Etch 22 and remove the mask pattern. As a result, a contact hole 24 is formed in the interlayer insulating layer PMD 22 to expose the silicide layer 20 on the gate electrode 14 of the MOSFET. Although not shown in the drawing, a contact hole in which the silicide layer 20 of the source / drain junction 18 is exposed may be simultaneously formed in the interlayer dielectric layer PMD 22.
그리고나서 도 1f에 도시된 바와 같이, 콘택홀이 있는 층간 절연막(PMD)(22)에 장벽 금속막(barrier metal)(26)으로서 티타늄(Ti) 또는 티타늄(Ti)/티타늄질화막(TiN)을 얇게 증착하고 콘택홀에 갭필(gap-fill)되도록 도전막으로서 갭필 금속막(28)을 증착한다. 이때 갭필 금속막(28)은 갭필 특성이 우수한 텅스텐(W)을 증착한다. 그리고 화학적기계적연마(CMP) 공정으로 장벽 금속막(26) 및 갭필 금속막(28)을 층간 절연막(PMD)(22) 표면이 드러날 때까지 연마한다. 이에 따라 표면이 평탄화된 장벽 금속막(26) 및 갭필 금속막(28)에 의해 게이트 전극(14) 상부에 있는 실리사이드막(20)과 수직으로 연결되는 콘택 전극이 완성된다. 이때 소오소/드레인 접합(18)의 실리사이드(20)에도 역시 층간 절연막(PMD)(22)의 콘택홀을 통해 수직으로 연결된 장벽 금속막(26) 및 갭필 금속막(28)으로 이루어진 콘택 전극이 형성될 수 있다. Then, as shown in FIG. 1F, titanium (Ti) or titanium (Ti) / titanium nitride (TiN) as barrier metal (26) is applied to the interlayer insulating film (PMD) 22 having contact holes. The gap fill metal film 28 is deposited as a conductive film so as to be thinly deposited and gap-filled into the contact hole. At this time, the gapfill metal film 28 deposits tungsten (W) having excellent gapfill characteristics. The barrier metal film 26 and the gap fill metal film 28 are polished by the chemical mechanical polishing (CMP) process until the surface of the interlayer insulating film (PMD) 22 is exposed. Accordingly, a contact electrode vertically connected to the silicide layer 20 on the gate electrode 14 is completed by the barrier metal layer 26 and the gap fill metal layer 28 having the planarized surface. At this time, the contact electrode made of the barrier metal film 26 and the gap-fill metal film 28 also connected to the silicide 20 of the soso / drain junction 18 is also vertically connected through the contact hole of the interlayer insulating film (PMD) 22. Can be formed.
그런데, 이러한 반도체 소자의 MOSFET는 게이트 전극(14) 및 소오스/드레인 접합(18)에 각각 콘택 전극이 전기적으로 연결되어 있기 때문에 이들 게이트 전극(14)의 콘택 전극에 구동 전원(driving voltage)이 인가되고 소오스/드레인 접합(18)의 콘택 전극에 소정의 전압이 인가되면 소오스/드레인 접합 사이에 채널이 형성되어 결국 소자가 턴온(turn on) 또는 턴오프(turn off)된다. However, since the contact electrodes are electrically connected to the gate electrode 14 and the source / drain junction 18 in the MOSFET of the semiconductor device, a driving voltage is applied to the contact electrodes of the gate electrodes 14. When a predetermined voltage is applied to the contact electrode of the source / drain junction 18, a channel is formed between the source / drain junction, thereby turning the device on or off.
본 발명의 목적은 반도체 소자의 MOSFET에 비정질 실리콘막(amorphous silicon layer)을 추가하여 게이트용 콘택 전극을 통해 인가되는 프로그래밍 전압에 의해서 콘택 전극과 게이트 전극 사이의 비정질 실리콘막이 실리사이드로 변화되도록 함으로써, 이후 원하는 MOSFET만 선택적으로 프로그래밍 전압을 인가하여 게이트 전극과 콘택 전극을 전기적으로 연결시켜서 사용할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.An object of the present invention is to add an amorphous silicon layer to the MOSFET of a semiconductor device so that the amorphous silicon film between the contact electrode and the gate electrode is changed to silicide by a programming voltage applied through the gate contact electrode. A semiconductor device and a method of manufacturing the same can be used by electrically connecting a gate electrode and a contact electrode by selectively applying a programming voltage to a desired MOSFET.
상기 목적을 달성하기 위하여 본 발명은 게이트 전극, 소오스/드레인 접합을 갖는 반도체 소자의 MOSFET에 있어서, 소자 분리막이 있는 반도체 기판 상부에 형성되며 도전막으로 이루어진 게이트 전극과, 게이트 전극 측벽에 형성되며 절연막으로 이루어진 스페이서와, 게이트 전극과 소자 분리막 사이의 반도체 기판내에 형성되며 도전형 불순물이 주입된 소오스/드레인 접합과, 게이트 전극 상부에 형성된 비정질 실리콘막과, 비정질 실리콘막이 있는 반도체 기판 전면에 형성된 층간 절연막과, 층간 절연막의 콘택홀을 통해 비정질 실리콘막 표면과 수직으로 연결되며 도전막으로 이루어진 콘택 전극을 포함한다.In order to achieve the above object, the present invention provides a gate electrode, a MOSFET of a semiconductor device having a source / drain junction, which is formed on a semiconductor substrate having a device isolation film and formed of a conductive film on a semiconductor substrate, and formed on a gate electrode sidewall An interlayer insulating film formed on the entire surface of the semiconductor substrate including a spacer formed of a semiconductor layer, a source / drain junction formed in a semiconductor substrate between the gate electrode and the device isolation film, into which conductive impurities are implanted, an amorphous silicon film formed on the gate electrode, and an amorphous silicon film And a contact electrode vertically connected to the surface of the amorphous silicon film through the contact hole of the interlayer insulating film and formed of a conductive film.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 게이트 전극, 소오스/드레인 접합으로 이루어진 MOSFET를 갖는 반도체 소자를 제조하는 방법에 있어서, 소자 분리막이 있는 반도체 기판 상부에 도전막으로 이루어진 게이트 전극을 형성하는 단계와, 게이트 전극 측벽에 절연막으로 이루어진 스페이서를 형성하는 단계와, 게이트 전극과 소자 분리막 사이의 반도체 기판내에 도전형 불순물이 주입된 소오스/드레인 접합을 형성하는 단계와, 게이트 전극 상부에 비정질 실리콘막을 형성하는 단계와, 비정질 실리콘막이 있는 반도체 기판 전면에 층간 절연막을 형성하는 단계와, 층간 절연막의 콘택홀을 통해 비정질 실리콘막 표면과 수직으로 연결되며 도전막으로 이루어진 콘택 전극을 형성하는 단계를 포함한다.In order to achieve the above object, the manufacturing method of the present invention is a method for manufacturing a semiconductor device having a MOSFET consisting of a gate electrode and a source / drain junction, the method comprising forming a gate electrode made of a conductive film on the semiconductor substrate having the device isolation film Forming a spacer of an insulating film on the sidewalls of the gate electrode, forming a source / drain junction in which conductive impurities are implanted in the semiconductor substrate between the gate electrode and the device isolation film, and forming an amorphous silicon film on the gate electrode Forming an interlayer insulating film on the entire surface of the semiconductor substrate including the amorphous silicon film; and forming a contact electrode vertically connected to the surface of the amorphous silicon film and forming a conductive film through a contact hole of the interlayer insulating film. .
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 MOSFET 제조 공정을 순차적으로 나타낸 수직 단면도들이다. 이들 도면들을 참조하여 본 발명에 따른 MOSFET 제조 공정을 설명하면 다음과 같다.2A to 2G are vertical cross-sectional views sequentially illustrating a MOSFET manufacturing process of a semiconductor device according to the present invention. Referring to these drawings, a MOSFET manufacturing process according to the present invention will be described.
우선 도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI 등의 소자분리 공정을 진행하여 소자 분리막(102)을 형성하고 소자 분리막(102) 사이의 반도체 기판(100)에 웰 공정을 진행하여 웰 영역(미도시함)을 형성한다. 그리고 반도체 기판(100) 전면에 게이트 절연막(미도시됨)으로서 실리콘산화막(SiO2)을 얇게 성장시키고 그 위에 도전막으로서 도프트 폴리실리콘을 증착하고 이를 패터닝하여 게이트 전극(104)을 형성한다.First, as shown in FIG. 2A, a device isolation process such as STI is performed on a silicon substrate as the semiconductor substrate 100 to form a device isolation layer 102, and a well process on the semiconductor substrate 100 between the device isolation layers 102. Proceeding to form a well region (not shown). Then, a thin silicon oxide film (SiO 2) is grown as a gate insulating film (not shown) on the entire surface of the semiconductor substrate 100, and a doped polysilicon is deposited as a conductive film on the semiconductor substrate 100 to form a gate electrode 104.
그 다음 도 2b에 도시된 바와 같이, 게이트 전극(104)이 있는 반도체 기판(100) 전면에 절연막으로서 실리콘질화막(Si3N4)을 얇게 증착하고 건식 식각(dry etch)하여 게이트 전극(104) 측벽에 스페이서(106)를 형성한다. Then, as shown in FIG. 2B, a thin silicon nitride film Si3N4 is deposited as an insulating film on the entire surface of the semiconductor substrate 100 having the gate electrode 104 and dry etched to form a spacer on the sidewall of the gate electrode 104. Form 106.
그리고 상기 결과물 전면에 n형 또는 p형 불순물을 고농도로 이온 주입하여 게이트 전극(104)과 소자 분리막(102) 사이에 드러난 반도체 기판(100)내에 소오스/드레인 접합(108)을 형성한다. 이러한 공정에 의해 반도체 기판(100)에 게이트 전극(104) 및 소오스/드레인 접합(108)을 갖는 MOSFET가 형성된다. The source / drain junction 108 is formed in the semiconductor substrate 100 exposed between the gate electrode 104 and the device isolation layer 102 by ion implantation of a high concentration of n-type or p-type impurities on the entire surface of the resultant. By this process, a MOSFET having a gate electrode 104 and a source / drain junction 108 is formed in the semiconductor substrate 100.
그 다음 도 2c에 도시된 바와 같이, MOSFET가 형성된 반도체 기판(100) 전면에 실리사이드용 금속막으로서, 티타늄(Ti)을 증착하고 어닐링 공정을 실시한다. 이에 따라 스페이서(106) 및 소자 분리막(102)을 제외하고 게이트 전극(104) 및 소오스/드레인 접합(108)의 실리콘 표면과 티타늄(Ti)이 실리사이드 반응을 일으켜 티타늄 실리사이드막(TiSi)(110)이 형성된다. 그리고 세정 공정을 실시하여 실리사이드화되지 않은 티타늄(Ti)을 제거한다. 이때 실리사이드용 금속막은 실리콘과 반응하는 희토류 금속을 이용하는데, 예를 들어 텅스텐(W), 티타늄(Ti), 코발트 등이 있다.Next, as shown in FIG. 2C, titanium (Ti) is deposited and an annealing process is performed as a silicide metal film on the entire surface of the semiconductor substrate 100 on which the MOSFET is formed. Accordingly, the silicon surface of the gate electrode 104 and the source / drain junction 108 and titanium (Ti), except for the spacer 106 and the device isolation layer 102, cause a silicide reaction to cause a titanium silicide layer (TiSi) 110. Is formed. A cleaning process is then performed to remove unsilicided titanium (Ti). In this case, the silicide metal layer uses a rare earth metal that reacts with silicon, for example, tungsten (W), titanium (Ti), and cobalt.
그런 다음 도 2d에 도시된 바와 같이, 티타늄 실리사이드막(TiSi)(110)이 형성된 반도체 기판(100) 전면에 비정질 실리콘막(112)을 얇게, 예컨대 200Å∼800Å 두께로 증착한다. 이때 비정질 실리콘막(112)의 증착 공정은 CVD(Chemical Vapor Deposition) 공정으로 증착하며 그 증착 온도는 300℃∼450℃이다.Then, as shown in FIG. 2D, the amorphous silicon film 112 is thinly deposited on the entire surface of the semiconductor substrate 100 on which the titanium silicide film (TiSi) 110 is formed, for example, 200 Å to 800 Å thick. At this time, the deposition process of the amorphous silicon film 112 is deposited by a chemical vapor deposition (CVD) process, the deposition temperature is 300 ℃ ~ 450 ℃.
그리고 도 2e에 도시된 바와 같이, 반도체 기판(100) 전면에 층간 절연막(PMD)(114)으로서 BSG, PSG, BPSG 또는 USG를 증착 및 어닐링한다. 그런 다음 화학적기계적연마(CMP) 공정으로 층간 절연막(PMD)(114) 표면을 평탄화한다.As shown in FIG. 2E, BSG, PSG, BPSG, or USG is deposited and annealed as an interlayer insulating film (PMD) 114 over the semiconductor substrate 100. Then, the surface of the interlayer dielectric (PMD) 114 is planarized by a chemical mechanical polishing (CMP) process.
이어서 도 2f에 도시된 바와 같이, 평탄화된 층간 절연막(PMD)(114) 상부에 콘택홀 영역을 정의하기 위한 마스크 패턴(미도시함)을 형성하고 이를 이용한 건식 식각 공정을 진행하여 층간 절연막(PMD)(114)을 식각하고 상기 마스크 패턴을 제거한다. 이에 따라 층간 절연막(PMD)(114)에 MOSFET의 게이트 전극(104) 상부에 위치한 비정질 실리콘(112)이 드러나는 콘택홀(116)이 형성된다. 이때 도면에 미도시되어 있지만, 층간 절연막(PMD)(114)에 소오스/드레인 접합(108)의 실리사이드막(110)이 드러나는 콘택홀을 동시에 형성할 수도 있다. Subsequently, as shown in FIG. 2F, a mask pattern (not shown) for defining a contact hole region is formed on the planarized interlayer insulating layer (PMD) 114, and a dry etching process using the interlayer insulating layer (PMD) is performed. Etch 114) and remove the mask pattern. As a result, a contact hole 116 is formed in the interlayer insulating layer PMD 114 to expose the amorphous silicon 112 positioned on the gate electrode 104 of the MOSFET. Although not shown in the drawing, a contact hole in which the silicide layer 110 of the source / drain junction 108 is exposed may be simultaneously formed in the interlayer insulating layer PMD 114.
그리고나서 도 2g에 도시된 바와 같이, 콘택홀이 있는 층간 절연막(114)에 장벽 금속막(118)으로서 티타늄(Ti) 또는 티타늄(Ti)/티타늄질화막(TiN)을 얇게 증착하고 콘택홀에 갭필되도록 도전막으로서 갭필 금속막(120)을 증착한다. 이때 갭필 금속막(120)은 갭필 특성이 우수한 텅스텐(W)을 증착한다. 그리고 화학적기계적연마(CMP) 공정으로 장벽 금속막(118) 및 갭필 금속막(120)을 층간 절연막(PMD)(114) 표면이 드러날 때까지 연마한다. 이에 따라 표면이 평탄화된 장벽 금속막(118) 및 갭필 금속막(120)에 의해 게이트 전극(104)용 콘택 전극이 완성된다. 이때 소오소/드레인 접합(108)의 실리사이드막(110)에도 층간 절연막(114)의 콘택홀을 통해 수직으로 연결된 장벽 금속막(118) 및 갭필 금속막(120)으로 이루어진 콘택 전극이 형성될 수 있다.Then, as shown in FIG. 2G, a thin film of titanium (Ti) or titanium (Ti) / titanium nitride (TiN) is deposited as a barrier metal film 118 on the interlayer insulating film 114 having contact holes and a gap fill in the contact holes. The gap fill metal film 120 is deposited as a conductive film as much as possible. In this case, the gapfill metal layer 120 deposits tungsten (W) having excellent gapfill characteristics. The barrier metal film 118 and the gap fill metal film 120 are polished by the chemical mechanical polishing (CMP) process until the surface of the interlayer insulating film (PMD) 114 is exposed. Accordingly, the contact electrode for the gate electrode 104 is completed by the barrier metal film 118 and the gap-fill metal film 120 having the planarized surface. In this case, a contact electrode including a barrier metal film 118 and a gap-fill metal film 120 vertically connected through the contact hole of the interlayer insulating film 114 may also be formed in the silicide layer 110 of the source / drain junction 108. have.
그런데, 본 발명에 의해 제조된 반도체 소자의 MOSFET에 있어서, 게이트 전극(104) 상부의 실리사이드막(110)과 콘택 전극인 갭필 금속막(120)은 그 사이의 비정질 실리콘막(112)에 의해 서로 전기적으로 분리된다. 이하 설명의 간략화를 위하여 갭필 금속막을 콘택 전극이라고 한다.However, in the MOSFET of the semiconductor device manufactured by the present invention, the silicide film 110 on the gate electrode 104 and the gap fill metal film 120 serving as the contact electrode are mutually connected by the amorphous silicon film 112 therebetween. Electrically isolated. For simplicity of explanation, the gap fill metal film is referred to as a contact electrode.
하지만 게이트 전극(104) 상부의 실리사이드막(110)과 게이트용 콘택 전극(120) 사이의 비정질 실리콘막(112)은 이후 게이트용 콘택 전극(120)을 통해 인가되는 프로그래밍 전압에 의해 실리사이드로 변화한다. 이에 대한 보다 상세한 설명은 도 3을 참조하기로 한다.However, the amorphous silicon film 112 between the silicide film 110 on the gate electrode 104 and the gate contact electrode 120 is changed to silicide by a programming voltage applied through the gate contact electrode 120. . A detailed description thereof will be made with reference to FIG. 3.
도 3은 본 발명에 따른 반도체 소자의 MOSFET를 프로그래밍하는 방법을 설명하기 위한 수직 단면도이다. 도 3을 참조하면, 본 발명에 의해 제조된 반도체 소자의 MOSFET에 있어서, 게이트 전극(104) 상부의 실리사이드막(110)과 콘택 전극(120) 사이의 비정질 실리콘막(112)은 프로그래밍 이전에 절연 상태로 게이트 전극(104)과 콘택 전극(120)을 서로 전기적으로 분리시킨다.3 is a vertical cross-sectional view illustrating a method of programming a MOSFET of a semiconductor device according to the present invention. Referring to FIG. 3, in the MOSFET of the semiconductor device manufactured by the present invention, the amorphous silicon film 112 between the silicide film 110 and the contact electrode 120 on the gate electrode 104 is insulated before programming. In this state, the gate electrode 104 and the contact electrode 120 are electrically separated from each other.
그리고 원하는 MOSFET의 게이트용 콘택 전극(120)과 수직으로 연결된 배선(122)과 게이트 전극(104) 사이에 선택적으로 프로그래밍 전압(Vo, Vg)이 인가되면, 프로그래밍 전압(Vo, Vg)에 의해 발생된 열로 콘택 전극(120) 아래의 비정질 실리콘이 장벽 금속막(118)과 실리사이드막(110)의 티타늄(Ti)과 실리사이드 반응을 일으켜 실리사이드(122)로 변환한다. 이에 따라 게이트 전극(104) 상부의 실리사이드막(110)과 콘택 전극(120) 사이에 있는 비정질 실리콘막은 실리사이드막(122)으로 변화되어 게이트 전극(104)과 콘택 전극(120) 사이를 전기적으로 연결시킨다. 이때 프로그래밍 전압(Vo, Vg)은 5V∼10V 전압이 바람직하고, 배선에 인가되는 전압(Vo)과 게이트 전극(104)에 인가되는 전압(Vg)의 차가 프로그래밍 전압이 된다. When the programming voltages Vo and Vg are selectively applied between the wiring 122 and the gate electrode 104 vertically connected to the gate contact electrode 120 of the desired MOSFET, they are generated by the programming voltages Vo and Vg. In this manner, the amorphous silicon under the contact electrode 120 generates a silicide reaction with titanium (Ti) of the barrier metal film 118 and the silicide film 110 and converts it into the silicide 122. Accordingly, the amorphous silicon layer between the silicide layer 110 and the contact electrode 120 on the gate electrode 104 is changed into the silicide layer 122 to electrically connect the gate electrode 104 and the contact electrode 120. Let's do it. In this case, the programming voltages Vo and Vg are preferably 5V to 10V, and the difference between the voltage Vo applied to the wiring and the voltage Vo applied to the gate electrode 104 becomes the programming voltage.
이상 설명한 바와 같이, 본 발명은 반도체 소자의 MOSFET에 비정질 실리콘막을 추가하여 게이트용 콘택 전극을 통해 프로그래밍 전압에 의해서 콘택 전극과 게이트 전극 사이의 비정질 실리콘막이 실리사이드로 변화되도록 함으로써, 이후 원하는 MOSFET만 선택적으로 프로그래밍 전압을 인가하여 게이트 전극과 콘택 전극을 전기적으로 연결시켜서 사용할 수 있다. As described above, the present invention adds an amorphous silicon film to the MOSFET of the semiconductor device so that the amorphous silicon film between the contact electrode and the gate electrode is changed to silicide by the programming voltage through the gate contact electrode, thereby selectively selecting only the desired MOSFET. The gate electrode and the contact electrode may be electrically connected by applying a programming voltage.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 MOSFET 제조 공정을 순차적으로 나타낸 수직 단면도들,1A to 1F are vertical cross-sectional views sequentially illustrating a MOSFET manufacturing process of a semiconductor device according to the prior art;
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 MOSFET 제조 공정을 순차적으로 나타낸 수직 단면도들,2A to 2G are vertical cross-sectional views sequentially illustrating a MOSFET manufacturing process of a semiconductor device according to the present invention;
도 3은 본 발명에 따른 반도체 소자의 MOSFET를 프로그래밍하는 방법을 설명하기 위한 수직 단면도.3 is a vertical sectional view illustrating a method of programming a MOSFET of a semiconductor device according to the present invention.
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