JPH1174526A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH1174526A
JPH1174526A JP10185300A JP18530098A JPH1174526A JP H1174526 A JPH1174526 A JP H1174526A JP 10185300 A JP10185300 A JP 10185300A JP 18530098 A JP18530098 A JP 18530098A JP H1174526 A JPH1174526 A JP H1174526A
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淳史 八木下
Kyoichi Suguro
恭一 須黒
Koji Matsuo
浩司 松尾
Yasushi Akasaka
泰志 赤坂
Yoshitaka Tsunashima
祥隆 綱島
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Abstract

PROBLEM TO BE SOLVED: To provided a semiconductor device and its manufacturing method capable of reducing size and preventing a punch through. SOLUTION: A method of manufacturing semiconductor device comprises a process for forming a gate structure 18 including a dummy electrode and a gate electrode having at least an insulation film at its bottom, and forming an element separation insulation film 16 on one of the main face of a wafer 11, so that the dummy gate or a first groove 19 separated by the gate electrode is formed on the surface of the wafer 11, the dummy gate and one of the gate electrode are positioned in the first groove 19, and the upper face of the gate structure 18 being equal to or lower than the height of the upper face of the element separation insulation film 16. The method further comprises a process for forming a source electrode and a drain electrode in the first groove 19.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】近年、ＬＳＩの集積度をより高めて、そ
の動作速度を向上させることが求められている。これを
達成するために、通常、トランジスタを構成する各部材
の寸法を比例的に縮小することが行われている。しかし
ながら、ゲート電極の幅を０．１μｍ程度まで縮小した
場合、このような方法では以下に示す問題を生ずる。2. Description of the Related Art In recent years, it has been required to further increase the degree of integration of LSIs and to improve the operation speed thereof. In order to achieve this, it is common practice to proportionately reduce the dimensions of each member constituting the transistor. However, when the width of the gate electrode is reduced to about 0.1 μm, such a method causes the following problems.

【０００３】図３８に、従来のＭＯＳＦＥＴの一例を概
略的に示す。なお、図３８は断面図である。図３８にお
いて、ｐ型のシリコン基板１の一方の主面上には、Ｓｉ
Ｏ2等からなるゲート絶縁膜２及び多結晶シリコンにリ
ン等のＮ型不純物を２×１０20ｃｍ-3以上の高濃度で導
入したゲート電極３が順次積層されている。ゲート電極
３の側面には、熱酸化膜１０を介して絶縁体からなるゲ
ート側壁４が形成されている。また、基板１の表面領域
には、側壁４の下方に浅く形成されたエクステンション
と呼ばれるｎ型不純物拡散領域５、エクステンション５
よりも深く形成されたｎ型不純物拡散領域６、及びＳｉ
Ｏ2 等からなる素子分離領域７が設けられている。さら
に、ソース・ドレイン拡散層の抵抗値を低減するため
に、ソース・ドレイン領域上にはサリサイド（Self Ali
gn Silicide ）法により金属珪化物層８が形成されてい
る。なお、図３８に示すＭＯＳＦＥＴにおいて、エクス
テンション５とｎ型不純物拡散領域６とはソース・ドレ
イン拡散層を構成している。また、金属珪化物層８は、
ゲート電極３上にも設けられている。FIG. 38 schematically shows an example of a conventional MOSFET. FIG. 38 is a sectional view. In FIG. 38, on one main surface of the p-type silicon substrate 1, Si
A gate insulating film 2 made of O 2 or the like and a gate electrode 3 in which an N-type impurity such as phosphorus is introduced into polycrystalline silicon at a high concentration of 2 × 10 20 cm −3 or more are sequentially laminated. A gate sidewall 4 made of an insulator is formed on a side surface of the gate electrode 3 with a thermal oxide film 10 interposed therebetween. In the surface region of the substrate 1, an n-type impurity diffusion region 5 called an extension formed shallowly below the side wall 4,
N-type impurity diffusion region 6 formed deeper than
An element isolation region 7 made of O 2 or the like is provided. Furthermore, in order to reduce the resistance value of the source / drain diffusion layer, salicide (Self Ali
The metal silicide layer 8 is formed by the gn silicide method. In the MOSFET shown in FIG. 38, extension 5 and n-type impurity diffusion region 6 constitute a source / drain diffusion layer. In addition, the metal silicide layer 8
It is also provided on the gate electrode 3.

【０００４】図３８に示すＭＯＳＦＥＴにおいてショー
トチャネル効果及び電気抵抗値の上昇を抑制するために
は、エクステンション５中の不純物濃度を１０19ｃｍ-3
程度と非常に高く、かつその深さを０．０５μｍ以下と
非常に浅く制御せねばならない。エクステンション５を
浅く形成するためには、イオン注入時の加速電圧を数Ｋ
ｅＶと非常に低く制御する必要がある。しかしながら、
加速電圧を低めた場合、イオン電流が減少するため、現
実的な処理時間内でイオン注入を終了することが非常に
困難となる。In order to suppress the short channel effect and the increase in electric resistance in the MOSFET shown in FIG. 38, the impurity concentration in the extension 5 is reduced to 10 19 cm −3.
It must be controlled to a very high level, and the depth must be controlled to be very shallow, 0.05 μm or less. In order to form the extension 5 shallowly, the acceleration voltage at the time of ion implantation must be several K
It needs to be controlled to be as low as eV. However,
When the acceleration voltage is reduced, the ion current decreases, and it becomes very difficult to complete the ion implantation within a realistic processing time.

【０００５】また、ｐｎ接合の逆バイアスによるリーク
電流の増大を防止するためには、基板１の表面領域中に
形成された金属珪化物層８の底面とｎ型不純物拡散領域
６の底面との間の距離を典型的には０．０７μｍ以上と
しなければならない。一方、金属珪化物層８の厚さは、
ソース・ドレイン拡散層の寄生抵抗値が、ゲート電極３
に電圧を印加し続けた状態における抵抗値と比べて十分
に小さくなるように決定される。そのため、金属珪化物
層８は、低い抵抗値を得るために必要な所定値、例えば
０．０５μｍ以上の厚さに形成されることが必要であ
る。すなわち、ｎ型不純物拡散領域６は、その底面が基
板１の表面から０．１２μｍ以上の深さに位置するよう
に形成される。しかしながら、この場合、ゲート電極３
に電圧を印加しない状態、すなわちオフの状態において
も電流が流れる、所謂パンチスルーを発生するおそれが
ある。In order to prevent an increase in leakage current due to a reverse bias of the pn junction, the bottom surface of the metal silicide layer 8 formed in the surface region of the substrate 1 and the bottom surface of the n-type impurity diffusion region 6 are formed. The distance between them should typically be at least 0.07 μm. On the other hand, the thickness of the metal silicide layer 8 is
The parasitic resistance of the source / drain diffusion layer is
Is determined to be sufficiently smaller than the resistance value in the state where the voltage is continuously applied. Therefore, the metal silicide layer 8 needs to be formed to a predetermined value required to obtain a low resistance value, for example, a thickness of 0.05 μm or more. That is, n-type impurity diffusion region 6 is formed such that its bottom surface is located at a depth of 0.12 μm or more from the surface of substrate 1. However, in this case, the gate electrode 3
There is a possibility that so-called punch-through, in which a current flows even in a state in which no voltage is applied, that is, in an off state, may occur.

【０００６】上記パンチスルーの発生を防止するものと
して、図３９（ｂ）に示すエレベイティッドソース・ド
レイン構造が知られている。An elevated source / drain structure shown in FIG. 39 (b) is known as a means for preventing the occurrence of the punch-through.

【０００７】図３９（ａ）及び（ｂ）は、エレベイティ
ッドソース・ドレイン構造を有する従来のＭＯＳＦＥＴ
の製造工程を概略的に示す断面図である。なお、図３９
（ａ）及び（ｂ）に示すＭＯＳＦＥＴにおいて、図３８
に示すＭＯＳＦＥＴと共通する部材には同一の参照符号
を付し、その説明は省略する。FIGS. 39A and 39B show a conventional MOSFET having an elevated source / drain structure.
FIG. 4 is a cross-sectional view schematically showing a manufacturing process of the first embodiment. Note that FIG.
In the MOSFET shown in FIGS.
The same reference numerals are given to members common to the MOSFET shown in FIG.

【０００８】エレベイティッドソース・ドレイン構造を
有する従来のＭＯＳＦＥＴを製造するに当たり、まず、
図３９（ａ）に示すように、ｎ型不純物拡散領域５上に
Ｓｉを選択的エピタキシャル成長させてＳｉ膜９を形成
する。すなわち、ソース・ドレイン拡散層が形成される
領域を、基板１の上方に拡大する。なお、Ｓｉ膜９はゲ
ート電極３上にも形成される。次に、図３９（ｂ）に示
すように、イオン注入を行うことによりｎ型不純物拡散
領域６を形成する。さらに、図３８に関して説明したの
と同様の金属珪化物層（図示せず）を形成することによ
り、ＭＯＳＦＥＴを得る。なお、図３９（ａ）及び
（ｂ）においてゲート電極３は側壁４よりも低く形成さ
れている。これは、ゲート電極３上に形成されるＳｉ膜
９が横方向に成長して、ゲート電極３とソース・ドレイ
ン領域とが導通するのを防止するためである。In manufacturing a conventional MOSFET having an elevated source / drain structure, first,
As shown in FIG. 39A, Si is selectively epitaxially grown on the n-type impurity diffusion region 5 to form a Si film 9. That is, the region where the source / drain diffusion layers are formed is enlarged above the substrate 1. Note that the Si film 9 is also formed on the gate electrode 3. Next, as shown in FIG. 39B, an n-type impurity diffusion region 6 is formed by performing ion implantation. Further, a MOSFET is obtained by forming a metal silicide layer (not shown) similar to that described with reference to FIG. In FIGS. 39A and 39B, the gate electrode 3 is formed lower than the side wall 4. This is to prevent the Si film 9 formed on the gate electrode 3 from growing laterally and conducting between the gate electrode 3 and the source / drain regions.

【０００９】以上のようにして形成したＭＯＳＦＥＴに
おいては、ｎ型不純物拡散領域６は十分な厚さで形成さ
れているにもかかわらず、その実効的な深さ、すなわち
基板１の表面からの深さは、図３７に示すＭＯＳＦＥＴ
に比べて低減されている。つまり、上記ＭＯＳＦＥＴに
よると、金属珪化物層（図示せず）の底面とｎ型不純物
拡散領域６の底面との間の距離を十分に広くとることが
可能である。しかしながら、この方法では、上記エピタ
キシャル成長の際に、Ｓｉが図３９（ａ）に示すｎ型不
純物拡散領域５上だけではなく、横方向にも成長してし
まう。その結果、Ｓｉ膜８は素子分離領域７上にも形成
され、隣接するトランジスタ間の絶縁状態を維持するこ
とが困難となることがある。In the MOSFET formed as described above, although the n-type impurity diffusion region 6 is formed with a sufficient thickness, its effective depth, that is, the depth from the surface of the substrate 1 is increased. The MOSFET shown in FIG.
Has been reduced as compared to. That is, according to the MOSFET, the distance between the bottom surface of the metal silicide layer (not shown) and the bottom surface of the n-type impurity diffusion region 6 can be made sufficiently large. However, according to this method, during the epitaxial growth, Si grows not only on the n-type impurity diffusion region 5 shown in FIG. As a result, the Si film 8 is also formed on the element isolation region 7, and it may be difficult to maintain an insulating state between adjacent transistors.

【００１０】以上、ＮＭＯＳを例に説明したが、ＮＭＯ
ＳとＰＭＯＳとでは半導体の導電型が逆であること以外
は同じ構造を有している。したがって、上述した問題は
ＰＭＯＳに関しても同様である。In the above description, the NMOS has been described as an example.
S and PMOS have the same structure except that the conductivity types of the semiconductors are opposite. Therefore, the above-mentioned problem is the same for the PMOS.

【００１１】[0011]

【発明が解決しようとする課題】本発明の目的は、サイ
ズを縮小すること、及びパンチスルーの発生を防止する
ことが可能な半導体装置及びその製造方法を提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of reducing the size and preventing the occurrence of punch-through, and a method of manufacturing the same.

【００１２】本発明の他の目的は、サイズを縮小した場
合においても各素子間の絶縁状態を維持することが可能
な半導体装置及びその製造方法を提供することにある。It is another object of the present invention to provide a semiconductor device capable of maintaining an insulating state between elements even when the size is reduced, and a method of manufacturing the same.

【００１３】本発明のさらに他の目的は、サイズを縮小
すること、パンチスルーの発生を防止すること、及び各
素子間の絶縁状態を維持することが可能な半導体装置及
びその製造方法を提供することにある。It is still another object of the present invention to provide a semiconductor device capable of reducing the size, preventing the occurrence of punch-through, and maintaining an insulating state between elements, and a method of manufacturing the same. It is in.

【００１４】[0014]

【課題を解決するための手段】本発明は、ａ）基板の一
方の主面上に、ダミーゲート電極及び少なくとも底面に
絶縁膜を有するゲート電極のいずれか一方を含むゲート
構造と、素子分離絶縁膜とを、基板の表面にダミーゲー
ト電極或いはゲート電極により分断された第１の溝部を
形成するように、ダミーゲート電極及びゲート電極の一
方が第１の溝部内に位置するように、及びゲート構造の
上面が素子分離絶縁膜の上面の高さに対して等しい或い
は低い高さを有するように形成する工程、及びｂ）第１
の溝部内にソース電極及びドレイン電極を形成する工程
を具備する半導体装置の製造方法を提供する。SUMMARY OF THE INVENTION The present invention relates to a) a gate structure including one of a dummy gate electrode and a gate electrode having an insulating film on at least a bottom surface on one main surface of a substrate; The film and a dummy gate electrode or a first groove parted by the gate electrode on the surface of the substrate, so that one of the dummy gate electrode and the gate electrode is located in the first groove part, and Forming the upper surface of the structure to have a height equal to or lower than the height of the upper surface of the element isolation insulating film; and b) a first step.
And forming a source electrode and a drain electrode in the trench.

【００１５】上記半導体装置の製造方法において好まし
い態様を以下に示す。Preferred embodiments of the method for manufacturing a semiconductor device will be described below.

【００１６】（１）前記ゲート構造は、ダミーゲート配
線と前記ダミーゲート電極とからなる第１のゲート構
造、及びそれぞれ少なくとも底面に絶縁膜を有するゲー
ト配線と前記ゲート電極とからなる第２のゲート構造の
いずれか一方からなり、前記ダミーゲート配線及びゲー
ト配線は、前記素子分離絶縁膜上に形成され、前記ダミ
ーゲート電極及びゲート電極とそれぞれ接続され、及び
前記第１の溝部と交差すること。この場合、以下に示す
条件を満たすことが好ましい。(1) The gate structure includes a first gate structure including a dummy gate line and the dummy gate electrode, and a second gate including a gate line having an insulating film on at least a bottom surface and the gate electrode. The dummy gate line and the gate line are formed on the element isolation insulating film, are respectively connected to the dummy gate electrode and the gate electrode, and intersect with the first groove. In this case, it is preferable to satisfy the following conditions.

【００１７】［１］前記ゲート構造は前記第１のゲート
構造からなり、前記ソース及びドレイン電極を形成する
工程の後に、前記第１のゲート構造を除去して第２の溝
部を形成する工程、及び前記第２の溝部内に、絶縁膜、
ゲート電極及びゲート配線を、前記ゲート電極が前記ゲ
ート配線を分断し、かつ前記ソース及びドレイン電極の
間に位置するように、及び前記ゲート電極及びゲート配
線と前記第２の溝部の内壁との間に前記絶縁膜が介在す
るように形成する工程を具備すること。この場合、さら
に以下に示す条件を満たすことがより好ましい。[1] The gate structure comprises the first gate structure, and after the step of forming the source and drain electrodes, a step of removing the first gate structure to form a second trench. And an insulating film in the second groove,
The gate electrode and the gate wiring are separated such that the gate electrode divides the gate wiring and is located between the source and drain electrodes, and between the gate electrode and the gate wiring and the inner wall of the second groove. And forming the insulating film so as to interpose the insulating film. In this case, it is more preferable to satisfy the following conditions.

【００１８】○前記ゲート電極及びゲート配線は、前記
基板の一方の主面の全面に、前記ゲート配線を構成する
材料、或いは前記ゲート配線を形成するのに用いられる
材料からなる第２の薄膜を形成すること、及び前記第２
の薄膜の前記第２の溝部の外側に位置する部分をＣＭＰ
法を用いて除去することにより、一体的に及び同時に形
成されること。The gate electrode and the gate wiring are formed by coating a second thin film made of a material constituting the gate wiring or a material used for forming the gate wiring on the entire surface of one main surface of the substrate. Forming, and the second
The portion of the thin film located outside the second groove is formed by CMP.
That they are integrally and simultaneously formed by removal using a method.

【００１９】○前記絶縁膜及びゲート配線を形成する工
程の前に、前記基板の、前記第２の溝部に対応する表面
領域中に、導電性不純物をドーピングする工程、及び前
記第２の溝部の底面上にエピタキシャル成長法を用いて
半導体膜を形成する工程を具備すること。Before the step of forming the insulating film and the gate wiring, a step of doping a conductive impurity in a surface region of the substrate corresponding to the second groove; A step of forming a semiconductor film on the bottom surface using an epitaxial growth method;

【００２０】［２］前記ゲート構造及び素子分離絶縁膜
を形成する工程は、前記基板の一方の主面上に前記素子
分離絶縁膜を形成すること、前記素子分離絶縁膜に第３
の溝部を形成すること、前記基板の一方の主面の全面
に、前記ゲート構造を構成する材料からなる第３の薄膜
を形成すること、前記第３の薄膜の前記第３の溝部の外
側に位置する部分をＣＭＰ法を用いて除去し、前記第３
の溝部内に前記ゲート構造を形成すること、及び前記ゲ
ート構造と交差するように、少なくとも側面の一部が前
記素子分離絶縁膜で構成された第１の溝部を形成するこ
とを含むこと。[2] The step of forming the gate structure and the element isolation insulating film includes forming the element isolation insulating film on one main surface of the substrate, and forming a third layer on the element isolation insulating film.
Forming a third thin film made of a material constituting the gate structure on the entire surface of one main surface of the substrate; and forming a third thin film on the outside of the third groove portion of the third thin film. The portion located is removed by a CMP method, and the third portion is removed.
Forming the gate structure in the groove, and forming a first groove having at least a part of a side surface made of the element isolation insulating film so as to intersect with the gate structure.

【００２１】［３］前記ゲート構造は、第２のゲート構
造からなり、前記ゲート電極及びゲート配線は金属で構
成されること。[3] The gate structure comprises a second gate structure, and the gate electrode and the gate wiring are made of metal.

【００２２】（２）前記ソース及びドレイン電極を形成
する工程の前に、前記基板の、前記第１の溝部に対応す
る表面領域中に、ソース拡散層及びドレイン拡散層をそ
れぞれ形成する工程を具備すること。(2) Before the step of forming the source and drain electrodes, a step of forming a source diffusion layer and a drain diffusion layer in a surface region of the substrate corresponding to the first groove is provided. To do.

【００２３】（３）前記ソース及びドレイン電極を形成
する工程の前に、前記第１の溝部の底面上にエピタキシ
ャル成長法を用いて半導体膜を形成する工程、及び前記
半導体膜中に、ソース拡散層及びドレイン拡散層をそれ
ぞれ形成する工程を具備すること。(3) Before the step of forming the source and drain electrodes, a step of forming a semiconductor film on the bottom surface of the first trench by using an epitaxial growth method, and a step of forming a source diffusion layer in the semiconductor film. And forming a drain diffusion layer.

【００２４】（４）前記ソース及びドレイン電極を形成
する工程は、前記基板の一方の主面の全面に、前記ソー
ス及びドレイン電極を構成する材料、或いは前記ソース
及びドレイン電極を形成するのに用いられる材料からな
る第１の薄膜を形成すること、及び前記第１の薄膜の前
記第１の溝部の外側に位置する部分をＣＭＰ法を用いて
除去することを含むこと。(4) In the step of forming the source and drain electrodes, the material for forming the source and drain electrodes or the source and drain electrodes is formed on the whole of one main surface of the substrate. Forming a first thin film made of a material to be obtained, and removing a portion of the first thin film located outside the first groove by using a CMP method.

【００２５】（５）前記ソース及びドレイン電極は金属
で構成されること。(5) The source and drain electrodes are made of metal.

【００２６】（６）前記ゲート構造は、前記ダミーゲー
ト電極及び前記少なくとも底面に絶縁膜を有するゲート
電極のいずれか一方からなること。この場合、以下に示
す条件を満たすことが好ましい。(6) The gate structure comprises one of the dummy gate electrode and the gate electrode having an insulating film on at least a bottom surface. In this case, it is preferable to satisfy the following conditions.

【００２７】［１］前記ゲート構造及び素子分離絶縁膜
を形成する工程は、前記素子分離絶縁膜の一部及び前記
ゲート構造上に位置し、且つ上面の高さが前記素子分離
絶縁膜の上面の高さよりも高いダミー配線を形成するこ
とを含むこと。この場合、さらに以下に示す条件を満た
すことが好ましい。[1] In the step of forming the gate structure and the element isolation insulating film, the step of forming the gate structure and the element isolation insulating film is performed on a part of the element isolation insulating film and the gate structure, and the height of the upper surface is the upper surface of the element isolation insulating film Forming a dummy wiring that is higher than the height of the dummy wiring. In this case, it is preferable to further satisfy the following condition.

【００２８】○前記ソース及びドレイン電極を形成する
工程の前に、前記基板の一方の主面の全面に第４の薄膜
を形成する工程、前記第４の薄膜を研磨して前記ダミー
配線の上面を露出させる工程、及び前記ダミー配線を除
去して前記薄膜に第４の溝部を形成する工程を具備する
こと。この場合、さらに以下の条件を満たすことがより
好ましい。A step of forming a fourth thin film on the entire surface of one of the main surfaces of the substrate before the step of forming the source and drain electrodes, and polishing the fourth thin film to form an upper surface of the dummy wiring And forming a fourth groove in the thin film by removing the dummy wiring. In this case, it is more preferable to satisfy the following conditions.

【００２９】・前記第４の溝部を形成する工程と、前記
ソース及びドレイン電極を形成する工程との間に、前記
第４の溝部内に露出した素子分離絶縁膜の少なくとも一
部を除去して前記第４の溝部の底部に第８の溝部を形成
する工程を具備すること。Between the step of forming the fourth groove and the step of forming the source and drain electrodes, removing at least a part of the element isolation insulating film exposed in the fourth groove; Forming an eighth groove at the bottom of the fourth groove.

【００３０】・前記ゲート構造はダミーゲート電極から
なり、前記第４の溝部を形成する工程と、前記ソース及
びドレイン電極を形成する工程との間に、前記ダミーゲ
ート電極を除去して、前記第４の溝部の底部に第７の溝
部を形成する工程、及び前記第４の溝部内にゲート電極
を形成する工程を具備すること。この場合、前記素子分
離絶縁膜及び前記ゲート構造を形成する工程の後に、前
記素子分離絶縁膜の一部を除去して第５の溝部を形成す
る工程、及び前記第５の溝部内に、ソース電極、ドレイ
ン電極及びゲート電極の少なくとも一つと接続される接
続配線を形成する工程を具備し、前記ゲート配線を形成
する工程と、前記接続配線を形成する工程とは同時に行
われることがさらに好ましい。The gate structure comprises a dummy gate electrode, and the dummy gate electrode is removed between the step of forming the fourth groove and the step of forming the source and drain electrodes. A step of forming a seventh groove at the bottom of the fourth groove, and a step of forming a gate electrode in the fourth groove. In this case, after the step of forming the element isolation insulating film and the gate structure, a step of removing a part of the element isolation insulating film to form a fifth groove, and a step of forming a source in the fifth groove. It is preferable that the method further includes a step of forming a connection wiring connected to at least one of the electrode, the drain electrode, and the gate electrode, and the step of forming the gate wiring and the step of forming the connection wiring are performed at the same time.

【００３１】・前記第４の薄膜は、前記ソース及びドレ
イン電極を構成する材料、或いは前記ソース及びドレイ
ン電極を形成するのに用いられる材料からなること。The fourth thin film is made of a material forming the source and drain electrodes or a material used to form the source and drain electrodes.

【００３２】・前記ソース及びドレイン電極を形成する
工程の前に、前記第４の薄膜を除去する工程を具備する
こと。A step of removing the fourth thin film before the step of forming the source and drain electrodes.

【００３３】○前記素子分離絶縁膜及び前記ゲート構造
を形成する工程の後に、前記素子分離絶縁膜の一部を除
去して第５の溝部を形成する工程、及び前記第５の溝部
内に、ソース電極、ドレイン電極及びゲート電極の少な
くとも一つと接続される接続配線を形成する工程を具備
すること。この場合、前記接続配線を形成する工程と、
前記ソース電極及び前記ドレイン電極を形成する工程と
は同時に行われることがより好ましい。A step of forming a fifth groove by removing a part of the element isolation insulating film after the step of forming the element isolation insulating film and the gate structure; Forming a connection wiring connected to at least one of the source electrode, the drain electrode, and the gate electrode; In this case, a step of forming the connection wiring;
More preferably, the step of forming the source electrode and the drain electrode is performed simultaneously.

【００３４】（７）前記ゲート構造及び素子分離絶縁膜
を形成する工程は、前記基板の一方の主面の全面に、前
記ダミーゲート配線を構成する材料からなる第３の薄膜
を形成すること、前記第３の薄膜に順テーパー状の第６
の溝部を形成すること、前記基板の一方の主面上に前記
素子分離絶縁膜を形成すること、前記素子分離絶縁膜の
前記第６の溝部の外側に位置する部分をＣＭＰ法を用い
て除去すること、及び前記第３の薄膜を異方性エッチン
グして、前記ゲート構造及び第１の溝部の形成と、前記
素子分離絶縁膜の側面上への側壁の形成とを同時に行う
ことを含むこと。(7) In the step of forming the gate structure and the element isolation insulating film, a third thin film made of a material constituting the dummy gate wiring is formed on the entire one main surface of the substrate. The third thin film has a forward tapered sixth shape.
Forming the trench, forming the element isolation insulating film on one main surface of the substrate, and removing a portion of the element isolation insulating film located outside the sixth groove by using a CMP method. And anisotropically etching the third thin film to simultaneously perform the formation of the gate structure and the first groove and the formation of a sidewall on a side surface of the element isolation insulating film. .

【００３５】また、本発明は、基板の一方の主面上にダ
ミーゲート配線を形成する工程、基板の一方の主面の露
出した表面上に、エピタキシャル成長法を用いて半導体
膜を形成する工程、及び半導体膜上に、絶縁体からなり
ダミーゲート配線の側面を覆うゲート側壁を形成する工
程を具備する半導体装置の製造方法を提供する。The present invention also provides a step of forming a dummy gate wiring on one main surface of a substrate, a step of forming a semiconductor film on an exposed surface of one main surface of the substrate by using an epitaxial growth method, And a method of manufacturing a semiconductor device including a step of forming a gate sidewall made of an insulator and covering a side surface of a dummy gate wiring on a semiconductor film.

【００３６】上記半導体装置の製造方法において、前記
ゲート側壁を形成する工程の後に、前記基板の一方の主
面の全面に層間絶縁膜を形成する工程、前記ダミーゲー
ト配線の上面が露出するように、前記層間絶縁膜を平坦
化する工程、前記ダミーゲート配線を除去して、溝部を
形成する工程、前記溝部の底面及び側壁上に、ゲート絶
縁膜を形成する工程、及び前記溝部内にゲート配線を形
成する工程を具備することが好ましい。この場合、以下
に示す条件を満たすことがより好ましい。In the method of manufacturing a semiconductor device, after the step of forming the gate side wall, a step of forming an interlayer insulating film on the entire surface of one main surface of the substrate, such that an upper surface of the dummy gate wiring is exposed. Planarizing the interlayer insulating film, removing the dummy gate wiring to form a groove, forming a gate insulating film on the bottom surface and side walls of the groove, and forming a gate wiring in the groove. Is preferably provided. In this case, it is more preferable to satisfy the following conditions.

【００３７】（１）前記ゲート側壁を形成する工程の前
に、前記半導体膜に導電性不純物をドーピングする工程
を具備すること。この場合、前記ゲート側壁を形成する
工程と、前記層間絶縁膜を形成する工程との間に、前記
基板の一方の主面の表面領域及び前記半導体膜に導電性
不純物をドーピングする工程を具備することが好まし
い。(1) Before the step of forming the gate side wall, a step of doping the semiconductor film with a conductive impurity is provided. In this case, between the step of forming the gate side wall and the step of forming the interlayer insulating film, a step of doping a conductive region into the surface region of one main surface of the substrate and the semiconductor film is provided. Is preferred.

【００３８】（２）前記半導体膜を形成する工程は、導
電性不純物を含有する半導体をエピタキシャル成長させ
ることを含むこと。この場合、前記ゲート側壁を形成す
る工程と、前記層間絶縁膜を形成する工程との間に、前
記基板の一方の主面の表面領域及び前記半導体膜に導電
性不純物をドーピングする工程を具備することが好まし
い。(2) The step of forming the semiconductor film includes epitaxially growing a semiconductor containing a conductive impurity. In this case, between the step of forming the gate side wall and the step of forming the interlayer insulating film, a step of doping a conductive region into the surface region of one main surface of the substrate and the semiconductor film is provided. Is preferred.

【００３９】（３）前記ゲート配線を形成する工程は、
前記基板の一方の主面上に、前記溝部を埋め込むように
導電体或いは半導体材料を堆積すること、及び前記導電
体或いは半導体材料の、前記溝部の外側の部分を除去す
ることを含むこと。(3) The step of forming the gate wiring comprises:
Depositing a conductor or semiconductor material on one main surface of the substrate so as to fill the groove, and removing a portion of the conductor or semiconductor material outside the groove.

【００４０】さらに、本発明は、基板、基板の一方の主
面上に形成された素子分離絶縁膜、基板の一方の主面上
に形成されたゲート電極、素子分離絶縁膜上に形成さ
れ、ゲート電極と接続されたゲート配線、基板の一方の
主面上に、ゲート電極を挟んで対向して設けられたソー
ス電極及びドレイン電極、及びゲート電極及び配線の底
面及び側面上に形成された絶縁膜を有し、ゲート電極、
ゲート配線、ソース電極及びドレイン電極は、上面の高
さが素子分離絶縁膜の上面の高さと等しい或いは低い半
導体装置を提供する。The present invention further provides a substrate, an element isolation insulating film formed on one main surface of the substrate, a gate electrode formed on one main surface of the substrate, and an element isolation insulating film formed on the element isolation insulating film, A gate wiring connected to the gate electrode, a source electrode and a drain electrode provided on one main surface of the substrate to face each other with the gate electrode interposed therebetween, and insulation formed on the bottom and side surfaces of the gate electrode and the wiring Having a film, a gate electrode,
The gate wiring, the source electrode, and the drain electrode provide a semiconductor device in which the height of the upper surface is equal to or lower than the height of the upper surface of the element isolation insulating film.

【００４１】上記半導体装置において好ましい態様を以
下に示す。Preferred embodiments of the above semiconductor device are described below.

【００４２】（１）前記基板の前記ソース電極及びドレ
イン電極の下方に、それぞれソース拡散層及びドレイン
拡散層を具備すること。この場合、前記ゲート電極及び
ゲート配線の底面は、前記ソース拡散層及びドレイン拡
散層の上面よりも低いことがより好ましい。(1) A source diffusion layer and a drain diffusion layer are provided below the source electrode and the drain electrode on the substrate, respectively. In this case, it is more preferable that the bottom surfaces of the gate electrode and the gate wiring are lower than the top surfaces of the source diffusion layer and the drain diffusion layer.

【００４３】（２）前記ゲート電極、ゲート配線、ソー
ス電極及びドレイン電極の上面は、等しい高さを有する
こと。(2) The upper surfaces of the gate electrode, gate wiring, source electrode and drain electrode have the same height.

【００４４】（３）前記ゲート電極及びゲート配線の上
面は、前記ソース電極及びドレイン電極の上面よりも高
さが低いこと。(3) The upper surfaces of the gate electrode and the gate wiring are lower than the upper surfaces of the source electrode and the drain electrode.

【００４５】（４）前記ゲート電極及びゲート配線の上
面は、前記ソース電極及びドレイン電極の上面よりも高
さが高いこと。(4) The upper surfaces of the gate electrode and the gate wiring are higher than the upper surfaces of the source electrode and the drain electrode.

【００４６】（５）前記基板の一方の主面上に、前記ソ
ース電極、ドレイン電極、ゲート電極及びゲート配線の
少なくとも１つと接続された接続配線を具備し、前記接
続配線は上面の高さが前記素子分離絶縁膜の上面の高さ
と等しい或いは低いこと。(5) On one main surface of the substrate, a connection wiring connected to at least one of the source electrode, the drain electrode, the gate electrode, and the gate wiring is provided. The height is equal to or lower than the height of the upper surface of the element isolation insulating film.

【００４７】また、本発明は、基板、基板の一方の主面
上に形成されたゲート配線、基板とゲート配線との間、
及びゲート配線の側面上に形成された絶縁膜、基板の一
方の主面上に半導体をエピタキシャル成長してなり、ゲ
ート配線の両側にそれぞれ配置された１対の薄膜、及び
１対の薄膜上に形成され、ゲート配線の側面を覆い絶縁
体からなるゲート側壁を具備する半導体装置を提供す
る。Further, according to the present invention, a substrate, a gate wiring formed on one main surface of the substrate, a gap between the substrate and the gate wiring,
An insulating film formed on the side surface of the gate wiring, a semiconductor formed on one main surface of the substrate by epitaxial growth, and a pair of thin films disposed on both sides of the gate wiring; A semiconductor device that covers a side surface of a gate wiring and has a gate side wall made of an insulator.

【００４８】上記半導体装置において、前記１対の薄膜
の前記ゲート側壁と前記基板との間の領域、前記１対の
薄膜の他の領域、及び前記基板の前記他の領域と接する
表面領域は、導電性不純物を含有することが好ましい。In the above semiconductor device, a region between the gate side wall of the pair of thin films and the substrate, another region of the pair of thin films, and a surface region in contact with the other region of the substrate are: It preferably contains conductive impurities.

【００４９】[0049]

【発明の実施の形態】以下、図面を参照しながら本発明
について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.

【００５０】まず、第１の実施形態について説明する。First, the first embodiment will be described.

【００５１】図１及び図２は、それぞれ、本発明の第１
の実施形態に係る製造工程を概略的に示す図である。な
お、図１及び図２において、（ａ）〜（ｋ）は斜視図で
ある。以下、図１及び図２を参照しながら、第１の実施
形態について説明する。FIGS. 1 and 2 show the first embodiment of the present invention, respectively.
FIG. 8 is a drawing schematically showing a manufacturing process according to the embodiment. 1 and 2, (a) to (k) are perspective views. Hereinafter, the first embodiment will be described with reference to FIGS. 1 and 2.

【００５２】まず、図１（ａ）に示すように、（１０
０）面が露出したシリコン基板１１を用意し、その面上
に５ｎｍ程度の厚さの熱酸化膜１２を形成する。その
後、熱酸化膜１２上にＬＰＣＶＤ法により窒化シリコン
を堆積し、厚さ１５０ｎｍ程度のシリコン窒化膜１３を
形成する。First, as shown in FIG.
0) A silicon substrate 11 having an exposed surface is prepared, and a thermal oxide film 12 having a thickness of about 5 nm is formed on the surface. After that, silicon nitride is deposited on the thermal oxide film 12 by LPCVD to form a silicon nitride film 13 having a thickness of about 150 nm.

【００５３】次に、光リソグラフィー技術又はＥＢ描画
法を用いてシリコン窒化膜１３上にレジストパターン
（図示せず）を形成する。さらに、図１（ｂ）に示すよ
うに、ＲＩＥ（Reactive Ion Etching）法を用いてシリ
コン窒化膜１３、酸化膜１２及びシリコン基板１１をエ
ッチングして素子領域１５を形成する。この時形成され
る溝部１４は、後で素子分離（ＳＴＩ：Shallow Trench
Isolation）に用いられる。溝の深さは、例えば３００
ｎｍ程度に設定する。Next, a resist pattern (not shown) is formed on the silicon nitride film 13 by using a photolithography technique or an EB drawing method. Further, as shown in FIG. 1B, the silicon nitride film 13, the oxide film 12, and the silicon substrate 11 are etched using RIE (Reactive Ion Etching) to form an element region 15. The groove 14 formed at this time is used for element isolation (STI: Shallow Trench) later.
Isolation). The depth of the groove is, for example, 300
Set to about nm.

【００５４】その後、基板１１の溝部１４を形成した面
上に、例えば厚さ６００ｎｍ程度のＴＥＯＳ系酸化膜１
６をＣＶＤ法により形成し、溝部１４の内部をＴＥＯＳ
系酸化物で埋め込む。さらに、図１（ｃ）に示すよう
に、ＴＥＯＳ系酸化膜１６をＣＭＰ（Chemical Mechani
cal Polishing ）法により平坦化する。この時、シリコ
ン窒化膜１３がストッパー膜として機能するため、ＣＭ
Ｐ法によるＴＥＯＳ系酸化膜１６の研磨はシリコン窒化
膜１３が露出した時点で停止され得る。シリコン窒化膜
１３の厚さはＣＭＰを実施することによりやや薄くなる
が、１３０ｎｍ程度は残るようにＣＭＰ条件を制御す
る。Thereafter, a TEOS-based oxide film 1 having a thickness of, for example, about 600 nm is formed on the surface of the substrate 11 on which the grooves 14 are formed.
6 is formed by the CVD method, and TEOS is
Embed with system oxide. Further, as shown in FIG. 1C, the TEOS-based oxide film 16 is formed by CMP (Chemical Mechanical).
cal Polishing). At this time, since the silicon nitride film 13 functions as a stopper film, the CM
Polishing of the TEOS-based oxide film 16 by the P method can be stopped when the silicon nitride film 13 is exposed. The thickness of the silicon nitride film 13 is slightly reduced by performing the CMP, but the CMP conditions are controlled so that about 130 nm remains.

【００５５】次に、図１（ｄ）に示すように、ゲート電
極を埋め込み形成するための溝部１７を形成する。これ
は、以下に示す方法により行う。まず、光リソグラフィ
ー技術を用いること又はＥＢ描画を行うことにより、ゲ
ート電極が形成される領域以外の領域上にレジストパタ
ーン（図示せず）を形成する。次に、ＲＩＥ法を用いて
ゲート電極が形成される領域に位置するシリコン窒化膜
１３及びＴＥＯＳ酸化膜１６をエッチング除去する。こ
こで必要であれば、シリコン窒化膜の下にポリシリコン
膜を形成しておいてもよい。この場合、シリコン窒化膜
のＲＩＥをポリシリコン膜が露出した時点で停止するこ
とが可能となる。Next, as shown in FIG. 1D, a groove 17 for burying the gate electrode is formed. This is performed by the following method. First, a resist pattern (not shown) is formed on a region other than a region where a gate electrode is to be formed by using a photolithography technique or performing EB lithography. Next, the silicon nitride film 13 and the TEOS oxide film 16 located in the region where the gate electrode is to be formed are removed by etching using RIE. If necessary, a polysilicon film may be formed below the silicon nitride film. In this case, the RIE of the silicon nitride film can be stopped when the polysilicon film is exposed.

【００５６】この溝部１７は、シリコン窒化膜１３の厚
さと等しい深さに形成することが好ましい。また、シリ
コン窒化膜１３のＲＩＥと酸化膜１６のＲＩＥとを、十
分なエッチング選択比が得られる条件下でそれぞれ別々
に行なうと、以下のメリットが得られる。これについて
図３（ａ）〜（ｃ）を参照しながら説明する。This groove 17 is preferably formed at a depth equal to the thickness of silicon nitride film 13. In addition, when the RIE of the silicon nitride film 13 and the RIE of the oxide film 16 are separately performed under conditions that provide a sufficient etching selectivity, the following advantages can be obtained. This will be described with reference to FIGS.

【００５７】図３（ａ）は図１（ｄ）に示すのと同じ工
程を概略的に示しており、図３（ｂ）及び（ｃ）それぞ
れ図３（ａ）のＢ−Ｂ’線及びＣ−Ｃ’線に沿った断面
図である。FIG. 3A schematically shows the same step as that shown in FIG. 1D, and FIG. 3B and FIG. 3C show the BB ′ line and FIG. It is sectional drawing along CC '.

【００５８】図３（ｂ）に示すように、先にＴＥＯＳ酸
化膜１６のＲＩＥを行ない、その後で窒化膜１３のＲＩ
Ｅを行った場合、窒化膜１３の下の熱酸化膜１２が残留
するため、シリコン基板１１がＲＩＥダメージを受ける
ことはない。また、ＴＥＯＳ酸化膜１６のＲＩＥをやや
少なめにし、素子分離用溝部の側面が露出しない位置で
止める。このようにすると、後でトランジスタを形成し
たときにチャネルエッジ部で寄生トランジスタが形成さ
れることを防止することができる。As shown in FIG. 3B, RIE of the TEOS oxide film 16 is performed first, and
When E is performed, the thermal oxide film 12 below the nitride film 13 remains, so that the silicon substrate 11 is not damaged by RIE. Further, the RIE of the TEOS oxide film 16 is made slightly smaller, and the TEOS oxide film 16 is stopped at a position where the side surface of the element isolation groove is not exposed. In this manner, formation of a parasitic transistor at a channel edge portion when a transistor is formed later can be prevented.

【００５９】一方、図３（ｃ）に示すように、先に窒化
膜１３のＲＩＥを行ない、その後で酸化膜１６のＲＩＥ
を行った場合、窒化膜１３の下の酸化膜１２が除去され
るため、シリコン基板１１がＲＩＥダメージを受ける。
また、窒化膜と酸化膜との間で十分なエッチング選択比
が取れない条件下において、窒化膜１３及び酸化膜１６
のＲＩＥを同時に行なった場合も、酸化膜１２が除去さ
れて、シリコン基板１１がＲＩＥダメージを受ける。ま
た、この場合はチャネルエッジ部に寄生トランジスタが
形成されるため、素子特性が劣化してしまう。On the other hand, as shown in FIG. 3C, RIE of the nitride film 13 is performed first, and then RIE of the oxide film 16 is performed.
Is performed, the oxide film 12 under the nitride film 13 is removed, so that the silicon substrate 11 is subjected to RIE damage.
Further, under the condition that a sufficient etching selectivity cannot be obtained between the nitride film and the oxide film, the nitride film 13 and the oxide film 16
Is performed simultaneously, the oxide film 12 is removed and the silicon substrate 11 is subjected to RIE damage. Further, in this case, a parasitic transistor is formed at the channel edge portion, so that device characteristics are degraded.

【００６０】図１及び図２に示す製造工程の説明に戻
る。図１（ｅ）に示すように、基板１１の溝部１７を形
成した面上に、ＬＰＣＶＤ法によりポリシリコン膜１８
を３００ｎｍ程度の厚さに形成して、溝部１７をポリシ
リコンで埋め込む。さらに、ＣＭＰ法によりポリシリコ
ン膜１８を溝部１７内にのみ残置させる。このポリシリ
コン膜１８は、ダミーゲート配線として用いられる。こ
のようにして、ポリシリコン膜１８、ＴＥＯＳ酸化膜１
６及びシリコン窒化膜１３の上面の高さを揃え、完全平
坦化を実現する。この工程では、シリコン窒化膜１３や
ポリシリコン膜１８が１１０ｎｍ程度の厚さで残留する
ようにＣＭＰ条件を制御する。Returning to the description of the manufacturing process shown in FIGS. As shown in FIG. 1E, a polysilicon film 18 is formed on the surface of the substrate 11 on which the groove 17 is formed by LPCVD.
Is formed to a thickness of about 300 nm, and the trench 17 is filled with polysilicon. Further, the polysilicon film 18 is left only in the groove 17 by the CMP method. This polysilicon film 18 is used as a dummy gate wiring. Thus, the polysilicon film 18, the TEOS oxide film 1
The heights of the upper surfaces of the silicon nitride film 13 and the silicon nitride film 13 are made uniform to realize complete flattening. In this step, the CMP conditions are controlled so that the silicon nitride film 13 and the polysilicon film 18 remain at a thickness of about 110 nm.

【００６１】次に、図１（ｆ）に示すように、ホットリ
ン酸によるエッチングを施すことによりシリコン窒化膜
１３を除去し、溝部１９を形成する。このようにして、
ダミーゲート配線であるポリシリコン膜１８の高さと素
子分離領域を構成するＴＥＯＳ酸化膜１６の高さとを揃
え、ソース電極及びドレイン電極が形成される領域のみ
が窪んだ構造を得る。Next, as shown in FIG. 1F, the silicon nitride film 13 is removed by performing etching with hot phosphoric acid, and a groove 19 is formed. In this way,
The height of the polysilicon film 18 as the dummy gate wiring is made equal to the height of the TEOS oxide film 16 constituting the element isolation region, and a structure is obtained in which only the region where the source electrode and the drain electrode are formed is depressed.

【００６２】次に、図２（ｇ）に示すように、ポリシリ
コン膜１８の側面及び上面を酸化して厚さ４ｎｍ程度の
酸化膜２０を形成する。Next, as shown in FIG. 2G, the side and top surfaces of the polysilicon film 18 are oxidized to form an oxide film 20 having a thickness of about 4 nm.

【００６３】次に、図２（ｈ）に示すように、基板１１
の溝部１９を形成した面上に、ＬＰＣＶＤにより厚さ１
５〜２０ｎｍ程度のシリコン窒化膜２１を形成する。さ
らに、全面ＲＩＥを用いて、溝部の側壁（ポリシリコン
膜１８の側壁及びＴＥＯＳ酸化膜１６の側壁）上に選択
的にシリコン窒化膜２１を残置させ、それ以外のシリコ
ン窒化膜２１を除去する。その後、シリコン基板１１の
溝部底部に位置する表面領域中に、ソース拡散層及びド
レイン拡散層（図示せず）を形成する。形成方法として
は、イオン注入法、固相拡散法、気相拡散法等が挙げら
れる。また、必要であればエピタキシャル成長法を用い
てソース・ドレインが形成される領域のＳｉを持ち上げ
る、すなわちエレベイティッドソース・ドレイン構造を
形成してもよい。Next, as shown in FIG.
On the surface on which the groove 19 is formed, a thickness of 1 is formed by LPCVD.
A silicon nitride film 21 of about 5 to 20 nm is formed. Further, using the entire surface RIE, the silicon nitride film 21 is selectively left on the side walls of the trench (the side wall of the polysilicon film 18 and the side wall of the TEOS oxide film 16), and the remaining silicon nitride film 21 is removed. After that, a source diffusion layer and a drain diffusion layer (not shown) are formed in a surface region located at the bottom of the groove of the silicon substrate 11. As a forming method, an ion implantation method, a solid phase diffusion method, a gas phase diffusion method, or the like can be given. If necessary, Si in a region where a source / drain is formed may be lifted by using an epitaxial growth method, that is, an elevated source / drain structure may be formed.

【００６４】次に、図２（ｉ）に示すように、ソース・
ドレイン領域上の熱酸化膜１２をＲＩＥ等で除去してシ
リコン表面を露出させ、シリサイドをスパッタすること
により、厚さ１００ｎｍ程度のシリサイド（Ｃｏシリサ
イドやＴｉシリサイド）膜２２を形成する。その後、Ｃ
ＭＰ法によりポリシリコン１８上（ゲート領域上）及び
ＴＥＯＳ酸化膜１６上（素子分離領域上）のシリサイド
を除去し、ソース・ドレイン領域上のみにシリサイド２
２を残置させる。このようにして、シリサイデーション
アニールを行うことなしに、ソース・ドレイン領域上に
自己整合的にシリサイド膜２２を形成することができ
る。したがって、結晶欠陥の発生を低減することが可能
となる。Next, as shown in FIG.
The thermal oxide film 12 on the drain region is removed by RIE or the like to expose the silicon surface, and silicide is sputtered to form a silicide (Co silicide or Ti silicide) film 22 having a thickness of about 100 nm. Then, C
The silicide on the polysilicon 18 (on the gate region) and the TEOS oxide film 16 (on the element isolation region) is removed by the MP method, and the silicide 2 is formed only on the source / drain regions.
2 is left. Thus, the silicide film 22 can be formed on the source / drain regions in a self-aligned manner without performing the silicidation annealing. Therefore, generation of crystal defects can be reduced.

【００６５】なお、本例ではシリサイド膜を埋め込み形
成したが、タングステン膜を埋め込み形成してもよい。
ソース・ドレイン領域の低抵抗化の目的を達成するため
には、シリサイドに限らずタングステンなどのメタルを
直接ソース・ドレイン領域上に貼り付けても良いからで
ある。このようにして形成されたトランジスタは、リー
クが少なくソース・ドレイン領域の抵抗が小さいため高
速で良好な電気特性を示す。以後の説明はソース・ドレ
イン領域にシリサイドを貼り付けた場合について行なう
が、タングステンの場合も同様である。Although the silicide film is buried in this embodiment, a tungsten film may be buried.
This is because not only silicide but also metal such as tungsten may be directly adhered on the source / drain regions in order to achieve the purpose of reducing the resistance of the source / drain regions. The transistor formed in this manner exhibits good electrical characteristics at high speed due to low leakage and low resistance of the source / drain regions. The following description is made for a case where silicide is attached to the source / drain regions, but the same applies to the case of tungsten.

【００６６】図２（ｉ）の工程でシリサイド膜２２を埋
め込み形成した後、必要であれば、図４（ａ）〜（ｃ）
に示すように、ソース・ドレイン領域上のシリサイド膜
２２をエッチングにより５０ｎｍ程度リセスし（すなわ
ちシリサイド膜２２の膜厚は５０ｎｍ程度になる）、そ
れにより形成される溝を、ＬＰＣＶＤとＣＭＰを用いて
キャップ膜となるＴＥＯＳ系酸化膜３１で埋め込んでも
よい。After the silicide film 22 is buried in the step of FIG. 2 (i), if necessary, FIGS. 4 (a) to 4 (c)
As shown in (1), the silicide film 22 on the source / drain region is recessed by about 50 nm by etching (that is, the thickness of the silicide film 22 becomes about 50 nm), and a groove formed by this is formed by LPCVD and CMP. It may be embedded with a TEOS-based oxide film 31 serving as a cap film.

【００６７】本例では、図２（ｉ）に示す工程の後、図
２（ｊ）に示すように、ダミーゲート配線であるポリシ
リコン膜１８をＲＩＥ等で除去し、その下の酸化膜１２
をＨＦ系のエッチング液で除去することにより、溝部２
３を形成する。In this example, after the step shown in FIG. 2I, as shown in FIG. 2J, the polysilicon film 18 serving as the dummy gate wiring is removed by RIE or the like, and the oxide film 12 thereunder is removed.
Is removed with an HF-based etchant, thereby forming the groove 2
Form 3

【００６８】次に、図２（ｋ）に示すように、酸化膜換
算実効膜厚（Ｔeff ）が３〜４ｎｍ程度のゲート絶縁膜
２４を堆積法又は熱酸化法を用いて形成する。すでにソ
ース・ドレイン領域を（活性化を含めて）形成してあ
り、基本的にこの後には高温工程がないため、ゲート絶
縁膜２４にはＴａ2 Ｏ5 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜
などの高誘電体膜や強誘電体膜を使用することができ
る。また、ゲート電極（ゲート配線）には高融点メタル
を使用することができる。ゲート絶縁膜に高誘電体膜や
強誘電体膜を使用した場合は、用いるゲート絶縁膜の種
類に応じてゲート配線材料を選ぶ必要がある。ゲート配
線には、Ｒｕ、ＴｉＮ、Ａｌ等が使用可能である。本例
では、ゲート絶縁膜２４にシリコンの酸化窒化膜を用い
る。続いて、ゲート絶縁膜２４上に厚さ５〜１０ｎｍ程
度のバリアメタル（ＴｉＮやタングステンナイトライ
ド、図示せず）を形成する。さらにその上にタングステ
ンなどのメタルゲート配線材料をＣＶＤ法により堆積
し、さらにＣＭＰ法により平坦化することにより、ゲー
ト配線２５を形成する。Next, as shown in FIG. 2K, a gate insulating film 24 having an oxide film equivalent effective thickness (T eff ) of about 3 to 4 nm is formed by a deposition method or a thermal oxidation method. Since the source / drain regions have already been formed (including activation) and there is basically no high-temperature process thereafter, a Ta 2 O 5 film or a (Ba, Sr) TiO 3 film is used for the gate insulating film 24. For example, a high-dielectric film or a ferroelectric film can be used. Further, a high melting point metal can be used for the gate electrode (gate wiring). When a high dielectric film or a ferroelectric film is used for the gate insulating film, it is necessary to select a gate wiring material according to the type of the gate insulating film to be used. Ru, TiN, Al, or the like can be used for the gate wiring. In this example, a silicon oxynitride film is used for the gate insulating film 24. Subsequently, a barrier metal (TiN or tungsten nitride, not shown) having a thickness of about 5 to 10 nm is formed on the gate insulating film 24. Further, a gate wiring 25 is formed by depositing a metal gate wiring material such as tungsten thereon by the CVD method and flattening the material by a CMP method.

【００６９】その後、必要であれば、メタルゲート配線
２５をエッチングにより３０ｎｍ程度リセスする（すな
わち、メタルゲート配線２５の厚さは７０ｎｍ程度にな
る）。この場合、それにより形成される溝を、ＬＰＣＶ
Ｄ法及びＣＭＰ法を用いて窒化シリコンで埋め込み、メ
タルゲート上面にキャップ膜となるシリコン窒化膜を形
成する。このようなプロセスを採用した場合、後の工程
でコンタクトホールが誤ってゲート配線の上に形成され
ても、このシリコン窒化膜がエッチングストッパーの役
目を果たすため、他の配線とゲート配線とのショート不
良を防ぐことができる。Thereafter, if necessary, the metal gate wiring 25 is recessed by etching by about 30 nm (that is, the thickness of the metal gate wiring 25 becomes about 70 nm). In this case, the groove formed by the LPCV
A silicon nitride film serving as a cap film is formed on the upper surface of the metal gate by embedding with silicon nitride by using the D method and the CMP method. When such a process is adopted, even if a contact hole is erroneously formed on a gate wiring in a later step, the silicon nitride film serves as an etching stopper, so that a short-circuit between another wiring and the gate wiring is performed. Failure can be prevented.

【００７０】なお、図５に、ソース・ドレイン電極２２
上にキャップ膜として例えばＴＥＯＳ酸化膜３１、ゲー
ト配線２５上にキャップ膜として例えばシリコン窒化膜
３２を形成した例を示した。FIG. 5 shows the source / drain electrodes 22.
An example is shown in which, for example, a TEOS oxide film 31 is formed as a cap film and a silicon nitride film 32 is formed as a cap film on the gate wiring 25.

【００７１】以後の工程は、通常のＬＳＩ製造プロセス
に従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成
し、それにゲート電極やソース・ドレイン電極と上層配
線とを接続するためのコンタクトホールを開孔する。さ
らに、コンタクトホールを形成した層間絶縁膜上に、ア
ルミニウム等のメタル配線を形成する。The subsequent steps follow a normal LSI manufacturing process. That is, an interlayer insulating film such as TEOS is deposited and formed, and a contact hole for connecting a gate electrode, a source / drain electrode, and an upper wiring is formed in the interlayer insulating film. Further, a metal wiring such as aluminum is formed on the interlayer insulating film in which the contact hole is formed.

【００７２】次に、本発明の第２の実施形態について説
明する。Next, a second embodiment of the present invention will be described.

【００７３】図６（ａ）〜（ｄ）は、本発明の第２の実
施形態に係る製造工程を概略的に示す図である。なお、
第２の実施形態と第１の実施形態とでは、図２（ｉ）に
示す工程のみが異なっており、その他の工程は同様であ
る。したがって、図２（ｉ）に示す工程に対応する工程
についてのみ説明する。FIGS. 6A to 6D are diagrams schematically showing a manufacturing process according to the second embodiment of the present invention. In addition,
The second embodiment is different from the first embodiment only in the step shown in FIG. 2 (i), and the other steps are the same. Therefore, only the steps corresponding to the steps shown in FIG.

【００７４】本例では、図６（ａ）に示すように、シリ
サイド膜２２はソース・ドレイン領域上の溝を完全には
埋め込んでいない。そこで、図６（ｂ）に示すように、
シリサイド膜２２が形成する溝をＣＶＤ法によりＴＥＯ
Ｓ酸化膜４１で埋め込み、その表面をＣＭＰ法により平
坦化する。また、図６（ｂ）の工程の後、必要であれ
ば、図６（ｃ）に示すように，シリサイド膜２２を５０
ｎｍ程度リセスし、それにより形成される溝を、図６
（ｄ）に示すように、ＣＶＤ法によりＴＥＯＳ酸化膜４
２で埋め込み、これを平坦化する。これにより、シリサ
イド膜２２上に、ＴＥＯＳ酸化膜４１及び４２からなる
キャップ膜を形成することができる。この後の工程は、
第１の実施形態と同様である。In this example, as shown in FIG. 6A, the silicide film 22 does not completely fill the trench on the source / drain region. Therefore, as shown in FIG.
The groove formed by the silicide film 22 is formed by TEO by CVD.
The surface is buried with the S oxide film 41 and its surface is planarized by the CMP method. After the step of FIG. 6B, if necessary, as shown in FIG.
FIG. 6 shows a groove formed by recessing
As shown in (d), the TEOS oxide film 4 is formed by the CVD method.
2 is buried and flattened. Thus, a cap film including the TEOS oxide films 41 and 42 can be formed on the silicide film 22. The subsequent steps are:
This is the same as in the first embodiment.

【００７５】上記第２の実施形態は、ソース・ドレイン
領域上の溝をシリサイド膜２２で完全に埋め込むことが
できなかった場合に、残存する溝をＴＥＯＳ酸化膜で満
たし、後工程への悪影響を防止する方法として有効であ
る。In the second embodiment, when the trenches on the source / drain regions cannot be completely filled with the silicide film 22, the remaining trenches are filled with a TEOS oxide film, and the adverse effects on the subsequent steps are reduced. This is an effective way to prevent this.

【００７６】次に、本発明の第３の実施形態について説
明する。Next, a third embodiment of the present invention will be described.

【００７７】図７は、本発明の第３の実施形態に係る製
造工程を概略的に示す図である。なお、第３の実施形態
においては、第１の実施形態の図１（ａ）〜（ｄ）に示
す工程が行なわれ、それ以降の工程が異なっている。し
たがって、図１（ｄ）に示す工程よりも後の工程につい
て説明する。FIG. 7 is a view schematically showing a manufacturing process according to the third embodiment of the present invention. Note that, in the third embodiment, the steps shown in FIGS. 1A to 1D of the first embodiment are performed, and the subsequent steps are different. Therefore, steps subsequent to the step shown in FIG. 1D will be described.

【００７８】まず、図７（ａ）に示すように、ゲート配
線を埋め込み形成するための溝１７の底部の酸化膜１２
をＨＦ系の液で除去する。次に、図７（ｂ）に示すよう
に、ゲート絶縁膜５１を形成する。その後、ＬＰＣＶＤ
法により、ゲート電極（ゲート配線）となるポリシリコ
ン膜５２を３００ｎｍ程度の厚さに形成して溝部１７を
埋め込み、これをＣＭＰ法により平坦化する。このよう
にして、ポリシリコン膜５２、ＴＥＯＳ酸化膜１６及び
シリコン窒化膜１３の表面高さを揃え、完全平坦化を実
現する。ＣＭＰに際しては、シリコン窒化膜１３やポリ
シリコン膜５２が１００ｎｍ程度の厚さで残留するよう
にＣＭＰ条件を制御する。First, as shown in FIG. 7A, the oxide film 12 at the bottom of the trench 17 for burying the gate wiring is formed.
Is removed with an HF-based solution. Next, as shown in FIG. 7B, a gate insulating film 51 is formed. After that, LPCVD
A polysilicon film 52 serving as a gate electrode (gate wiring) is formed to a thickness of about 300 nm by a method, and the trench 17 is buried, and this is planarized by a CMP method. In this manner, the surface heights of the polysilicon film 52, the TEOS oxide film 16, and the silicon nitride film 13 are made uniform, and complete planarization is realized. At the time of CMP, the CMP conditions are controlled so that the silicon nitride film 13 and the polysilicon film 52 remain at a thickness of about 100 nm.

【００７９】次に、図７（ｃ）に示すように、ホットリ
ン酸を用いたエッチングによりシリコン窒化膜１３を除
去し、溝部１９を形成する。このようにして、ゲート配
線となるポリシリコン膜５２の高さと素子分離領域のＴ
ＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極
が形成される領域のみが窪んだ構造を形成する。Next, as shown in FIG. 7C, the silicon nitride film 13 is removed by etching using hot phosphoric acid, and a groove 19 is formed. In this manner, the height of the polysilicon film 52 serving as a gate wiring and the T
The height of the EOS oxide film 16 is made uniform to form a structure in which only the region where the source / drain electrodes are formed is depressed.

【００８０】次に、図７（ｄ）に示すように、ポリシリ
コン膜５２の表面を酸化して厚さ４ｎｍ程度の酸化膜５
３を形成する。Next, as shown in FIG. 7D, the surface of the polysilicon film 52 is oxidized to form an oxide film 5 having a thickness of about 4 nm.
Form 3

【００８１】次に、図７（ｅ）に示すように、ＬＰＣＶ
Ｄ法により厚さ１５〜２０ｎｍ程度のシリコン窒化膜２
１を形成する。さらに、全面ＲＩＥによって溝部の側壁
（ポリシリコン膜５２の側壁及びＴＥＯＳ酸化膜１６の
側壁）上に選択的にシリコン窒化膜２１を残置させ、そ
れ以外のシリコン窒化膜２１を除去する。その後、ソー
ス拡散層及びドレイン拡散層（図示せず）を形成する。
形成方法としては、イオン注入法、固相拡散法、気相拡
散法等が考えられる。また、必要であれば、エピタキシ
ャル成長法を用いてエレベイティッドソース・ドレイン
構造を形成してもよい。Next, as shown in FIG.
Silicon nitride film 2 having a thickness of about 15 to 20 nm by D method
Form one. Further, the silicon nitride film 21 is selectively left on the side walls of the trench (the side walls of the polysilicon film 52 and the side wall of the TEOS oxide film 16) by RIE, and the remaining silicon nitride film 21 is removed. After that, a source diffusion layer and a drain diffusion layer (not shown) are formed.
As a forming method, an ion implantation method, a solid phase diffusion method, a gas phase diffusion method, or the like can be considered. If necessary, an elevated source / drain structure may be formed by using an epitaxial growth method.

【００８２】次に、図７（ｆ）に示すように、ソース・
ドレイン領域上の熱酸化膜１２をＲＩＥ法等で除去して
シリコン表面を露出させる。さらに、シリサイド（Ｃｏ
シリサイドやＴｉシリサイド）をスパッタし、厚さ１０
０ｎｍ程度のシリサイド膜２２を形成する。その後、Ｃ
ＭＰ法によりポリシリコンゲート５２上及びＴＥＯＳ酸
化膜（素子分離領域）１６上のシリサイドを除去し、ソ
ース・ドレイン領域上のみにシリサイド膜２２を残置さ
せる。このようにして、シリサイデーションアニールを
行うことなしに、ソース・ドレイン領域上に自己整合的
にシリサイド２２を形成することができる。したがっ
て、結晶欠陥の発生を低減することが可能となる。Next, as shown in FIG.
The thermal oxide film 12 on the drain region is removed by RIE or the like to expose the silicon surface. Furthermore, silicide (Co
(Silicide or Ti silicide) to a thickness of 10
A silicide film 22 of about 0 nm is formed. Then, C
The silicide on the polysilicon gate 52 and the TEOS oxide film (element isolation region) 16 is removed by the MP method, and the silicide film 22 is left only on the source / drain regions. In this manner, the silicide 22 can be formed in a self-aligned manner on the source / drain regions without performing the silicidation annealing. Therefore, generation of crystal defects can be reduced.

【００８３】なお、図７に示す工程ではシリサイド膜を
埋め込み形成したが、タングステン膜を埋め込み形成し
てもよい。ソース・ドレイン領域の低抵抗化の目的を達
成するためにはタングステンなどのメタルを直接ソース
・ドレイン領域上に貼り付けても良いからである。この
ようにして形成されたトランジスタは、リークが少なく
ソース・ドレイン領域の抵抗値が小さいため高速で良好
な電気特性を示す。Although the silicide film is buried in the process shown in FIG. 7, a tungsten film may be buried. This is because a metal such as tungsten may be directly adhered on the source / drain region in order to achieve the purpose of reducing the resistance of the source / drain region. The transistor formed in this manner exhibits good electrical characteristics at high speed due to low leakage and low resistance of the source / drain regions.

【００８４】以後の工程は、通常のＬＳＩ製造プロセス
に従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積し、
それにゲート配線やソース・ドレイン電極と上層配線と
を接続するためのコンタクトホールを開孔する。さら
に、コンタクトホールを形成した層間絶縁膜上にアルミ
ニウム等からなるメタル配線を形成する。The subsequent steps follow a normal LSI manufacturing process. That is, an interlayer insulating film such as TEOS is deposited,
Then, a contact hole for connecting the gate wiring or the source / drain electrode to the upper wiring is formed. Further, a metal wiring made of aluminum or the like is formed on the interlayer insulating film in which the contact hole has been formed.

【００８５】以上説明したように、本発明の第１〜第３
の実施形態によると、ソース・ドレイン電極がシリサイ
ドからなるＭＯＳＦＥＴを、シリサイデーションアニー
ルを行うことなく得ることができる。As described above, the first to third embodiments of the present invention
According to the embodiment, a MOSFET in which the source / drain electrodes are made of silicide can be obtained without performing silicidation annealing.

【００８６】従来から、微細デバイスでは、高融点金属
とシリコンとの化合物である低抵抗のシリサイドがソー
ス・ドレイン領域上部の電極（ソース・ドレイン電極）
やゲート電極に使用されている。しかしながら、このよ
うな従来のデバイスにおいては、シリサイデーションア
ニール時の体積膨張に伴う応力により、シリサイドとシ
リコンとの間の界面近傍において転位が発生しやすい。
これらの転位は、ゲート絶縁膜の信頼性を低下させた
り、チャネル領域やソース・ドレイン領域のようにｐｎ
接合を形成する電気的に活性な領域の特性を劣化させ
る。Conventionally, in a fine device, a low-resistance silicide, which is a compound of a high melting point metal and silicon, is used as an electrode (source / drain electrode) above the source / drain region.
And gate electrodes. However, in such a conventional device, dislocations are likely to occur near the interface between silicide and silicon due to stress accompanying volume expansion during silicidation annealing.
These dislocations reduce the reliability of the gate insulating film, or cause pn in the channel region or the source / drain region.
It degrades the properties of the electrically active region that forms the junction.

【００８７】このように、従来はソース・ドレイン電極
をシリサイド等の低抵抗材料を用いて自己整合的に形成
しようとした場合、素子の信頼性低下や特性劣化を生じ
やすいという問題点があった。As described above, conventionally, when the source / drain electrodes are formed in a self-aligned manner by using a low-resistance material such as silicide, there has been a problem that the reliability of the device and the characteristic deterioration are likely to occur. .

【００８８】それに対し、上記第１〜第３の実施形態に
よると、シリサイデーションアニールを行うことなく、
ソース・ドレイン電極がシリサイドからなるＭＯＳＦＥ
Ｔを得ることができる。そのため、第１〜第３の実施形
態によると、ソース・ドレイン電極をシリサイド等の低
抵抗材料を用いて自己整合的に形成でき、しかも素子の
信頼性低下や特性劣化を防止することが可能な半導体装
置及びその製造方法が提供される。On the other hand, according to the first to third embodiments, without performing the silicidation annealing,
MOSFE whose source and drain electrodes are made of silicide
T can be obtained. Therefore, according to the first to third embodiments, the source / drain electrodes can be formed in a self-aligned manner by using a low-resistance material such as silicide, and furthermore, it is possible to prevent a reduction in device reliability and a deterioration in characteristics. A semiconductor device and a method for manufacturing the same are provided.

【００８９】次に、本発明の第４の実施形態について説
明する。Next, a fourth embodiment of the present invention will be described.

【００９０】図８及び図９は、本発明の第４の実施形態
に係る製造工程を概略的に示す図である。なお、第４の
実施形態においては、第１の実施形態の図１（ａ）〜
（ｄ）に示す工程が行なわれ、第１の実施形態とはそれ
以降の工程が異なっている。したがって、図１（ｄ）に
示す工程よりも後の工程について説明する。FIGS. 8 and 9 are views schematically showing a manufacturing process according to the fourth embodiment of the present invention. In the fourth embodiment, FIGS. 1A to 1C of the first embodiment are used.
The step shown in (d) is performed, and the subsequent steps are different from those of the first embodiment. Therefore, steps subsequent to the step shown in FIG. 1D will be described.

【００９１】図８（ａ）に示すように、水素を含有する
シリコン酸化膜（以下、ＦＯＸ膜という）１８を３００
ｎｍ程度の厚さに形成して溝部１７を埋め込み、これを
ＣＭＰ法により平坦化する。なお、ＦＯＸ膜１８は、Ｈ
0.5 ＳｉＯ0.5 で示される組成を有し、熱酸化により形
成した通常のＳｉＯ2 膜よりもＨＦエッチングレートが
高いという特徴を有する。また、溝１７内に残置された
ＦＯＸ膜１８は、ダミーゲート配線として用いられる。As shown in FIG. 8A, a silicon oxide film (hereinafter, referred to as a FOX film) 18 containing hydrogen is
The groove 17 is formed to a thickness of about nm, and the groove 17 is buried, and this is flattened by the CMP method. The FOX film 18 is made of H
It has a composition represented by 0.5 SiO 0.5 and is characterized by a higher HF etching rate than a normal SiO 2 film formed by thermal oxidation. The FOX film 18 left in the groove 17 is used as a dummy gate wiring.

【００９２】以上のようにして、ＦＯＸ膜１８、ＴＥＯ
Ｓ酸化膜１６及びシリコン窒化膜１３の表面高さを揃
え、完全平坦化を実現する。ＣＭＰに際しては、シリコ
ン窒化膜１３やＦＯＸ膜１８が１１０ｎｍ程度の厚さで
残留するようにＣＭＰ条件を制御する。As described above, the FOX film 18, TEO
The surface heights of the S oxide film 16 and the silicon nitride film 13 are made uniform to realize complete flattening. At the time of the CMP, the CMP conditions are controlled so that the silicon nitride film 13 and the FOX film 18 remain at a thickness of about 110 nm.

【００９３】次に、図８（ｂ）に示すように、ホットリ
ン酸を用いたエッチングによりシリコン窒化膜１３を除
去し、溝部１９を形成する。このようにして、ダミーゲ
ート電極となるＦＯＸ膜１８の高さと素子分離領域のＴ
ＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン電極
が形成される領域のみが窪んだ構造を形成する。Next, as shown in FIG. 8B, the silicon nitride film 13 is removed by etching using hot phosphoric acid, and a groove 19 is formed. Thus, the height of the FOX film 18 serving as the dummy gate electrode and the T
The height of the EOS oxide film 16 is made uniform to form a structure in which only the region where the source / drain electrodes are formed is depressed.

【００９４】次に、図８（ｃ）に示すように、ＬＰＣＶ
Ｄ法により厚さ１０〜２０ｎｍ程度のシリコン窒化膜２
１を形成する。さらに、全面ＲＩＥによって溝部の側壁
（ＦＯＸ膜１８の側壁及びＴＥＯＳ酸化膜１６の側壁）
上に選択的にシリコン窒化膜２１を残置させ、それ以外
のシリコン窒化膜２１を除去する。このとき、酸化膜１
２の露出部は、上記ＲＩＥにより薄くなるか或いは除去
される。さらにその後、ＲＩＥ或いはＨＦ系のウェット
エッチング処理を短時間行うことにより、溝部１９内で
シリコン表面を露出させる。Next, as shown in FIG.
Silicon nitride film 2 having a thickness of about 10 to 20 nm by D method
Form one. Further, the entire surface is etched by RIE (side wall of the FOX film 18 and side wall of the TEOS oxide film 16).
The silicon nitride film 21 is selectively left thereon, and the remaining silicon nitride film 21 is removed. At this time, the oxide film 1
The exposed portion 2 is thinned or removed by the RIE. Thereafter, the silicon surface is exposed in the groove 19 by performing RIE or HF wet etching for a short time.

【００９５】次に、図８（ｄ）に示すように、エピタキ
シャル成長法を用いてソース・ドレインが形成される領
域のＳｉを上方に拡大する（単結晶のシリコン膜を形成
する）。さらに、図９（ｅ）に示すように、ラテラルグ
ロウス部２２Ａのようにオーバー成長した部分をＣＭＰ
法により除去し、溝部１９内にのみ結晶シリコン膜２２
を残置させる。Next, as shown in FIG. 8D, Si in the region where the source / drain is to be formed is enlarged upward by epitaxial growth (a single-crystal silicon film is formed). Further, as shown in FIG. 9E, the overgrown portion like the lateral grouse portion 22A is subjected to CMP.
The crystalline silicon film 22 only in the groove 19
Is left.

【００９６】その後、結晶シリコン膜２２中に、ＮＭＯ
Ｓ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せ
ず）を形成する。形成方法としては、イオン注入法、固
相拡散法、気相拡散法等が考えられる。さらに、導電性
不純物の活性化熱工程を実施する。Thereafter, the NMO is deposited in the crystalline silicon film 22.
A source / drain diffusion layer (not shown) for S and PMOS is formed. As a forming method, an ion implantation method, a solid phase diffusion method, a gas phase diffusion method, or the like can be considered. Further, a heat treatment for activating the conductive impurities is performed.

【００９７】本例では、図９（ｅ）に示す工程の後、図
９（ｆ）に示すように、ダミーゲート配線であるＦＯＸ
膜１８をＨＦ液等で除去し、その下の酸化膜１２をＨＦ
系のエッチング液で除去することにより、溝部２３を形
成する。上述したように、ＦＯＸ膜１８は、ＴＥＯＳ系
酸化膜１６に比べてＨＦエッチングレートが高いので、
選択的に除去され得る。In this example, after the step shown in FIG. 9E, as shown in FIG.
The film 18 is removed with an HF solution or the like, and the underlying oxide film 12 is
The groove 23 is formed by removing with a system etchant. As described above, since the FOX film 18 has a higher HF etching rate than the TEOS-based oxide film 16,
It can be selectively removed.

【００９８】次に、ホットリン酸等を用いたエッチング
を施すことより、窒化膜２１の溝部２３の側壁の一部を
構成する部分を除去する。その際、それ以外の窒化膜２
１の上部がエッチングされると考えられる。しかしなが
ら、窒化膜２１の厚さは薄いので、エッチングは短時間
で十分である。したがって、例え、それ以外の窒化膜２
１の上部がエッチングされたとしても、除去される量は
僅かであるため、悪影響を生ずることはない。Next, by performing etching using hot phosphoric acid or the like, a portion constituting a part of the side wall of the trench 23 of the nitride film 21 is removed. At this time, the other nitride film 2
It is believed that the top of 1 is etched. However, since the thickness of the nitride film 21 is small, short time etching is sufficient. Therefore, for example, the other nitride film 2
Even if the upper part of 1 is etched, the amount removed is small, so that no adverse effect is caused.

【００９９】次に、図９（ｇ）に示すように、酸化膜換
算実効膜厚（Ｔeff ）が２〜３ｎｍ程度のゲート絶縁膜
２４を堆積法又は熱酸化法を用いて形成する。すでにソ
ース・ドレイン領域を（活性化を含めて）形成してあ
り、基本的にこの後には６００°以上の高温工程がない
ため、ゲート絶縁膜２４にはＴａ2 Ｏ5 膜や（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜などの高誘電体膜や強誘電体膜を使用す
ることができる。また、ゲート電極（ゲート配線）には
メタル材料を使用することができる。ゲート絶縁膜に高
誘電体膜や強誘電体膜を使用した場合は、用いるゲート
絶縁膜の種類に応じてゲート配線材料を選ぶ必要があ
る。ゲート配線には、Ｒｕ、ＴｉＮ、Ａｌ、Ｗ等が使用
可能である。また、ゲート絶縁膜とゲート電極との間に
は、バリアメタルとしてＴｉＮ膜やＷＮ膜等を形成する
ことが望ましい。Next, as shown in FIG. 9G, a gate insulating film 24 having an effective oxide film equivalent thickness (T eff ) of about 2 to 3 nm is formed by using a deposition method or a thermal oxidation method. Since the source / drain regions (including activation) have already been formed and there is basically no high-temperature step of 600 ° or more after this, a Ta 2 O 5 film or (Ba, S
r) A high dielectric film such as a TiO 3 film or a ferroelectric film can be used. Further, a metal material can be used for the gate electrode (gate wiring). When a high dielectric film or a ferroelectric film is used for the gate insulating film, it is necessary to select a gate wiring material according to the type of the gate insulating film to be used. Ru, TiN, Al, W, etc. can be used for the gate wiring. Further, it is desirable to form a TiN film, a WN film, or the like as a barrier metal between the gate insulating film and the gate electrode.

【０１００】本例では、ゲート絶縁膜２４にシリコンの
酸化窒化膜が用いられる。続いて、図９（ｇ）に示すよ
うに、ゲート絶縁膜２４上に厚さ５〜１０ｎｍ程度のバ
リアメタル（ＴｉＮやタングステンナイトライド、図示
せず）を形成する。次に、その上にタングステンなどの
メタルゲート配線材料をＣＶＤ法により堆積し、さらに
ＣＭＰ法を用いて平坦化することにより、ゲート配線２
５を形成する。In this embodiment, a silicon oxynitride film is used for the gate insulating film 24. Subsequently, as shown in FIG. 9G, a barrier metal (TiN or tungsten nitride, not shown) having a thickness of about 5 to 10 nm is formed on the gate insulating film 24. Next, a metal gate wiring material such as tungsten is deposited thereon by the CVD method, and is further flattened by the CMP method to form the gate wiring 2.
5 is formed.

【０１０１】その後、必要であれば、メタルゲート配線
２５をエッチングにより３０ｎｍ程度リセスする（即
ち、メタルゲート配線２５の厚さは７０ｎｍ程度にな
る）。さらに、それにより形成される溝を、ＬＰＣＶＤ
とそれに続くＣＭＰを用いて窒化シリコンで埋め込み、
メタルゲート上面にキャップ膜となるシリコン窒化膜を
形成する。このようなプロセスを採用した場合、後の工
程でコンタクトホールが誤ってゲート配線の上に形成さ
れたときに、このシリコン窒化膜がエッチングストッパ
ーの役目を果たし、他の配線とゲート配線とのショート
不良を防ぐことができる。Thereafter, if necessary, the metal gate wiring 25 is recessed by about 30 nm by etching (that is, the thickness of the metal gate wiring 25 becomes about 70 nm). Further, the groove formed thereby is formed by LPCVD.
And then buried with silicon nitride using CMP,
A silicon nitride film serving as a cap film is formed on the upper surface of the metal gate. When such a process is adopted, when a contact hole is erroneously formed on the gate wiring in a later step, this silicon nitride film serves as an etching stopper, and short-circuits between another wiring and the gate wiring. Failure can be prevented.

【０１０２】なお、図９（ｈ）に、メタルゲート配線２
５上にキャップ膜として例えばシリコン窒化膜３２を形
成した場合の例を示した。FIG. 9H shows the metal gate wiring 2
5 shows an example in which, for example, a silicon nitride film 32 is formed as a cap film.

【０１０３】以後の工程は、通常のＬＳＩ製造プロセス
に従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成
し、それにゲート電極やソース・ドレイン電極と上層配
線とを接続するためのコンタクトホールを開孔する。さ
らに、コンタクトホールを設けた層間絶縁膜上にアルミ
ニウム等のメタル配線を形成する。The subsequent steps follow a normal LSI manufacturing process. That is, an interlayer insulating film such as TEOS is deposited and formed, and a contact hole for connecting a gate electrode, a source / drain electrode, and an upper wiring is formed in the interlayer insulating film. Further, a metal wiring such as aluminum is formed on the interlayer insulating film provided with the contact hole.

【０１０４】次に、本発明の第５の実施形態について説
明する。Next, a fifth embodiment of the present invention will be described.

【０１０５】図１０は、本発明の第５の実施形態に係る
製造工程を概略的に示す図である。なお、第５の実施形
態においては、第１の実施形態の図１（ａ）〜（ｄ）に
示す工程が行なわれ、それ以降の工程が異なっている。
したがって、図１（ｄ）に示す工程よりも後の工程につ
いて説明する。FIG. 10 is a diagram schematically showing a manufacturing process according to the fifth embodiment of the present invention. Note that, in the fifth embodiment, the steps shown in FIGS. 1A to 1D of the first embodiment are performed, and the subsequent steps are different.
Therefore, steps subsequent to the step shown in FIG. 1D will be described.

【０１０６】まず、図１０（ａ）に示すように、ゲート
電極を埋め込み形成するための溝１７の底部の酸化膜１
２をＨＦ系の液で除去する。次に、図１０（ｂ）に示す
ように、ゲート絶縁膜として例えばＨＴＯ膜２４を形成
する。その後、ＬＰＣＶＤ法により、ゲート電極（ゲー
ト配線）となるポリシリコン膜２５を４００ｎｍ程度の
厚さに形成して溝部１７を埋め込み、これをＣＭＰ法に
より平坦化する。このようにして、ポリシリコン膜２
５、ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面
高さを揃え、完全平坦化を実現する。ＣＭＰに際して
は、シリコン窒化膜１３やポリシリコン膜２５が２００
ｎｍ程度の厚さで残留するようにＣＭＰ条件及び成膜条
件（膜厚）を制御する。ここで必要であれば、ＮＭＯＳ
及びＰＭＯＳのそれぞれについて、ポリシリコン膜２５
にドーピングを行う。First, as shown in FIG. 10A, the oxide film 1 at the bottom of the groove 17 for burying the gate electrode is formed.
2 is removed with an HF solution. Next, as shown in FIG. 10B, for example, an HTO film 24 is formed as a gate insulating film. Thereafter, a polysilicon film 25 serving as a gate electrode (gate wiring) is formed to a thickness of about 400 nm by LPCVD to fill the trench 17, and the trench 17 is planarized by CMP. Thus, the polysilicon film 2
5. The surface heights of the TEOS oxide film 16 and the silicon nitride film 13 are made uniform to realize complete flattening. At the time of CMP, the silicon nitride film 13 and the polysilicon film 25
The CMP conditions and the film forming conditions (film thickness) are controlled so that the film remains with a thickness of about nm. If necessary, NMOS
Polysilicon film 25 for each of
Doping.

【０１０７】その後、ポリシリコン膜２５をＲＩＥ法や
ＣＤＥ法により５０ｎｍ程度リセスし（すなわちポリシ
リコン膜２５の膜厚は１５０ｎｍ程度になる）、それに
より形成される溝を、ＬＰＣＶＤとＣＭＰを用いてキャ
ップ膜となるＴＥＯＳ系酸化膜３２で埋め込む。Thereafter, the polysilicon film 25 is recessed by about 50 nm by RIE or CDE (that is, the thickness of the polysilicon film 25 becomes about 150 nm), and a groove formed by the recess is formed by using LPCVD and CMP. It is embedded with a TEOS-based oxide film 32 serving as a cap film.

【０１０８】次に、図１０（ｃ）に示すように、ホット
リン酸を用いたエッチングによりシリコン窒化膜１３を
除去し、溝部１９を形成する。このようにして、キャッ
プ膜となるＴＥＯＳ系酸化膜３２の高さと素子分離領域
のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン
電極が形成される領域のみが窪んだ構造を形成する。Next, as shown in FIG. 10C, the silicon nitride film 13 is removed by etching using hot phosphoric acid, and a groove 19 is formed. In this way, the height of the TEOS oxide film 32 serving as the cap film is made equal to the height of the TEOS oxide film 16 in the element isolation region, and a structure in which only the region where the source / drain electrodes are formed is recessed.

【０１０９】次に、図１０（ｄ）に示すように、ＳｉＯ
2 −ＲＩＥを短時間行って、露出した酸化膜１２を除去
し、溝部１９内でシリコン表面を露出させる。Next, as shown in FIG.
By performing 2- RIE for a short time, the exposed oxide film 12 is removed, and the silicon surface is exposed in the groove 19.

【０１１０】次に、図１０（ｅ）に示すように、エピタ
キシャル成長法を用いてソース・ドレインが形成される
領域のＳｉを上方に拡大する（単結晶のシリコン膜を形
成する）。さらに、ラテラルグロウス部のようにオーバ
ー成長した部分をＣＭＰ法により除去し、溝部１９内に
のみ結晶シリコン膜２２を残置させる。Next, as shown in FIG. 10E, the Si in the region where the source / drain is to be formed is enlarged upward by epitaxial growth (a single-crystal silicon film is formed). Further, the overgrown portion such as the lateral grouse portion is removed by the CMP method, and the crystalline silicon film 22 is left only in the groove portion 19.

【０１１１】その後、上記結晶シリコン膜中に、ＮＭＯ
Ｓ及びＰＭＯＳ用のソース・ドレイン領域（図示せず）
を形成する。形成方法としては、イオン注入法、固相拡
散法、気相拡散法等が考えられる。さらに、導電性不純
物の活性化のための熱工程を行う。Then, NMO is added to the crystalline silicon film.
Source / drain regions for S and PMOS (not shown)
To form As a forming method, an ion implantation method, a solid phase diffusion method, a gas phase diffusion method, or the like can be considered. Further, a heat step for activating the conductive impurities is performed.

【０１１２】以後の工程は、通常のＬＳＩ製造プロセス
に従う。すなわち、ＴＥＯＳ等の層間絶縁膜を形成し、
それにゲート電極やソース・ドレイン電極と上層配線と
を接続するためのコンタクトホールを開孔する。さら
に、コンタクトホールを形成した層間絶縁膜上に、アル
ミニウム等からなるメタル配線を形成する。The subsequent steps follow a normal LSI manufacturing process. That is, an interlayer insulating film such as TEOS is formed,
Then, a contact hole for connecting the gate electrode or the source / drain electrode to the upper wiring is formed. Further, a metal wiring made of aluminum or the like is formed on the interlayer insulating film in which the contact hole has been formed.

【０１１３】次に、本発明の第６の実施形態について、
図８及び図９を参照しながら説明する。Next, a sixth embodiment of the present invention will be described.
This will be described with reference to FIGS.

【０１１４】まず、シリコン窒化膜１３の代わりにポリ
シリコン膜１３を形成すること以外は、図１（ａ）〜
（ｄ）に示したのと同様の工程を実施する。First, except that the polysilicon film 13 is formed instead of the silicon nitride film 13, FIGS.
The same steps as shown in (d) are performed.

【０１１５】次に、図８（ａ）に示すように、シリコン
窒化膜１８を３００ｎｍ程度の厚さに形成して溝部１７
を埋め込み、これをＣＭＰ法により平坦化する。なお、
シリコン窒化膜１８はダミーゲート配線として用いられ
る。以上のようにしてシリコン窒化膜１８、ＴＥＯＳ酸
化膜１６及びポリシリコン膜１３の表面高さを揃え、完
全平坦化を実現する。ＣＭＰに際しては、ポリシリコン
膜１３やシリコン窒化膜１８が１１０ｎｍ程度の厚さで
残留するようにＣＭＰ条件を制御する。Next, as shown in FIG. 8A, a silicon nitride film 18 is formed to a thickness of about
Is buried and planarized by a CMP method. In addition,
The silicon nitride film 18 is used as a dummy gate wiring. As described above, the surface heights of the silicon nitride film 18, the TEOS oxide film 16, and the polysilicon film 13 are made uniform to realize complete flattening. At the time of CMP, the CMP conditions are controlled so that the polysilicon film 13 and the silicon nitride film 18 remain at a thickness of about 110 nm.

【０１１６】次に、図８（ｂ）に示すように、ＲＩＥ法
を用いたエッチングによりポリシリコン膜１３を除去
し、溝部１９を形成する。このようにして、ダミーゲー
ト配線であるシリコン窒化膜１８の高さと素子分離領域
のＴＥＯＳ酸化膜１６の高さを揃え、ソース・ドレイン
電極が形成される領域のみが窪んだ構造を形成する。Next, as shown in FIG. 8B, the polysilicon film 13 is removed by etching using the RIE method, and a groove 19 is formed. In this manner, the height of the silicon nitride film 18 as the dummy gate wiring is made equal to the height of the TEOS oxide film 16 in the element isolation region, and a structure is formed in which only the region where the source / drain electrodes are formed is depressed.

【０１１７】次に、図８（ｃ）に示すように、ＬＰＣＶ
Ｄ法により厚さ１５〜２０ｎｍ程度のＴＥＯＳ系酸化膜
２１を形成する。さらに、全面ＲＩＥによって溝部の側
壁（シリコン窒化膜１８の側壁及びＴＥＯＳ系酸化膜１
６の側壁）上に選択的にＴＥＯＳ系酸化膜２１を残置さ
せ、それ以外のＴＥＯＳ系酸化膜２１を除去する。この
とき、露出した酸化膜１２は、上記ＲＩＥにより薄くな
るか或いは除去される。さらにその後、ＲＩＥ或いはＨ
Ｆ系のウェットエッチング処理を短時間行うことによ
り、溝部１９内でシリコン表面を露出させる。Next, as shown in FIG.
A TEOS-based oxide film 21 having a thickness of about 15 to 20 nm is formed by the method D. Further, the entire surface is subjected to RIE so that the side wall of the trench (the side wall of the silicon nitride film 18 and the TEOS-based oxide
The TEOS-based oxide film 21 is selectively left on the (side wall 6) and the remaining TEOS-based oxide film 21 is removed. At this time, the exposed oxide film 12 is thinned or removed by the RIE. After that, RIE or H
The silicon surface is exposed in the groove 19 by performing the F-based wet etching for a short time.

【０１１８】次に、図８（ｄ）に示すように、エピタキ
シャル成長法を用いてソース・ドレインが形成される領
域のＳｉを上方に拡大する（単結晶のシリコン膜を形成
する）。さらに、図９（ｅ）に示すように、ラテラルグ
ロウス部２２Ａのようにオーバー成長した部分をＣＭＰ
法により除去し、溝部１９内にのみ結晶シリコン膜２２
を残置させる。Next, as shown in FIG. 8D, Si in the region where the source / drain is to be formed is expanded upward by epitaxial growth (a single-crystal silicon film is formed). Further, as shown in FIG. 9E, the overgrown portion like the lateral grouse portion 22A is subjected to CMP.
The crystalline silicon film 22 only in the groove 19
Is left.

【０１１９】その後、上記結晶シリコン膜２２中に、Ｎ
ＭＯＳ及びＰＭＯＳ用のソース・ドレイン拡散層（図示
せず）を形成する。形成方法としては、イオン注入法、
固相拡散法、気相拡散法等が考えられる。さらに、導電
性不純物の活性化熱工程を実施する。After that, N.
A source / drain diffusion layer (not shown) for MOS and PMOS is formed. As a forming method, an ion implantation method,
A solid-phase diffusion method, a gas-phase diffusion method, and the like are conceivable. Further, a heat treatment for activating the conductive impurities is performed.

【０１２０】本例では、図９（ｅ）に示す工程の後、図
９（ｆ）に示すように、ダミーゲート配線であるシリコ
ン窒化膜１８をホットリン酸を用いて除去することによ
り、溝部２３を形成する。In this example, after the step shown in FIG. 9E, as shown in FIG. 9F, the silicon nitride film 18 serving as the dummy gate wiring is removed by using hot phosphoric acid, so that the trench 23 is formed. To form

【０１２１】次に、ＨＦ等を用いたエッチングを施すこ
とより、ＴＥＯＳ系酸化膜２１の溝部２３の側壁の一部
を構成する部分を除去する。その際、それ以外のＴＥＯ
Ｓ系酸化膜２１及びＴＥＯＳ系酸化膜１６の上面がエッ
チングされると考えられる。しかしながら、ＴＥＯＳ系
酸化膜２１の厚さは薄いので、エッチングは短時間で十
分である。したがって、例え、それ以外のＴＥＯＳ系酸
化膜２１及びＴＥＯＳ系酸化膜１６の上部がエッチング
されたとしても、除去される量は僅かであるため、素子
特性に悪影響を与えることはない。Next, by performing etching using HF or the like, a portion constituting a part of the side wall of the groove 23 of the TEOS-based oxide film 21 is removed. At that time, other TEO
It is considered that the upper surfaces of the S-based oxide film 21 and the TEOS-based oxide film 16 are etched. However, since the thickness of the TEOS-based oxide film 21 is small, short time etching is sufficient. Therefore, even if the other portions of the TEOS-based oxide film 21 and the TEOS-based oxide film 16 are etched, the removal amount is small, so that the device characteristics are not adversely affected.

【０１２２】さらに、第４の実施形態において説明した
のと同様の方法により、図９（ｇ）及び（ｈ）に示す構
造を得る。Further, the structure shown in FIGS. 9G and 9H is obtained by the same method as described in the fourth embodiment.

【０１２３】次に、本発明の第７の実施形態について説
明する。Next, a seventh embodiment of the present invention will be described.

【０１２４】図１１は、本発明の第７の実施形態に係る
製造工程を概略的に示す図である。なお、第７の実施形
態においては、第６の実施形態の図９（ｅ）に示す工程
までは同様に行なわれ、第６の実施形態とはそれ以降の
工程が異なっている。FIG. 11 is a diagram schematically showing a manufacturing process according to the seventh embodiment of the present invention. Note that, in the seventh embodiment, the same steps are performed up to the step shown in FIG. 9E of the sixth embodiment, and the subsequent steps are different from the sixth embodiment.

【０１２５】まず、第６の実施形態において説明したの
と同様の方法により、図９（ｅ）に示す構造を得る。な
お、図１１（ａ）は、図９（ｅ）に示す半導体装置の１
１Ａ−１１Ａ’線に沿った断面図である。First, the structure shown in FIG. 9E is obtained by the same method as described in the sixth embodiment. Note that FIG. 11A shows one of the semiconductor devices shown in FIG.
It is sectional drawing along 1A-11A 'line.

【０１２６】次に、図１１（ｂ）に示すように、結晶シ
リコン膜２２をＲＩＥ等で５０ｎｍ程度リセスする。そ
の後、この結晶シリコン膜２２中に、ＮＭＯＳ及びＰＭ
ＯＳ用のソース・ドレイン拡散層（図示せず）を形成す
る。形成方法としては、イオン注入法、固相拡散法、気
相拡散法等が考えられる。さらに、導電性不純物の活性
化熱工程を実施する。Next, as shown in FIG. 11B, the crystalline silicon film 22 is recessed by about 50 nm by RIE or the like. Thereafter, the NMOS and PM are formed in the crystalline silicon film 22.
A source / drain diffusion layer (not shown) for the OS is formed. As a forming method, an ion implantation method, a solid phase diffusion method, a gas phase diffusion method, or the like can be considered. Further, a heat treatment for activating the conductive impurities is performed.

【０１２７】次に、図１１（ｃ）に示すように、スパッ
タリング法またはＣＶＤ法により、コバルトシリサイド
やタングステン等からなるメタル材料膜３１を成膜し
て、上記リセスにより形成される溝部をメタル材料で埋
め込む。さらに、ＣＭＰ法により、メタル材料膜３１を
溝部内のみに残置させる。Next, as shown in FIG. 11C, a metal material film 31 made of cobalt silicide, tungsten, or the like is formed by a sputtering method or a CVD method. Embed with Further, the metal material film 31 is left only in the groove by the CMP method.

【０１２８】その後、図１１（ｄ）に示すように、ダミ
ーゲート配線であるシリコン窒化膜１８をホットリン酸
を用いて除去することにより、溝部２３を形成する。Thereafter, as shown in FIG. 11D, the silicon nitride film 18 serving as the dummy gate wiring is removed by using hot phosphoric acid to form the groove 23.

【０１２９】次に、図１１（ｅ）に示す構造を、第６の
実施形態において説明したのと同様の方法により得る。
なお、本例においては、ゲート絶縁膜２４をＴａ2 Ｏ5
で構成し、ゲート配線２５をＡｌで構成する。また、必
要であれば、Ｔａ2 Ｏ5 膜の下に０．５ｎｍ程度の厚さ
のＳｉＯ2 膜またはＳｉＮ膜を形成してもよい。この場
合、ラジカル酸化またはラジカル窒化を用いることによ
り、上記膜を低温（６００℃以下）で形成することがで
きる。Next, the structure shown in FIG. 11E is obtained by a method similar to that described in the sixth embodiment.
In this example, the gate insulating film 24 is made of Ta 2 O 5
And the gate wiring 25 is made of Al. If necessary, a SiO 2 film or a SiN film having a thickness of about 0.5 nm may be formed under the Ta 2 O 5 film. In this case, the film can be formed at a low temperature (600 ° C. or lower) by using radical oxidation or radical nitridation.

【０１３０】その後、必要であれば、図１１（ｆ）に示
すように、Ａｌメタルゲート配線２５の表面を酸化し
て、ゲート配線２５の上面にキャップ膜としてアルミナ
（Ａｌ2 Ｏ3 ）膜３２を形成する。このようなプロセス
を採用した場合、後の工程でコンタクトホールが誤って
ゲート配線の上に形成されたときに、このアルミナ膜３
２がエッチングストッパーの役目を果たし、他の配線と
ゲート配線とのショート不良を防ぐことができる。Then, if necessary, as shown in FIG. 11F, the surface of the Al metal gate wiring 25 is oxidized, and an alumina (Al 2 O 3 ) film 32 is formed on the upper surface of the gate wiring 25 as a cap film. To form When such a process is adopted, when a contact hole is erroneously formed on the gate wiring in a later step, this alumina film 3
2 serves as an etching stopper and can prevent a short circuit between another wiring and a gate wiring.

【０１３１】以後の工程は、通常のＬＳＩ製造プロセス
に従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成
し、それにゲート電極やソース・ドレイン電極と上層配
線とを接続するためのコンタクトホールを開孔する。さ
らに、この層間絶縁膜上にアルミニウム等からなるメタ
ル配線を形成する。The subsequent steps follow a normal LSI manufacturing process. That is, an interlayer insulating film such as TEOS is deposited and formed, and a contact hole for connecting a gate electrode, a source / drain electrode, and an upper wiring is formed in the interlayer insulating film. Further, a metal wiring made of aluminum or the like is formed on the interlayer insulating film.

【０１３２】次に、本発明の第８の実施形態について、
図１２を参照しながら説明する。Next, an eighth embodiment of the present invention will be described.
This will be described with reference to FIG.

【０１３３】図１２は、本発明の第８の実施形態に係る
製造工程を概略的に示す図である。なお、第８の実施形
態においては、第１の実施形態の図１（ｄ）に示す工程
までは同様に行なわれ、第１の実施形態とはそれ以降の
工程が異なっている。したがって、図１（ｄ）に示す工
程よりも後の工程について説明する。FIG. 12 is a diagram schematically showing a manufacturing process according to the eighth embodiment of the present invention. In the eighth embodiment, the steps up to the step shown in FIG. 1D of the first embodiment are performed in the same manner, and the subsequent steps are different from those of the first embodiment. Therefore, steps subsequent to the step shown in FIG. 1D will be described.

【０１３４】図１（ｄ）に示す構造を形成した後、図１
２（ａ）に示すように、溝部１７内に、ダミーゲート配
線１８を形成する。ダミーゲート配線１８は、ＴｉＮ、
ＷＮx 、Ｗ、Ａｌ、Ｇｅ、ＲｕＯx 等で構成することが
できる。これら材料はＳＨ処理等により容易に除去可能
であるので、ダミーゲート配線１８に好適に用いられ
る。以下、ダミーゲート配線１８をゲルマニウム膜とし
た場合について記載する。After forming the structure shown in FIG. 1D, FIG.
As shown in FIG. 2A, a dummy gate wiring 18 is formed in the groove 17. The dummy gate wiring 18 is made of TiN,
It can be made of WN x , W, Al, Ge, RuO x or the like. Since these materials can be easily removed by SH treatment or the like, they are preferably used for the dummy gate wiring 18. Hereinafter, a case where the dummy gate wiring 18 is a germanium film will be described.

【０１３５】ゲルマニウム膜１８を３００ｎｍ程度の厚
さに形成して溝部１７を埋め込み、これをＣＭＰ法によ
り平坦化する。このようにして、ゲルマニウム膜１８、
ＴＥＯＳ酸化膜１６及びシリコン窒化膜１３の表面高さ
を揃え、完全平坦化を実現する。ＣＭＰに際しては、シ
リコン窒化膜１３やゲルマニウム膜１８が１１０ｎｍ程
度の厚さで残留するようにＣＭＰ条件を制御する。A germanium film 18 is formed to a thickness of about 300 nm to fill the groove 17, and this is flattened by the CMP method. Thus, the germanium film 18,
The surface heights of the TEOS oxide film 16 and the silicon nitride film 13 are made uniform to realize complete flattening. At the time of CMP, the CMP conditions are controlled so that the silicon nitride film 13 and the germanium film 18 remain at a thickness of about 110 nm.

【０１３６】次に、図１２（ｂ）に示すように、ホット
リン酸を用いたエッチングによりシリコン窒化膜１３を
除去し、溝部１９を形成する。このようにして、ゲルマ
ニウム膜１８の高さと素子分離領域のＴＥＯＳ酸化膜１
６の高さを揃え、ソース・ドレイン電極が形成される領
域のみが窪んだ構造を形成する。Next, as shown in FIG. 12B, the silicon nitride film 13 is removed by etching using hot phosphoric acid, and a groove 19 is formed. Thus, the height of the germanium film 18 and the TEOS oxide film 1 in the element isolation region are set.
6, the height of each of them is made uniform to form a structure in which only the region where the source / drain electrodes are formed is depressed.

【０１３７】次に、図１２（ｃ）に示すように、ＬＰＣ
ＶＤ法により厚さ１０〜２０ｎｍのシリコン窒化膜２１
を形成し、全面ＲＩＥにより溝部１９の側壁（ゲルマニ
ウム膜１８の側面及びＴＥＯＳ系酸化膜１６の側面）上
に選択的にシリコン窒化膜２１を残置させる。このＲＩ
Ｅにより、露出した酸化膜１２は、薄くなるか或いは除
去される。その後、ＲＩＥまたはＨＦ系のウェットエッ
チングを短時間行うことにより、溝部１９内でシリコン
表面を露出させる。Next, as shown in FIG.
Silicon nitride film 21 having a thickness of 10 to 20 nm by VD method
Is formed, and the silicon nitride film 21 is selectively left on the side walls of the trench 19 (side surfaces of the germanium film 18 and side surfaces of the TEOS-based oxide film 16) by RIE. This RI
With E, the exposed oxide film 12 is thinned or removed. Thereafter, the silicon surface is exposed in the groove 19 by performing RIE or HF wet etching for a short time.

【０１３８】次に、Ｈ2 クリーニングを施し、図１２
（ｄ）に示すように、エピタキシャル成長法を用いてソ
ース・ドレインが形成される領域のＳｉを上方に拡大す
る（単結晶のシリコン膜を形成する）。さらに、ラテラ
ルグロウス部のようにオーバー成長した部分（図示せ
ず）をＣＭＰ法により除去し、溝部１９内にのみ結晶シ
リコン膜２２を残置させる。Next, H 2 cleaning is performed, and FIG.
As shown in (d), the Si in the region where the source / drain is to be formed is enlarged upward using an epitaxial growth method (a single-crystal silicon film is formed). Further, the overgrown portion (not shown) such as the lateral grouse portion is removed by the CMP method, and the crystalline silicon film 22 is left only in the groove 19.

【０１３９】その後、結晶シリコン膜２２中に、ＮＭＯ
Ｓ及びＰＭＯＳ用のソース・ドレイン拡散層（図示せ
ず）を形成する。形成方法としては、イオン注入法、固
相拡散法、気相拡散法等が考えられる。次に、導電性不
純物の活性化熱工程（ＲＴＡ等）を行う。さらに、Ｔｉ
やＣｏをスパッタして、ソース・ドレイン領域上にシリ
サイド膜を形成する。Thereafter, the NMO is deposited in the crystalline silicon film 22.
A source / drain diffusion layer (not shown) for S and PMOS is formed. As a forming method, an ion implantation method, a solid phase diffusion method, a gas phase diffusion method, or the like can be considered. Next, a heat treatment step (RTA or the like) for activating the conductive impurities is performed. Furthermore, Ti
Or Co is sputtered to form a silicide film on the source / drain regions.

【０１４０】本例では、図１２（ｄ）に示す工程の後、
図１２（ｅ）に示すように、ダミーゲート配線であるゲ
ルマニウム膜１８及びその下の酸化膜１２をＳＨ処理及
びＨＦウェットエッチングで除去することにより、溝部
２３を形成する。In this example, after the step shown in FIG.
As shown in FIG. 12E, the trench 23 is formed by removing the germanium film 18 as the dummy gate wiring and the oxide film 12 thereunder by SH treatment and HF wet etching.

【０１４１】次に、ホットリン酸等を用いたエッチング
を施すことより、窒化膜２１の溝部２３の側壁の一部を
構成する部分を除去する。その際、それ以外の窒化膜２
１の上部がエッチングされると考えられる。しかしなが
ら、窒化膜２１の厚さは薄いので、エッチングは短時間
で十分である。したがって、例え、それ以外の窒化膜２
１の上部がエッチングされたとしても、除去される量は
僅かであるため、素子特性に悪影響を与えることはな
い。Next, by performing etching using hot phosphoric acid or the like, a portion constituting a part of the side wall of the groove 23 of the nitride film 21 is removed. At this time, the other nitride film 2
It is believed that the top of 1 is etched. However, since the thickness of the nitride film 21 is small, short time etching is sufficient. Therefore, for example, the other nitride film 2
Even if the upper part of 1 is etched, the removal amount is small, so that the element characteristics are not adversely affected.

【０１４２】さらに、第４の実施形態において説明した
のと同様の方法により、図１２（ｆ）に示す構造を得
る。Further, the structure shown in FIG. 12F is obtained by the same method as described in the fourth embodiment.

【０１４３】その後、必要であれば、メタルゲート配線
２５をエッチングにより３０ｎｍ程度リセスする（即
ち、メタルゲート配線２５の厚さは７０ｎｍ程度にな
る）。さらに、それにより形成される溝を、ＬＰＣＶＤ
とそれに続くＣＭＰを用いて窒化シリコンで埋め込み、
メタルゲート上面にキャップ膜となるシリコン窒化膜を
形成する。このようなプロセスを採用した場合、後の工
程でコンタクトホールが誤ってゲート配線の上に形成さ
れたときに、このシリコン窒化膜がエッチングストッパ
ーの役目を果たし、他の配線とゲート配線とのショート
不良を防ぐことができる。Thereafter, if necessary, the metal gate wiring 25 is recessed by etching by about 30 nm (that is, the thickness of the metal gate wiring 25 becomes about 70 nm). Further, the groove formed thereby is formed by LPCVD.
And then buried with silicon nitride using CMP,
A silicon nitride film serving as a cap film is formed on the upper surface of the metal gate. When such a process is adopted, when a contact hole is erroneously formed on the gate wiring in a later step, this silicon nitride film serves as an etching stopper, and short-circuits between another wiring and the gate wiring. Failure can be prevented.

【０１４４】以後の工程は、通常のＬＳＩ製造プロセス
に従う。すなわち、ＴＥＯＳ等の層間絶縁膜を堆積形成
し、それにゲート電極やソース・ドレイン電極と上層配
線とを接続するためのコンタクトホールを開孔する。さ
らに、この層間絶縁膜上にアルミニウム等からなるメタ
ル配線を形成する。The subsequent steps follow a normal LSI manufacturing process. That is, an interlayer insulating film such as TEOS is deposited and formed, and a contact hole for connecting a gate electrode, a source / drain electrode, and an upper wiring is formed in the interlayer insulating film. Further, a metal wiring made of aluminum or the like is formed on the interlayer insulating film.

【０１４５】以上示した第１〜第８の実施形態による
と、ソース・ドレイン電極の形成に先立って、ゲート構
造と素子分離絶縁膜とがそれらの上面の高さが等しくな
るように、及びゲート構造と交差し且つゲート構造に分
断された溝部が形成される。また、ソース・ドレイン電
極は上記溝部内に形成される。そのため、第１〜第８の
実施形態によると、ソース・ドレイン電極を自己整合的
に形成することができる。すなわち、第１〜第８の実施
形態によると、ゲート構造の上面の高さと素子分離絶縁
膜の上面の高さとが等しいため、ソース・ドレイン領域
にメタル材料をＣＭＰ法を用いて埋め込むことができ
る。また、上記溝部をエピタキシャル成長法を用いてシ
リコン膜で埋め込む場合、ラテラルグロウス部のように
オーバー成長した部分をＣＭＰ法で除去可能である。し
たがって、隣接するトランジスタ間の絶縁状態を良好に
維持することができ、高密度微細トランジスタを実現す
ることが可能となる。According to the above-described first to eighth embodiments, prior to the formation of the source / drain electrodes, the gate structure and the element isolation insulating film are formed so that their upper surfaces are equal in height, and A trench that intersects the structure and is divided into gate structures is formed. In addition, source / drain electrodes are formed in the groove. Therefore, according to the first to eighth embodiments, the source / drain electrodes can be formed in a self-aligned manner. That is, according to the first to eighth embodiments, since the height of the upper surface of the gate structure is equal to the height of the upper surface of the element isolation insulating film, a metal material can be embedded in the source / drain regions by using the CMP method. . When the trench is buried with a silicon film using an epitaxial growth method, an overgrown portion such as a lateral glow portion can be removed by a CMP method. Therefore, the insulating state between the adjacent transistors can be favorably maintained, and a high-density fine transistor can be realized.

【０１４６】また、第４〜第８の実施形態によると、基
板のチャネル領域が形成される部分にＲＩＥを行うこと
なく、コンケーブ型トランジスタを得ることができる。
したがって、コンケーブ型トランジスタを作製する際
に、チャネル領域のＲＩＥダメージの発生を防止するこ
とができる。すなわち、素子の電気特性の劣化を防止す
ることができる。According to the fourth to eighth embodiments, a concave type transistor can be obtained without performing RIE on a portion of a substrate where a channel region is formed.
Therefore, it is possible to prevent RIE damage to the channel region when a concave transistor is manufactured. That is, deterioration of the electric characteristics of the element can be prevented.

【０１４７】さらに、第１〜第８の実施形態において、
ソース・ドレイン電極をシリサイドで構成する場合、シ
リサイドをスパッタすることにより、シリサイデーショ
ンアニールを行うことなく、ソース・ドレイン電極を形
成することができる。したがって、素子の信頼性の低下
や特性劣化を防止することができる。Further, in the first to eighth embodiments,
When the source / drain electrodes are composed of silicide, the source / drain electrodes can be formed by performing silicide sputtering without performing silicidation annealing. Therefore, it is possible to prevent a decrease in the reliability and characteristics of the device.

【０１４８】また、第１〜第８の実施形態において、エ
レベイティッドソース・ドレイン構造を採用した場合、
ソース・ドレイン領域を十分な厚さに形成し、かつその
実効的な接合深さを浅くすることができる。したがっ
て、サイズを縮小した場合においても、パンチスルーの
発生を防止し、かつ各素子間の絶縁状態を維持すること
が可能となる。In the first to eighth embodiments, when the elevated source / drain structure is adopted,
The source / drain regions can be formed to a sufficient thickness, and the effective junction depth can be reduced. Therefore, even when the size is reduced, it is possible to prevent the occurrence of punch-through and to maintain the insulating state between the elements.

【０１４９】なお、上記第１〜第８の実施形態におい
て、同一番号が付された構成要素は、特に説明がない限
り実質的に同一である。In the first to eighth embodiments, components denoted by the same reference numerals are substantially the same unless otherwise specified.

【０１５０】次に、本発明の第９の実施形態について、
図１３〜図１５を参照しながら説明する。Next, a ninth embodiment of the present invention will be described.
This will be described with reference to FIGS.

【０１５１】図１３〜図１５は、本発明の第９の実施形
態に係る半導体装置の製造工程を概略的に示す図であ
る。なお、（ａ）〜（ｏ），（ｑ）及び（ｒ）は断面図
であり、（ｐ）は平面図である。FIGS. 13 to 15 are views schematically showing a manufacturing process of the semiconductor device according to the ninth embodiment of the present invention. (A) to (o), (q) and (r) are sectional views, and (p) is a plan view.

【０１５２】まず、図１３（ａ）に示すように、シリコ
ン基板１０１の一方の面に４ｎｍ程度の厚さの熱酸化膜
１０２を形成する。その後、熱酸化膜１０２上にＣＶＤ
法により、厚さ２００ｎｍ程度のポリシリコン膜１０３
を形成する。First, as shown in FIG. 13A, a thermal oxide film 102 having a thickness of about 4 nm is formed on one surface of a silicon substrate 101. Then, the CVD is performed on the thermal oxide film 102.
The polysilicon film 103 having a thickness of about 200 nm
To form

【０１５３】次に、図１３（ｂ）に示すように、リソグ
ラフィー技術及びＲＩＥ技術を用いて、ポリシリコン膜
１０３、熱酸化膜１０２及びシリコン基板１０１をエッ
チングして溝部１０４を形成する。溝部１０４は、後で
素子分離に用いられる。Next, as shown in FIG. 13B, a trench 104 is formed by etching the polysilicon film 103, the thermal oxide film 102 and the silicon substrate 101 by using lithography and RIE. The groove 104 is used later for element isolation.

【０１５４】さらに、図１３（ｃ）に示すように、ポリ
シリコン膜１０３及びシリコン基板１０１の露出した面
に熱酸化膜１０５を形成する。Further, as shown in FIG. 13C, a thermal oxide film 105 is formed on the exposed surfaces of the polysilicon film 103 and the silicon substrate 101.

【０１５５】その後、図１３（ｄ）に示すように、基板
１０１の溝部１０４を形成した面上に、シリコン酸化膜
１０６をＣＶＤ法により形成し、溝部１０４をシリコン
酸化物で埋め込む。さらに、シリコン酸化膜１０６をＣ
ＭＰ法により研磨する。この研磨は、ポリシリコン膜１
０３が露出した時点で停止する。以上のようにして素子
分離領域を形成する。Thereafter, as shown in FIG. 13D, a silicon oxide film 106 is formed by CVD on the surface of the substrate 101 on which the groove 104 has been formed, and the groove 104 is filled with silicon oxide. Further, the silicon oxide film 106 is
Polishing by MP method. This polishing is performed on the polysilicon film 1
Stop when 03 is exposed. The element isolation region is formed as described above.

【０１５６】次に、図１３（ｅ）に示すように、ポリシ
リコン膜１０３の露出した面に熱酸化膜１０７を形成
し、その上に、厚さ１５０ｎｍ程度のＳｉＮ膜１０８を
成膜する。この熱酸化膜１０７はエッチングストッパー
として用いられる。さらに、リソグラフィー技術及びＲ
ＩＥ技術を用いて、ゲート配線が形成される領域に位置
するＳｉＮ膜１０８のみを残置させ、それ以外のＳｉＮ
膜１０８を除去する。Next, as shown in FIG. 13E, a thermal oxide film 107 is formed on the exposed surface of the polysilicon film 103, and a SiN film 108 having a thickness of about 150 nm is formed thereon. This thermal oxide film 107 is used as an etching stopper. Furthermore, lithography technology and R
Using the IE technology, only the SiN film 108 located in the region where the gate wiring is to be formed is left, and other SiN films 108 are left.
The film 108 is removed.

【０１５７】次に、図１３（ｆ）に示すように、短時間
のＲＩＥ或いはウェットエッチングにより、熱酸化膜１
０７の露出部を除去する。さらに、ＳｉＮ膜１０８とシ
リコン酸化膜１０６とをマスクとして用いて、ポリシリ
コン膜１０３をエッチングする。Next, as shown in FIG. 13F, the thermal oxide film 1 is formed by RIE or wet etching for a short time.
The exposed portion of 07 is removed. Further, the polysilicon film 103 is etched using the SiN film 108 and the silicon oxide film 106 as a mask.

【０１５８】なお、図１３（ｂ）に示す工程において、
溝部１０４を順テーパー状に形成してもよい。溝部１０
４をこのように形成した場合、上述した工程を実施する
ことにより、図１４（ｇ）に示すように、シリコン膜１
０３の側壁上にポリシリコン膜１０３が残留する。この
ようなポリシリコン膜１０３は後でゲート電極となるた
め、ゲート電極とソース・ドレイン電極間の寄生容量を
増加させる場合がある。したがって、シリコン酸化膜１
０６の側壁上に残留するポリシリコン膜１０３の全てが
後の熱酸化工程で酸化膜となるように、溝部１０４のテ
ーパー角を設定しておく。Note that in the step shown in FIG.
The groove 104 may be formed in a forward tapered shape. Groove 10
In the case where the silicon film 1 is formed as described above, the silicon film 1 is formed as shown in FIG.
The polysilicon film 103 remains on the side wall of the substrate 03. Since the polysilicon film 103 becomes a gate electrode later, the parasitic capacitance between the gate electrode and the source / drain electrode may be increased. Therefore, the silicon oxide film 1
The taper angle of the groove portion 104 is set so that all of the polysilicon film 103 remaining on the sidewalls of 06 becomes an oxide film in the subsequent thermal oxidation step.

【０１５９】その後、図１４（ｈ）に示すように、ゲー
トエッジを保護するために、ポリシリコン膜１０３の側
面に厚さ４ｎｍ程度の熱酸化膜１０９を形成する。な
お、溝部１０４を順テーパー状に形成した場合は、シリ
コン酸化膜１０６の側壁上に残留するポリシリコン膜１
０３の全てを酸化する。さらに、基板１０１に対してイ
オン注入及び活性化を行って基板１０１の表面領域にエ
クステンションを形成し、次に、ＣＶＤ法によりＳｉＮ
膜を形成する。さらにＲＩＥを行うことにより、図１４
（ｉ）に示すように、ＳｉＮ膜をポリシリコン膜１０
３、熱酸化膜１０５、熱酸化膜１０７、及びＳｉＮ膜１
０８の側面にのみ選択的に残置させて、ＳｉＮ側壁１１
０を形成する。Thereafter, as shown in FIG. 14H, a thermal oxide film 109 having a thickness of about 4 nm is formed on the side surface of the polysilicon film 103 to protect the gate edge. When the trench 104 is formed in a forward tapered shape, the polysilicon film 1 remaining on the side wall of the silicon oxide film 106
Oxidize all of 03. Further, an extension is formed in a surface region of the substrate 101 by performing ion implantation and activation on the substrate 101, and then, SiN is formed by a CVD method.
Form a film. By further performing RIE, FIG.
As shown in (i), the SiN film is replaced with the polysilicon film 10.
3. Thermal oxide film 105, thermal oxide film 107, and SiN film 1
08 is selectively left only on the side surfaces of the SiN side walls 11.
0 is formed.

【０１６０】この時点で、イオン注入を行うことにより
基板１０１の表面領域により深い拡散領域を形成しても
よい。なお、本例においては、後述する工程においてエ
レベイティッドソース・ドレイン構造が形成されるた
め、ここで深い拡散領域を形成する必要はない。すなわ
ち、ここでは、エクステンションのみで十分である。な
お、上記側壁１１０は、ソース・ドレイン電極とゲート
電極との間の結合容量の低減、及びソース・ドレイン電
極とゲート電極との間でのショート発生の防止を目的と
して設けられる。At this point, a deeper diffusion region may be formed in the surface region of the substrate 101 by performing ion implantation. In this example, since an elevated source / drain structure is formed in a step described later, it is not necessary to form a deep diffusion region here. That is, here, only the extension is sufficient. The side wall 110 is provided for the purpose of reducing the coupling capacitance between the source / drain electrode and the gate electrode and preventing the occurrence of a short circuit between the source / drain electrode and the gate electrode.

【０１６１】次に、ウェット処理により露出した熱酸化
膜１０２を除去する。その後、図１４（ｊ）に示すよう
に、ＣＶＤ法によりポリシリコン膜１１１を形成する。
さらに、図１４（ｋ）に示すように、ＣＭＰ技術または
レジスト・エッチバック技術を用いてポリシリコン膜１
１１を平坦化する。この平坦化は、ＳｉＮ膜１０８及び
側壁１１０が露出するまで行う。以上のようにして、ゲ
ート配線を形成する領域を除く全ての領域をポリシリコ
ン膜１１１で被覆する。このポリシリコン膜１１１の表
面には、エッチングストッパーとして用いられる熱酸化
膜（図示せず）を形成する。Next, the thermal oxide film 102 exposed by the wet processing is removed. Thereafter, as shown in FIG. 14J, a polysilicon film 111 is formed by the CVD method.
Further, as shown in FIG. 14K, the polysilicon film 1 is formed by using the CMP technique or the resist etch back technique.
11 is flattened. This planarization is performed until the SiN film 108 and the side wall 110 are exposed. As described above, the entire region except the region where the gate wiring is to be formed is covered with the polysilicon film 111. On the surface of the polysilicon film 111, a thermal oxide film (not shown) used as an etching stopper is formed.

【０１６２】その後、図１４（ｌ）に示すように、ホッ
トリン酸等を用いたウェットエッチング、ラジカルエッ
チング、或いはＲＩＥにより、側壁１１０の一部及びＳ
ｉＮ膜１０８を除去する。Thereafter, as shown in FIG. 14 (l), a part of the side wall 110 and the S are etched by wet etching using hot phosphoric acid or the like, radical etching or RIE.
The iN film 108 is removed.

【０１６３】さらに、ポリシリコン膜１１１の表面に形
成した熱酸化膜（図示せず）と熱酸化膜１０５とをウェ
ット処理により除去する。Further, the thermal oxide film (not shown) and the thermal oxide film 105 formed on the surface of the polysilicon film 111 are removed by wet processing.

【０１６４】次に、図１５（ｍ）に示すように、ポリシ
リコン膜１０３，１１１及びＳｉＮからなる側壁１１０
をマスクとして用いて、シリコン酸化膜１０６の露出部
をＲＩＥにより除去することにより、溝部１１２を形成
する。シリコン酸化膜１０６の除去は、チャネルエッジ
が露出しない程度に、すなわち熱酸化膜１０２の側面が
露出しない程度とする。これにより、従来のＳＴＩ構造
において問題であったゲート耐圧の劣化及びトランジス
タ特性の劣化を防止することができる。Next, as shown in FIG. 15 (m), the polysilicon films 103 and 111 and the sidewall 110 made of SiN are formed.
The trench 112 is formed by removing the exposed portion of the silicon oxide film 106 by RIE using the mask as a mask. The silicon oxide film 106 is removed so that the channel edge is not exposed, that is, the side surface of the thermal oxide film 102 is not exposed. As a result, it is possible to prevent the gate breakdown voltage and the transistor characteristics from deteriorating, which are problems in the conventional STI structure.

【０１６５】次に、図１５（ｎ）に示すように、基板１
０１の溝部１１２を形成した面にポリシリコン膜１１３
を成膜する。さらに、図１５（ｏ）に示すように、ＣＭ
Ｐ法或いはレジストエッチバック技術等を用いて平坦化
を行う。この平坦化は、シリコン酸化膜１０６が露出す
るまで行う。Next, as shown in FIG.
01 on the surface where the groove 112 is formed.
Is formed. Further, as shown in FIG.
Flattening is performed using the P method or a resist etch-back technique. This planarization is performed until the silicon oxide film 106 is exposed.

【０１６６】なお、図１５（ｐ）に、図１５（ｏ）に示
す半導体装置の平面図を示す。この図に示すように、ゲ
ート電極が形成される領域はポリシリコン膜１０３で構
成され、ソース・ドレイン電極が形成される領域はポリ
シリコン膜１１１で構成され、ゲート配線が形成される
領域はポリシリコン膜１１３で構成されている。次に、
ポリシリコン膜１０３，１１１及び１１３に対して同時
にイオン注入を行い、さらに活性化のための熱処理を施
す。ここで、上記熱処理により予め形成しておいた拡散
領域が過剰に深くなる場合は、エクステンションを予め
形成せずに、本工程においてイオン注入したドーパント
を固相拡散させることによりエクステンションを形成す
ればよい。それにより、エクステンションを所望の深さ
に形成することができる。FIG. 15 (p) is a plan view of the semiconductor device shown in FIG. 15 (o). As shown in this figure, the region where the gate electrode is formed is made of the polysilicon film 103, the region where the source / drain electrodes are formed is made of the polysilicon film 111, and the region where the gate wiring is formed is the polysilicon. It is composed of a silicon film 113. next,
Ion implantation is performed simultaneously on the polysilicon films 103, 111, and 113, and a heat treatment for activation is performed. Here, when the diffusion region formed in advance by the heat treatment becomes excessively deep, the extension may be formed by solid-phase diffusion of the dopant ion-implanted in this step without forming the extension in advance. . Thereby, the extension can be formed at a desired depth.

【０１６７】次に、図１５（ｑ）に示すように、Ｃｏ或
いはＴｉ等を用いたサリサイド・プロセスを実施する。
それにより、ポリシリコン膜１０３，１１１，１１３の
表面領域にシリサイド膜１１４が形成される。すなわ
ち、ゲート電極及びソース・ドレイン電極が自己整合的
に形成される。なお、選択反応の乱れにより、シリサイ
ド膜１１４が側壁１１０上にも形成された場合は、ＣＭ
Ｐ法等により表面を僅かに研磨すればよい。それによ
り、側壁１１０上に形成されたシリサイド膜１１４を容
易に除去することができる。或いは、図１５（ｒ）に示
すように、サリサイドプロセスを実施する前に、ポリシ
リコン膜１０３，１１１，１１３を適度にエッチバック
して、側壁１１０をポリシリコン膜１０３，１１１，１
１３に対して突出させればよい。Next, as shown in FIG. 15 (q), a salicide process using Co or Ti or the like is performed.
As a result, a silicide film 114 is formed in the surface regions of the polysilicon films 103, 111, and 113. That is, the gate electrode and the source / drain electrodes are formed in a self-aligned manner. If the silicide film 114 is also formed on the side wall 110 due to the disturbance of the selection reaction, the CM
The surface may be slightly polished by a P method or the like. Thus, the silicide film 114 formed on the side wall 110 can be easily removed. Alternatively, as shown in FIG. 15 (r), before performing the salicide process, the polysilicon films 103, 111, and 113 are appropriately etched back so that the sidewalls 110 are formed on the polysilicon films 103, 111, and 1.
13 may be protruded.

【０１６８】以上示したように、本発明の第９の実施形
態によると、エレベイティッドソース・ドレイン構造を
有し、ソース・ドレイン電極がシリサイドで構成される
ＭＯＳＦＥＴを形成する際に、ソース・ドレイン領域が
ＳＴＩ上に形成されることを防止することが可能とな
る。また、本実施形態によると、ＳＴＩ後退によりゲー
トエッジが露出することがないため、電気的特性の良好
なＭＯＳＦＥＴを得ることができる。As described above, according to the ninth embodiment of the present invention, when forming a MOSFET having an elevated source / drain structure and having source / drain electrodes made of silicide, It is possible to prevent the drain region from being formed on the STI. In addition, according to the present embodiment, since the gate edge is not exposed due to the STI receding, a MOSFET having excellent electric characteristics can be obtained.

【０１６９】次に、本発明の第１０の実施形態について
説明する。本実施形態においては、複数のＭＯＳＦＥＴ
を同時に形成する際に、あるＭＯＳＦＥＴのソースまた
はドレイン電極と他のＭＯＳＦＥＴのソースまたはドレ
イン電極との電気的接続、或いはあるＭＯＳＦＥＴのソ
ース電極またはドレイン電極と他のＭＯＳＦＥＴのゲー
ト電極との電気的接続が行われる。Next, a tenth embodiment of the present invention will be described. In the present embodiment, a plurality of MOSFETs
Are formed simultaneously, the electrical connection between the source or drain electrode of one MOSFET and the source or drain electrode of another MOSFET, or the electrical connection between the source or drain electrode of one MOSFET and the gate electrode of another MOSFET Is performed.

【０１７０】図１６〜図１８に、本発明の第１０の実施
形態に係る半導体装置の製造工程を概略的に示す。以
下、上述した２通りの接続方法を図１６〜図１８を参照
しながら説明する。FIGS. 16 to 18 schematically show the steps of manufacturing the semiconductor device according to the tenth embodiment of the present invention. Hereinafter, the two connection methods described above will be described with reference to FIGS.

【０１７１】まず、第９の実施形態の図１３（ａ）〜
（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明したのと
同様の方法により、図１６（ａ）或いは（ｂ）に示す構
造を得る。なお、図１６（ｃ）は、図１６（ａ）のＣ−
Ｃ’線に沿った断面図であり、図１６（ｄ）は、図１６
（ｂ）のＤ−Ｄ’線に沿った断面図である。First, the ninth embodiment shown in FIGS.
The structure shown in FIG. 16A or FIG. 16B is obtained by the same method as described with reference to (f) and FIGS. 14 (g) to (i). Note that FIG. 16C shows C- in FIG.
FIG. 16D is a sectional view taken along the line C ′, and FIG.
It is sectional drawing along the DD 'line of (b).

【０１７２】次に、第９の実施形態の図１４（ｊ）〜
（ｌ）に関して説明したのと同様の工程を実施すること
により、図１６（ｅ）及び（ｆ）に示す構造をそれぞれ
得る。Next, the ninth embodiment shown in FIGS.
By performing the same steps as those described with respect to (l), the structures shown in FIGS. 16E and 16F are obtained.

【０１７３】その後、図１７（ｇ）及び（ｈ）に示すよ
うに、レジスト膜１２０を形成し、リソグラフィー技術
を用いてレジスト膜１２０に開口部を形成する。さら
に、このレジスト膜１２０をマスクとして用いて、ポリ
シリコン膜１１１をシリコン酸化膜１０６が露出するよ
うに除去する。なお、図１７（ｇ）及び（ｈ）に示す半
導体装置の平面図を、図１７（ｉ）及び（ｊ）にそれぞ
れ示す。Thereafter, as shown in FIGS. 17G and 17H, a resist film 120 is formed, and an opening is formed in the resist film 120 by using a lithography technique. Further, using this resist film 120 as a mask, the polysilicon film 111 is removed so that the silicon oxide film 106 is exposed. 17G and 17J are plan views of the semiconductor device shown in FIGS. 17G and 17H, respectively.

【０１７４】次に、図１７（ｋ）及び（ｌ）に示すよう
に、熱酸化膜１０５、ポリシリコン膜１１１及びレジス
ト膜１２０をマスクとして用いて、ＲＩＥ法等によりＳ
ｉＮ側壁１１０をエッチングする。ＳｉＮ側壁１１０は
必ずしも完全に除去する必要はない。ＳｉＮ側壁１１０
の除去は、後の工程で形成されるシリサイド膜の底面よ
りも低い位置まで行えば十分である。Next, as shown in FIGS. 17 (k) and (l), using the thermal oxide film 105, the polysilicon film 111, and the resist film 120 as a mask, RIE is performed.
The iN side wall 110 is etched. The SiN side wall 110 does not need to be completely removed. SiN sidewall 110
It is sufficient that the removal is performed to a position lower than the bottom surface of the silicide film formed in a later step.

【０１７５】次に、レジスト膜１２０を除去する。その
後、第９の実施形態の図１５（ｍ）に関して説明したの
と同様の方法により、図１８（ｍ）及び（ｎ）に示す構
造をそれぞれ得る。さらに、第９の実施形態の図１５
（ｎ）〜（ｑ）に関して説明したのと同様の方法によ
り、図１８（ｏ）及び（ｐ）に示す構造をそれぞれ得
る。なお、図１８（ｑ）及び（ｒ）に、図１８（ｏ）及
び（ｐ）に示す半導体装置の平面図をそれぞれ示す。Next, the resist film 120 is removed. Thereafter, the structures shown in FIGS. 18 (m) and 18 (n) are obtained by the same method as described with reference to FIG. 15 (m) of the ninth embodiment. Further, FIG. 15 of the ninth embodiment
The structures shown in FIGS. 18 (o) and (p) are obtained by the same method as described with respect to (n) to (q). 18 (q) and 18 (r) are plan views of the semiconductor device shown in FIGS. 18 (o) and 18 (p), respectively.

【０１７６】上述した方法をＣＭＯＳ−６ｔｒ−セル構
造のＳＲＡＭの製造に適用した例を以下に示す。An example in which the above method is applied to the manufacture of an SRAM having a CMOS-6tr-cell structure will be described below.

【０１７７】図１９〜図２３に、本発明の第１０の実施
形態に係る半導体装置の製造工程を概略的に示す。な
お、図１９〜図２３は平面図である。FIGS. 19 to 23 schematically show the steps of manufacturing a semiconductor device according to the tenth embodiment of the present invention. 19 to 23 are plan views.

【０１７８】まず、第９の実施形態において図１３
（ａ）〜（ｄ）に関して説明した工程を実施して、図１
９に示す構造を得る。なお、図１９において、基板１５
１上には、ＮＭＯＳ素子領域１５２、ＰＭＯＳ素子領域
１５３、及び素子分離領域１５４が形成されている。First, in the ninth embodiment, FIG.
By performing the steps described with respect to (a) to (d), FIG.
The structure shown in FIG. Note that, in FIG.
An NMOS element region 152, a PMOS element region 153, and an element isolation region 154 are formed on 1.

【０１７９】次に、図２０に示すように、ゲート配線パ
ターン１５５を形成することで、セル内のインバーター
回路１５６のＮＭＯＳとＰＭＯＳのゲート配線を接続
し、さらにワード線１５７が形成される。Next, as shown in FIG. 20, by forming a gate wiring pattern 155, the NMOS and PMOS gate wirings of the inverter circuit 156 in the cell are connected, and a word line 157 is formed.

【０１８０】その後、図２１に示すように、接合配線領
域パターン１５８を形成する。従来、フリップフロップ
回路１７０においては、ある素子のソース・ドレイン電
極と他の素子のソース・ドレイン電極とを接続する接合
配線１５９と、ある素子のソース・ドレイン電極と他の
素子のゲート電極とを接続する接合配線１６０とは別々
の層に形成されていた。すなわち、従来は、ゲート配線
が形成される層とは別に、接合配線１５９及び１６０の
少なくとも一方を形成するために、さらに１層以上の配
線層を設ける必要があった。それに対し、第１０の実施
形態によると、ゲート配線が形成される層に上述した配
線を形成することが可能となる。したがって、ゲート配
線が形成される層の上に設けられる上層には、ビット
線、Ｖ＋線、及びＶ−線のみを形成すればよい。すなわ
ち、ゲート配線が設けられる層に形成するコンタクト領
域は、ビットコンタクト領域１６１、Ｖ−コンタクト領
域１６２、及びＶ＋コンタクト領域１６３の３端子で十
分である。Thereafter, as shown in FIG. 21, a bonding wiring region pattern 158 is formed. Conventionally, in a flip-flop circuit 170, a junction wiring 159 connecting a source / drain electrode of one element to a source / drain electrode of another element, and a source / drain electrode of one element and a gate electrode of another element are connected. It was formed in a separate layer from the connecting wiring 160 to be connected. That is, conventionally, it is necessary to provide one or more wiring layers in order to form at least one of the bonding wirings 159 and 160 separately from the layer in which the gate wiring is formed. On the other hand, according to the tenth embodiment, the above-described wiring can be formed in the layer where the gate wiring is formed. Therefore, only the bit line, the V + line, and the V- line need to be formed in the upper layer provided on the layer where the gate wiring is formed. That is, three terminals of the bit contact region 161, the V-contact region 162, and the V + contact region 163 are sufficient as the contact region formed in the layer where the gate wiring is provided.

【０１８１】ここで、図２２に示すようにセル同士の結
合を行う場合、図２３に示すように、上層に形成するビ
ット線、Ｖ＋線、及びＶ−線は交差することなく配置さ
れる。そのため、ビット線１６４、Ｖ＋線１６５、及び
Ｖ−線１６６を同一層に形成することが可能である。し
たがって、第１０の実施形態によると、ＳＲＡＭセル全
ての配線を、ゲート配線層と１つの上層とで形成するこ
とができる。Here, when cells are coupled as shown in FIG. 22, the bit lines, V + lines, and V- lines formed in the upper layer are arranged without intersecting as shown in FIG. Therefore, the bit line 164, the V + line 165, and the V- line 166 can be formed in the same layer. Therefore, according to the tenth embodiment, the wiring of all the SRAM cells can be formed by the gate wiring layer and one upper layer.

【０１８２】以上示したように、本発明の第１０の実施
形態によると、あるＭＯＳＦＥＴのソース・ドレイン電
極と他のソース・ドレイン電極とを接続する配線と、あ
るＭＯＳＦＥＴのソース・ドレイン電極と他のゲート電
極とを接続する配線とを、ゲート配線が形成される層に
形成することができる。したがって、工程数を大幅に減
らすことが可能となる。また、従来は、あるＭＯＳＦＥ
Ｔのソース・ドレイン電極と他のソース・ドレイン電極
とを接続するために、ソース・ドレイン領域を大きく形
成する必要があった。それに対し、第１０の実施形態に
よると、ソース・ドレイン領域の大きさを従来に比べて
小さくすることができる。そのため、拡散容量の増大を
防止し、トランジスタ特性を向上させることができる。As described above, according to the tenth embodiment of the present invention, a wiring connecting a source / drain electrode of a certain MOSFET to another source / drain electrode, a source / drain electrode of a certain MOSFET, and another Can be formed in a layer where the gate wiring is formed. Therefore, the number of steps can be significantly reduced. Conventionally, a certain MOSFE
In order to connect the source / drain electrode of T to another source / drain electrode, it was necessary to form a large source / drain region. On the other hand, according to the tenth embodiment, the size of the source / drain region can be made smaller than that of the related art. Therefore, an increase in diffusion capacitance can be prevented, and transistor characteristics can be improved.

【０１８３】次に、本発明の第１１の実施形態について
説明する。第９の実施形態においては、ゲート電極を予
め形成した後にソース・ドレイン電極を形成したが、本
実施形態においては、ゲート電極の代わりにまずダミー
ゲート配線が形成される。また、本実施形態によると、
ゲート電極の側面の一部をチャネルとして用いた構造
（以下、ハーフコンケーブ構造という）のＭＯＳＦＥＴ
の製造が可能である。以下、図２４〜図２７を参照しな
がら説明する。Next, an eleventh embodiment of the present invention will be described. In the ninth embodiment, the source / drain electrodes are formed after the gate electrode is formed in advance, but in the present embodiment, first, a dummy gate wiring is formed instead of the gate electrode. Also, according to the present embodiment,
MOSFET having a structure using a part of the side surface of the gate electrode as a channel (hereinafter referred to as a half concave structure)
Can be manufactured. Hereinafter, description will be made with reference to FIGS.

【０１８４】図２４〜図２７は、本発明の第１１の実施
形態に係る半導体装置の製造工程を概略的に示す断面図
である。FIGS. 24 to 27 are sectional views schematically showing manufacturing steps of a semiconductor device according to the eleventh embodiment of the present invention.

【０１８５】まず、図２４（ａ）に示すように、シリコ
ン基板１０１の一方の面に４ｎｍ程度の厚さの熱酸化膜
１０２を形成する。なお、熱酸化膜１０２は、基板１０
１の表面を保護するため、及び後の工程においてエッチ
ングストッパーとして使用するために設ける。その後、
熱酸化膜１０２上にＣＶＤ法により、厚さ１５０ｎｍ程
度のシリコン窒化膜１０３を形成する。First, as shown in FIG. 24A, a thermal oxide film 102 having a thickness of about 4 nm is formed on one surface of a silicon substrate 101. The thermal oxide film 102 is formed on the substrate 10
1 to protect the surface and to be used as an etching stopper in a later step. afterwards,
A silicon nitride film 103 having a thickness of about 150 nm is formed on the thermal oxide film 102 by a CVD method.

【０１８６】次に、図２４（ｂ）に示すように、リソグ
ラフィー技術及びＲＩＥ技術を用いて、シリコン窒化膜
１０３、熱酸化膜１０２及びシリコン基板１０１をエッ
チングして溝部１０４を形成する。溝部１０４は、後で
素子分離に用いられる。本実施形態においては、溝部１
０４を順テーパー状に形成する。さらに、シリコン基板
１０１の露出した面に熱酸化膜１０５を形成する。Next, as shown in FIG. 24B, a trench 104 is formed by etching the silicon nitride film 103, the thermal oxide film 102, and the silicon substrate 101 by using lithography and RIE techniques. The groove 104 is used later for element isolation. In the present embodiment, the groove 1
04 is formed in a forward tapered shape. Further, a thermal oxide film 105 is formed on the exposed surface of the silicon substrate 101.

【０１８７】その後、図２４（ｃ）に示すように、基板
１０１の溝部１０４を形成した面上に、シリコン酸化膜
１０６をＣＶＤ法により形成し、溝部１０４をシリコン
酸化物で埋め込む。さらに、シリコン酸化膜１０６をＣ
ＭＰ法により研磨する。この研磨は、シリコン窒化膜１
０３が露出した時点で停止する。以上のようにして素子
分離領域を形成する。Thereafter, as shown in FIG. 24C, a silicon oxide film 106 is formed on the surface of the substrate 101 on which the groove 104 is formed by a CVD method, and the groove 104 is filled with silicon oxide. Further, the silicon oxide film 106 is
Polishing by MP method. This polishing is performed on the silicon nitride film 1.
Stop when 03 is exposed. The element isolation region is formed as described above.

【０１８８】次に、シリコン窒化膜１０３及びシリコン
酸化膜１０６上に、図２４（ｄ）に示すパターンのシリ
コン酸化膜１０８を３００ｎｍ程度の厚さに形成する。
ここでシリコン酸化物を用いた理由は、シリコン酸化物
は、シリコン窒化膜１０３に対して十分なエッチング選
択性を有しているためである。ただし、このエッチング
の際に、シリコン酸化膜１０６の一部も除去される。シ
リコン酸化膜１０６の除去量が過剰となる場合は、シリ
コン酸化膜１０８とシリコン酸化膜１０６との間に、エ
ッチングストッパーとしてＳｉＮ膜を設けてもよい。Next, on the silicon nitride film 103 and the silicon oxide film 106, a silicon oxide film 108 having a pattern shown in FIG.
The reason for using silicon oxide here is that silicon oxide has a sufficient etching selectivity with respect to the silicon nitride film 103. However, part of the silicon oxide film 106 is also removed during this etching. When the removal amount of the silicon oxide film 106 becomes excessive, a SiN film may be provided between the silicon oxide film 108 and the silicon oxide film 106 as an etching stopper.

【０１８９】次に、図２４（ｅ）に示すように、シリコ
ン酸化膜１０６，１０８をマスクとし、シリコン酸化膜
１０２をエッチングストッパーとして用いて、ＲＩＥ等
によりシリコン窒化膜１０３を異方性エッチングする。
このとき、順テーパー状の溝部１０４内のシリコン酸化
膜１０６と基板１０１との間には、シリコン窒化膜１０
３がエッチングされずに残留する。すなわち、ソース・
ドレイン電極が形成される領域の周囲に、ＳｉＮ側壁を
自己整合的に形成することができる。したがって、本実
施形態によると、ＳｉＮ側壁を別途形成する必要がな
い。また、側壁を十分に厚く及びＳＴＩ領域を狭く形成
する場合は、図２４（ｆ）に示すように溝部１０４を形
成すればよい。すなわち、シリコン窒化膜１０３をテー
パーエッチングし、基板１０１を矩形上にエッチングす
ればよい。Then, as shown in FIG. 24E, the silicon nitride film 103 is anisotropically etched by RIE or the like using the silicon oxide films 106 and 108 as a mask and the silicon oxide film 102 as an etching stopper. .
At this time, the silicon nitride film 10 is located between the silicon oxide film 106 and the substrate 101 in the forward tapered groove 104.
3 remain without being etched. That is, the source
SiN sidewalls can be formed in a self-aligned manner around the region where the drain electrode is formed. Therefore, according to the present embodiment, there is no need to separately form a SiN side wall. When the side wall is formed sufficiently thick and the STI region is narrowed, the groove 104 may be formed as shown in FIG. That is, the silicon nitride film 103 may be taper-etched, and the substrate 101 may be etched in a rectangular shape.

【０１９０】その後、シリコン酸化膜１０２の露出部を
希フッ酸等を用いたウェットエッチングにより除去す
る。さらに、図２５（ｇ）に示すように、基板１０１の
露出面上にシリコンを選択エピタキシャル成長させて、
結晶シリコン膜１３０を形成する。基板１０１の露出面
の外周部がシリコン酸化膜で覆われている場合、上記エ
ピタキシャル成長の際にファセット成長のような異常成
長を生ずる。それに対し、本実施形態においては、基板
１０１の露出面の外周部はＳｉＮ膜で覆われているた
め、結晶シリコン膜１３０を、異常成長を生ずることな
く、均一且つ十分な厚さに形成することができる。続い
て、結晶シリコン膜１３０の表面に熱酸化膜１３１を形
成する。熱酸化膜１３１は、後の工程でエッチングスト
ッパーとして用いられる。Thereafter, the exposed portions of the silicon oxide film 102 are removed by wet etching using diluted hydrofluoric acid or the like. Further, as shown in FIG. 25 (g), silicon is selectively epitaxially grown on the exposed surface of the substrate 101,
A crystalline silicon film 130 is formed. When the outer peripheral portion of the exposed surface of the substrate 101 is covered with a silicon oxide film, abnormal growth such as facet growth occurs during the epitaxial growth. In contrast, in the present embodiment, since the outer peripheral portion of the exposed surface of the substrate 101 is covered with the SiN film, the crystalline silicon film 130 must be formed to have a uniform and sufficient thickness without causing abnormal growth. Can be. Subsequently, a thermal oxide film 131 is formed on the surface of the crystalline silicon film 130. The thermal oxide film 131 is used as an etching stopper in a later step.

【０１９１】次に、結晶シリコン膜１３０にイオン注入
法等により導電性不純物を注入し、さらに活性化を行
う。なお、上述した工程の代わりに、導電性不純物とシ
リコンとの混合物をエピタキシャル成長させてもよい。
また、コンケーブ構造が必要とされない場合は、上記エ
ピタキシャル成長は行わない。さらに、ここで、エクス
テンションを形成する場合は、イオン注入を行ってエク
ステンションを形成した後に、シリコン酸化物等からな
る側壁を形成し、その後、不純物濃度の高い拡散領域を
形成し、さらにその側壁をウェットエッチング等により
除去すればよい。この側壁を、通常のシリコン酸化物よ
りもエッチングレートの速いＢＰＳＧ等を用いて形成す
ることにより、短時間のエッチング処理で側壁を除去す
ることができる。したがって、シリコン酸化膜１０６を
過剰に除去せずに済む。また、不純物濃度の高い拡散領
域の形成には、エクステンションの形成に比べて、より
高い活性化温度が必要である。したがって、側壁を形成
した後、先に不純物濃度の高い拡散領域を形成し、側壁
を除去後、より浅い接合領域であるエクステンションを
形成するためのイオン注入と活性化とを行ってもよい。
これにより、より浅い接合を形成することができる。Next, conductive impurities are implanted into the crystalline silicon film 130 by ion implantation or the like, and activation is performed. Note that, instead of the above-described steps, a mixture of a conductive impurity and silicon may be epitaxially grown.
When the concave structure is not required, the epitaxial growth is not performed. Further, when the extension is formed, after forming the extension by ion implantation, a side wall made of silicon oxide or the like is formed, and then a diffusion region having a high impurity concentration is formed. What is necessary is just to remove by wet etching etc. By forming this side wall using BPSG or the like having an etching rate higher than that of a normal silicon oxide, the side wall can be removed by a short etching process. Therefore, it is not necessary to remove the silicon oxide film 106 excessively. Further, formation of a diffusion region with a high impurity concentration requires a higher activation temperature than formation of an extension. Therefore, after forming the side wall, a diffusion region having a high impurity concentration may be formed first, and after removing the side wall, ion implantation and activation for forming an extension which is a shallower junction region may be performed.
Thereby, a shallower junction can be formed.

【０１９２】次に、図２５（ｈ）に示すように、ＣＶＤ
法によりポリシリコン膜１１１を形成する。さらに、図
２５（ｉ）に示すように、ＣＭＰ技術またはレジスト・
エッチバック技術を用いてポリシリコン膜１１１を平坦
化する。この平坦化は、シリコン酸化膜１０８が露出す
るまで行う。以上のようにして、ゲート配線を形成する
領域を除く全ての領域をポリシリコン膜１１１で被覆す
る。このポリシリコン膜１１１をマスクとして用いるこ
とにより、ゲート配線を形成する領域に対応した溝部を
形成することが可能となる。Next, as shown in FIG.
A polysilicon film 111 is formed by a method. Further, as shown in FIG.
The polysilicon film 111 is flattened using an etch back technique. This planarization is performed until the silicon oxide film 108 is exposed. As described above, the entire region except the region where the gate wiring is to be formed is covered with the polysilicon film 111. By using the polysilicon film 111 as a mask, it is possible to form a groove corresponding to a region where a gate wiring is to be formed.

【０１９３】その後、図２５（ｊ）に示すように、ポリ
シリコン膜１１１をマスクとして用いて、ＲＩＥ法等に
よりシリコン酸化膜１０８を除去する。Thereafter, as shown in FIG. 25J, the silicon oxide film 108 is removed by RIE or the like using the polysilicon film 111 as a mask.

【０１９４】さらに、図２５（ｋ）に示すように、シリ
コン窒化膜１０３及びポリシリコン膜１１１をマスクと
して用いて、ＲＩＥ法等によりシリコン酸化膜１０６を
エッチングする。このエッチングは、チャネルエッジが
露出しない程度で停止する。Further, as shown in FIG. 25K, the silicon oxide film 106 is etched by RIE or the like using the silicon nitride film 103 and the polysilicon film 111 as a mask. This etching stops until the channel edge is not exposed.

【０１９５】次に、図２５（ｌ）に示すように、ポリシ
リコン膜１１１及び熱酸化膜１０２をマスクとして用い
て、ＲＩＥ法等によりシリコン窒化膜１０３の露出部を
異方性エッチングする。このとき、シリコン窒化膜１０
３とポリシリコン膜１１１との間のエッチング選択比が
不十分である場合、ＲＩＥを行う前にポリシリコン膜１
１１の表面に熱酸化膜を形成する。これにより、十分な
エッチング選択比を得ることができる。Next, as shown in FIG. 25 (l), the exposed portion of the silicon nitride film 103 is anisotropically etched by RIE or the like using the polysilicon film 111 and the thermal oxide film 102 as a mask. At this time, the silicon nitride film 10
If the etching selectivity between the polysilicon film 3 and the polysilicon film 111 is insufficient, the polysilicon film
A thermal oxide film is formed on the surface of the substrate 11. Thereby, a sufficient etching selectivity can be obtained.

【０１９６】次に、図２６（ｍ）に示すように、熱酸化
膜１０２を希フッ酸等を用いて除去し、さらにゲート絶
縁膜１３２を形成する。ゲート絶縁膜１３２は、熱酸化
により形成してもよく、ＣＶＤ法等により形成してもよ
い。その後、抵抗率の低い材料、例えばＷからなる膜１
１３を形成する。ここで、バリア層が必要である場合
は、ゲート絶縁膜１３２上にバリア層を形成した後に、
Ｗ膜１１３を形成する。また、ゲート絶縁膜１３２を形
成する前に、薄い熱酸化膜を形成しこれを除去するか、
或いは水素アニール等を行ってもよい。これにより、結
晶シリコン膜１３０のエッジ部を丸めることができる。
また、チャネル領域へのイオン注入をゲート絶縁膜１３
２を形成する直前に行うことにより、素子領域の所望の
部分のみに不純物濃度の高いチャネル領域を形成するこ
とができる。したがって、ソース・ドレイン拡散層の接
合容量を低減させることが可能である。Next, as shown in FIG. 26 (m), the thermal oxide film 102 is removed using diluted hydrofluoric acid or the like, and a gate insulating film 132 is formed. The gate insulating film 132 may be formed by thermal oxidation or may be formed by a CVD method or the like. Thereafter, a film 1 made of a material having a low resistivity, for example, W
13 is formed. Here, when a barrier layer is required, after forming the barrier layer on the gate insulating film 132,
A W film 113 is formed. Before forming the gate insulating film 132, a thin thermal oxide film is formed and removed.
Alternatively, hydrogen annealing or the like may be performed. Thus, the edge of the crystalline silicon film 130 can be rounded.
Further, ion implantation into the channel region is performed by
By performing the step immediately before forming the second region, a channel region having a high impurity concentration can be formed only in a desired portion of the element region. Therefore, the junction capacitance of the source / drain diffusion layers can be reduced.

【０１９７】さらに、図２６（ｎ）に示すように、ゲー
ト絶縁膜１３２を形成する前にイオン注入法等を用いて
不純物濃度の高いチャネル領域１３３を形成し、続いて
選択エピタキシャル成長法によりＳｉやＳｉ−Ｇｅから
なる膜１３４を形成してもよい。これにより、レトログ
レードチャネル構造のＭＯＳＦＥＴを得ることができ
る。ここで、上記選択エピタキシャル成長の際に、ポリ
シリコン膜１１１上にもＳｉやＳｉ−Ｇｅがエピタキシ
ャル成長する可能性があるが、これは後でポリシリコン
膜１１１をエッチングする際に同時に除去されるので問
題とはならない。なお、図２６（ｎ）は溝部を拡大して
示す図である。Further, as shown in FIG. 26 (n), before forming the gate insulating film 132, a channel region 133 having a high impurity concentration is formed by ion implantation or the like. A film 134 made of Si-Ge may be formed. Thus, a MOSFET having a retrograde channel structure can be obtained. Here, at the time of the selective epitaxial growth, there is a possibility that Si or Si—Ge may be epitaxially grown on the polysilicon film 111, but this is a problem because it is removed simultaneously when the polysilicon film 111 is etched later. Does not. FIG. 26 (n) is an enlarged view of the groove.

【０１９８】次に、図２６（ｏ）に示すように、Ｗ膜１
１３をＣＭＰ法或いはレジストエッチバック技術等を用
いて平坦化する。この平坦化は、ポリシリコン膜１１１
が露出するまで行う。Next, as shown in FIG. 26 (o), the W film 1
13 is flattened using a CMP method or a resist etch-back technique. This planarization is performed by the polysilicon film 111.
Repeat until is exposed.

【０１９９】その後、図２６（ｐ）に示すように、シリ
コン酸化膜１０６、Ｗ膜１１３、及びゲート絶縁膜１３
２をマスクとして用いて、ＲＩＥ法等によりポリシリコ
ン膜１１１をエッチングする。このエッチングは、異方
性エッチングである必要はなく、ラジカル原子を用いた
エッチングでもよい。したがって、ゲートエッジ部にダ
メージを与えずに済む。また、ここで、ダメージを受け
たゲートエッジ部をリペアする場合は、水素、水、及び
窒素を含有する雰囲気下で酸化処理を行うことにより、
Ｗ膜１１３を酸化させることなく結晶シリコン膜１３０
のゲートエッジ部をリペアすることができる。Thereafter, as shown in FIG. 26 (p), the silicon oxide film 106, the W film 113, and the gate insulating film 13
Using polysilicon 2 as a mask, the polysilicon film 111 is etched by RIE or the like. This etching need not be anisotropic etching, but may be etching using radical atoms. Therefore, there is no need to damage the gate edge. Here, when repairing the damaged gate edge portion, the oxidation treatment is performed in an atmosphere containing hydrogen, water, and nitrogen,
Crystallized silicon film 130 without oxidizing W film 113
Can be repaired.

【０２００】次に、図２６（ｑ）に示すように、ＳｉＮ
膜を形成し、これにＲＩＥを行うことにより、ソース・
ドレイン電極とゲート電極との間の電気的短絡を防止す
るためのＳｉＮ側壁１１０を形成する。続いて、熱酸化
膜１３１を、希フッ酸用いて或いはドライエッチングに
より除去する。側壁１１０をＳｉＮで構成する代わり
に、より誘電率の低いシリコン酸化物等で構成してもよ
い。このような材料を用いることにより、ソース・ドレ
イン電極とゲート電極との間の寄生容量を低減すること
ができる。また、図２５（ｇ）に示す工程において結晶
シリコン膜１３０に導電性不純物をドーピングしたが、
ゲート電極をＷ等の高融点金属で構成する場合は、図２
６（ｐ）及び（ｑ）に示す工程の後にイオン注入を行
い、さらに活性化のためのアニールを施すことにより、
図２６（ｍ）及び（ｎ）に関して説明した熱処理を不要
とすることができる。したがって、より浅い接合を形成
することが可能となる。Next, as shown in FIG.
By forming a film and performing RIE on it, the source
An SiN side wall 110 for preventing an electrical short circuit between the drain electrode and the gate electrode is formed. Subsequently, the thermal oxide film 131 is removed using dilute hydrofluoric acid or by dry etching. Instead of forming the side wall 110 from SiN, the side wall 110 may be formed from silicon oxide having a lower dielectric constant. By using such a material, the parasitic capacitance between the source / drain electrode and the gate electrode can be reduced. Although the crystalline silicon film 130 is doped with conductive impurities in the step shown in FIG.
When the gate electrode is made of a high melting point metal such as W, FIG.
By performing ion implantation after the steps shown in FIGS. 6 (p) and (q) and further performing annealing for activation,
The heat treatment described with reference to FIGS. 26 (m) and (n) can be omitted. Therefore, a shallower junction can be formed.

【０２０１】その後、図２６（ｒ）に示すように、Ａｌ
膜１３５を形成し、ＣＭＰ法或いはレジストエッチバッ
ク技術等を用いて平坦化する。この平坦化は、シリコン
酸化膜１０６が露出するまで行う。このようにして、ソ
ース・ドレイン電極を形成する。なお、バリア層が必要
とされる場合は、バリア層を形成した後にＡｌ膜１３５
を形成すればよい。Thereafter, as shown in FIG.
A film 135 is formed and planarized by using a CMP method or a resist etch-back technique. This planarization is performed until the silicon oxide film 106 is exposed. Thus, source / drain electrodes are formed. If a barrier layer is required, the Al film 135 is formed after forming the barrier layer.
May be formed.

【０２０２】以上のようにして、ハーフ・コンケーブ型
のＭＯＳＦＥＴを得ることができる。As described above, a half concave type MOSFET can be obtained.

【０２０３】また、本実施形態によると、複数のハーフ
・コンケーブ型のＭＯＳＦＥＴを同時に形成する際に、
あるＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのド
レイン電極との電気的接続、或いはあるＭＯＳＦＥＴの
ソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲ
ート電極との電気的接続を行うことができる。その方法
を以下に説明する。According to the present embodiment, when a plurality of half concave type MOSFETs are simultaneously formed,
Electrical connection between a source electrode of a certain MOSFET and a drain electrode of another MOSFET or electrical connection between a source electrode or a drain electrode of a certain MOSFET and a gate electrode of another MOSFET can be performed. The method will be described below.

【０２０４】まず、図２６（ｑ）に示す工程を終えた
後、図２７（ｓ）に示すように、レジスト膜１３６を形
成し、これにリソグラフィー技術を用いて開口部を形成
する。次に、ラジカル原子を用いたエッチング等によ
り、シリコン窒化膜１０３の一部及びＳｉＮからなる側
壁１１０を除去する。続いて、シリコン酸化膜１０６を
ＲＩＥ技術等を用いて結晶シリコン膜１３０とほぼ同じ
高さとなるようにエッチングする。なお、このエッチン
グ量は、後で形成される配線の厚さに関係している。し
たがって、配線を低抵抗化する必要性が低い場合は上述
したのよりもエッチング量を少なめに設定してもよい。First, after completing the step shown in FIG. 26 (q), a resist film 136 is formed as shown in FIG. 27 (s), and an opening is formed in the resist film 136 by using lithography. Next, a part of the silicon nitride film 103 and the side wall 110 made of SiN are removed by etching using radical atoms or the like. Subsequently, the silicon oxide film 106 is etched using RIE technology or the like so as to be almost the same height as the crystalline silicon film 130. Note that this etching amount is related to the thickness of a wiring to be formed later. Therefore, when the necessity of reducing the resistance of the wiring is low, the etching amount may be set smaller than that described above.

【０２０５】次に、レジスト膜１３６を除去する。さら
に、図２７（ｑ）及び（ｒ）に示す工程を実施すること
により、図２７（ｔ）に示す半導体装置を得ることがで
きる。Next, the resist film 136 is removed. Further, by performing the steps shown in FIGS. 27 (q) and (r), the semiconductor device shown in FIG. 27 (t) can be obtained.

【０２０６】以上示したように、本実施形態によると、
複数のハーフ・コンケーブ型のＭＯＳＦＥＴの形成と、
あるＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのド
レイン電極との電気的接続、或いはあるＭＯＳＦＥＴの
ソース電極またはドレイン電極と他のＭＯＳＦＥＴのゲ
ート電極との電気的接続とを同時に行うことができる。As described above, according to the present embodiment,
Forming a plurality of half concave type MOSFETs;
Electrical connection between the source electrode of a certain MOSFET and the drain electrode of another MOSFET, or electrical connection between the source or drain electrode of a certain MOSFET and the gate electrode of another MOSFET can be performed simultaneously.

【０２０７】また、本実施形態によると、ゲート電極上
のみにシリコン窒化膜を形成することが可能である。以
下に、その方法とそれにより得られる効果について説明
する。According to the present embodiment, it is possible to form a silicon nitride film only on a gate electrode. Hereinafter, the method and the effect obtained by the method will be described.

【０２０８】まず、図２６（ｏ）に示す工程を終えた
後、図２７（ｕ）に示すように、ＲＩＥ或いはＳＨ処理
を施すことにより、Ｗ膜１１３をエッチバックする。次
に、図２７（ｖ）に示すように、シリコン窒化膜１３７
を形成し、ＣＭＰ法或いはレジストエッチバック技術等
を用いて平坦化する。この平坦化は、ポリシリコン膜１
１１が露出するまで行う。First, after completing the step shown in FIG. 26 (o), as shown in FIG. 27 (u), the W film 113 is etched back by performing RIE or SH processing. Next, as shown in FIG. 27 (v), a silicon nitride film 137 is formed.
Is formed and planarized using a CMP method or a resist etch-back technique. This flattening is performed by the polysilicon film 1.
Repeat until 11 is exposed.

【０２０９】その後、図２６（ｐ）〜（ｒ）に示す工程
を実施することにより、図２７（ｗ）に示す半導体装置
を得ることができる。以上のようにしてゲート電極上に
のみシリコン窒化膜１３７を形成した半導体装置におい
ては、ゲート電極とソース・ドレイン電極との間の電気
的短絡が生じにくい。その理由を図２７（ｘ）を参照し
ながら説明する。Thereafter, by performing the steps shown in FIGS. 26 (p) to (r), the semiconductor device shown in FIG. 27 (w) can be obtained. In the semiconductor device in which the silicon nitride film 137 is formed only on the gate electrode as described above, an electric short circuit between the gate electrode and the source / drain electrodes is less likely to occur. The reason will be described with reference to FIG.

【０２１０】図２７（ｘ）においては、図２７（ｗ）に
示すＭＯＳＦＥＴの上にシリコン酸化膜等の絶縁膜１３
８が形成されている。この絶縁膜１３８に、ソース・ド
レイン電極との接続を図るために開口部を形成するに
は、絶縁膜１３８上にレジスト膜（図示せず）を形成
し、リソグラフィー技術を用いる必要がある。ここで、
例えば、位置合わせにずれが生じると、ゲート電極１１
３の上方に位置する絶縁膜１３８も開口されることがあ
る。このような場合、絶縁膜１３８の開口部をＡｌ等の
金属１３９で埋め込むと、ゲート電極１１３とソース・
ドレイン電極１３５との間で電気的短絡が生ずる。それ
に対し、図２７（ｘ）に示すように、ゲート電極１１３
上にのみシリコン窒化膜１３７を形成した場合、ゲート
電極１１３はシリコン窒化膜１３７で覆われているの
で、開口部を金属１３９で埋め込んでもゲート電極１１
３とソース・ドレイン電極１３５との間で電気的短絡を
生ずることはない。また、ゲート絶縁膜１３２がシリコ
ン酸化膜である場合は、上記開口部を形成する際にその
一部がエッチングされる。しかしながら、ゲート電極の
上面はソース・ドレイン電極の上面よりも下方に位置す
るので、ゲート絶縁膜１３２を過度にエッチングするこ
となく、開口部を形成することができる。In FIG. 27 (x), an insulating film 13 such as a silicon oxide film is formed on the MOSFET shown in FIG.
8 are formed. In order to form an opening in the insulating film 138 for connection with a source / drain electrode, it is necessary to form a resist film (not shown) on the insulating film 138 and use a lithography technique. here,
For example, if a misalignment occurs, the gate electrode 11
The insulating film 138 located above 3 may also be opened. In such a case, when the opening of the insulating film 138 is buried with a metal 139 such as Al, the gate electrode 113 and the source
An electric short circuit occurs with the drain electrode 135. On the other hand, as shown in FIG.
When the silicon nitride film 137 is formed only on the gate electrode 113, the gate electrode 113 is covered with the silicon nitride film 137.
No electrical short circuit occurs between the third and source / drain electrodes 135. When the gate insulating film 132 is a silicon oxide film, a part of the opening is etched when the opening is formed. However, since the upper surface of the gate electrode is located below the upper surfaces of the source / drain electrodes, the opening can be formed without excessively etching the gate insulating film 132.

【０２１１】次に、本発明の第１２の実施形態について
説明する。第９の実施形態においては、エレベイティッ
ドソース・ドレイン構造を採用し、かつシリサイドを用
いることにより、ソース・ドレイン・ゲート電極の低抵
抗率化を行った。しかしながら、シリサイドを用いるこ
となく低抵抗率化を実現することが可能であれば、必ず
しもエレベイティッドソース・ドレイン構造を採用する
必要はない。本実施形態においては、エレベイティッド
ソース・ドレイン構造を採用せずに、ゲート電極をポリ
メタル構造とし、ソース・ドレイン電極をＷやＡｌ等で
構成する。Next, a twelfth embodiment of the present invention will be described. In the ninth embodiment, the resistivity of the source / drain / gate electrode is reduced by employing an elevated source / drain structure and using silicide. However, if the resistivity can be reduced without using silicide, it is not always necessary to adopt the elevated source / drain structure. In this embodiment, the gate electrode has a polymetal structure and the source / drain electrode is made of W, Al, or the like, without employing the elevated source / drain structure.

【０２１２】図２８及び図２９に、本発明の第１２の実
施形態に係る半導体装置の製造工程を概略的に示す。な
お、図２８及び図２９において、（ａ）〜（ｈ）は断面
図である。FIGS. 28 and 29 schematically show the steps of manufacturing a semiconductor device according to the twelfth embodiment of the present invention. 28 and 29, (a) to (h) are cross-sectional views.

【０２１３】まず、第９の実施形態の図１３（ａ）〜
（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明したのと
同様の工程を実施する。ただし、ポリシリコン膜１０３
への導電性不純物のドーピング及び活性化は、図１３
（ａ）に示す工程の後に行う。First, the ninth embodiment shown in FIGS.
Steps similar to those described with reference to (f) and FIGS. 14 (g) to (i) are performed. However, the polysilicon film 103
The doping and activation of conductive impurities into
This is performed after the step shown in FIG.

【０２１４】次に、図２８（ａ）に示すようにＷ膜１１
１を形成する。バリア層が必要である場合は、バリア層
を形成した後にＷ膜１１１を形成する。その後、図２８
（ｂ）に示すように、ＣＭＰ技術等を用いてＷ膜１１１
を平坦化する。以上のようにして、ゲート配線を形成す
る領域を除く全ての領域をＷ膜１１１で被覆する。Next, as shown in FIG.
Form one. If a barrier layer is required, the W film 111 is formed after forming the barrier layer. Then, FIG.
As shown in (b), the W film 111 is formed by using a CMP technique or the like.
Is flattened. As described above, all the regions except the region where the gate wiring is formed are covered with the W film 111.

【０２１５】その後、図２８（ｃ）に示すように、Ｗ膜
１１１をマスクとして用いて、ラジカルエッチング或い
はＲＩＥにより、側壁１１０の一部及びＳｉＮ膜１０８
を除去する。このとき、熱酸化膜１０７はエッチングス
トッパーとして機能する。Thereafter, as shown in FIG. 28C, a part of the side wall 110 and the SiN film 108 are formed by radical etching or RIE using the W film 111 as a mask.
Is removed. At this time, the thermal oxide film 107 functions as an etching stopper.

【０２１６】さらに、図２８（ｄ）に示すように、シリ
コン酸化膜１０６をＲＩＥ等により除去し、さらにポリ
シリコン膜１０３をエッチバックする。ここで、ポリシ
リコン膜１０３は、ゲート電極をポリシリコンとメタル
との積層構造とするために、完全には除去しない。次
に、図２８（ｅ）に示すように、Ｗ膜１１１、側壁１１
０、ポリシリコン膜１０３をマスクとして用いて、シリ
コン酸化膜１０６等のエッチングを行う。シリコン酸化
膜１０６の除去は、チャネルエッジが露出しない程度
に、すなわち熱酸化膜１０２の側面が露出しない程度と
する。Further, as shown in FIG. 28D, the silicon oxide film 106 is removed by RIE or the like, and the polysilicon film 103 is etched back. Here, the polysilicon film 103 is not completely removed because the gate electrode has a stacked structure of polysilicon and metal. Next, as shown in FIG. 28E, the W film 111 and the side walls 11 are formed.
0, the silicon oxide film 106 and the like are etched using the polysilicon film 103 as a mask. The silicon oxide film 106 is removed so that the channel edge is not exposed, that is, the side surface of the thermal oxide film 102 is not exposed.

【０２１７】次に、図２８（ｆ）に示すように、Ａｌ膜
１１３を成膜し、ＣＭＰ法等を用いて平坦化を行う。こ
こで、バリア層が必要とされる場合は、バリア層を形成
した後にＡｌ膜１１３を形成すればよい。また、この平
坦化は、シリコン酸化膜１０６が露出するまで行う。以
上のようにして、ゲート電極がポリシリコンとＡｌとを
積層したポリメタル構造であり、ソース・ドレイン電極
がＷで構成されたＭＯＳＦＥＴを得ることができる。Next, as shown in FIG. 28F, an Al film 113 is formed, and planarization is performed by using a CMP method or the like. Here, when a barrier layer is required, the Al film 113 may be formed after forming the barrier layer. This flattening is performed until the silicon oxide film 106 is exposed. As described above, it is possible to obtain a MOSFET in which the gate electrode has a polymetal structure in which polysilicon and Al are stacked, and the source / drain electrodes are composed of W.

【０２１８】また、本実施形態によると、第１０の実施
形態と同様に、複数のＭＯＳＦＥＴを形成する際に、あ
るＭＯＳＦＥＴのソース電極と他のＭＯＳＦＥＴのドレ
イン電極との電気的接続、或いはあるＭＯＳＦＥＴのソ
ース電極またはドレイン電極と他のＭＯＳＦＥＴのゲー
ト電極との電気的接続を同時に行うことが可能である。
以下、図２９（ｇ）及び（ｈ）を参照しながら説明す
る。According to the present embodiment, similarly to the tenth embodiment, when forming a plurality of MOSFETs, an electrical connection between a source electrode of a certain MOSFET and a drain electrode of another MOSFET or a certain MOSFET is formed. And the gate electrode of another MOSFET can be simultaneously connected.
Hereinafter, description will be made with reference to FIGS.

【０２１９】まず、上述した方法により図２８（ｄ）に
示す構造を得る。次に、図２９（ｇ）に示すように、レ
ジスト膜１２０を形成し、リソグラフィー技術を用いて
それに開口部を形成する。その後、シリコン酸化膜１０
６をエッチングストッパーとして用いて、Ｗ膜１１１の
エッチングを行う。続いて、ＳｉＮからなる側壁１１０
をポリシリコン膜１０３とほぼ同じ高さとなるまでエッ
チバックする。First, the structure shown in FIG. 28D is obtained by the method described above. Next, as shown in FIG. 29G, a resist film 120 is formed, and an opening is formed in the resist film 120 by using a lithography technique. Then, the silicon oxide film 10
The W film 111 is etched using 6 as an etching stopper. Subsequently, the side wall 110 made of SiN
Is etched back until the height is substantially the same as the polysilicon film 103.

【０２２０】次に、レジスト膜１２０を除去した後、図
２８（ｅ）及び（ｆ）に関して説明した工程を実施す
る。これにより、図２９（ｈ）に示すように、複数のＭ
ＯＳＦＥＴの形成と、例えば、あるＭＯＳＦＥＴのソー
ス電極またはドレイン電極と他のＭＯＳＦＥＴのゲート
電極との電気的接続とを同時に行うことが可能となる。Next, after removing the resist film 120, the steps described with reference to FIGS. 28E and 28F are performed. As a result, as shown in FIG.
The formation of the OSFET and the electrical connection between the source electrode or the drain electrode of one MOSFET and the gate electrode of another MOSFET, for example, can be performed simultaneously.

【０２２１】次に、本発明の第１３の実施形態について
説明する。第９及び第１２の実施形態においては、ＣＭ
Ｐ法を用いた平坦化工程をそれぞれ３回実施した。それ
に対し、本実施形態によると、レジスト・リセス技術を
用いることにより、上記平坦化工程を２回とすることが
可能となる。以下に、図３０を参照しながら説明する。Next, a thirteenth embodiment of the present invention will be described. In the ninth and twelfth embodiments, the CM
Each of the planarization processes using the P method was performed three times. On the other hand, according to the present embodiment, the use of the resist recess technique makes it possible to perform the planarization step twice. This will be described below with reference to FIG.

【０２２２】第１２の実施形態においては、図２８
（ａ）及び（ｂ）に示す工程において、ゲート配線領域
以外の領域が全て被覆されるようにＷ膜１１１を形成し
た。第１２の実施形態は、このＷ膜１１１をマスクとし
て用いてＳｉＮ膜１０８のエッチングを行っている。そ
れに対し、本実施形態によると、Ｗ膜１１１の代わり
に、図３０（ａ）に示すようにレジスト膜１１１Ａが用
いられる。In the twelfth embodiment, FIG.
In the steps shown in (a) and (b), the W film 111 was formed so as to cover all regions other than the gate wiring region. In the twelfth embodiment, the SiN film 108 is etched using the W film 111 as a mask. On the other hand, according to this embodiment, instead of the W film 111, a resist film 111A is used as shown in FIG.

【０２２３】すなわち、まず、第９の実施形態の図１３
（ａ）〜（ｆ）及び図１４（ｇ）〜（ｉ）に関して説明
したのと同様の工程を実施する。ただし、ポリシリコン
膜１０３への導電性不純物のドーピング及び活性化は、
図１３（ａ）に示す工程の後に行う。That is, first, the ninth embodiment shown in FIG.
Steps similar to those described with reference to (a) to (f) and FIGS. 14 (g) to (i) are performed. However, the doping and activation of the conductive impurity into the polysilicon film 103 are performed as follows.
This is performed after the step shown in FIG.

【０２２４】次に、図３０（ａ）に示すようにレジスト
膜１１１Ａを形成する。その後、露光量を適当に制御し
てレジスト・リセスを行い、ＳｉＮ膜１０８を露出させ
る。以上のようにして開口部を形成したレジスト膜１１
１Ａをマスクとして用いることにより、ＳｉＮ膜１０８
を選択的にエッチングすることが可能となる。Next, as shown in FIG. 30A, a resist film 111A is formed. Thereafter, a resist recess is performed by appropriately controlling the amount of exposure, and the SiN film 108 is exposed. The resist film 11 having the opening formed as described above
By using 1A as a mask, the SiN film 108
Can be selectively etched.

【０２２５】さらに、第１２の実施形態において図２８
（ｄ）及び（ｅ）に関して説明した工程を実施する。そ
の後、レジスト膜１１１Ａを除去し、第１２の実施形態
において図２８（ｆ）に関して説明した工程を実施する
ことにより、図３０（ｂ）に示すように、ソース・ドレ
イン・ゲート電極がＡｌで構成されたＭＯＳＦＥＴを得
る。Further, in the twelfth embodiment, FIG.
The steps described with respect to (d) and (e) are performed. Thereafter, the resist film 111A is removed, and the steps described with reference to FIG. 28F in the twelfth embodiment are performed, so that the source, drain, and gate electrodes are formed of Al as shown in FIG. Obtained MOSFET.

【０２２６】本実施形態においては、第９、第１１、及
び第１２の実施形態とは異なり、ＳｉＮ膜１０８をエッ
チングする際に用いるマスクをレジストで構成した。そ
のため、本実施形態においては、マスクに開口部を形成
するために平坦化工程を実施する必要はない。したがっ
て、本実施形態によると、ＣＭＰ工程を減少することが
可能となり、製造コストを低減することが可能となる。In this embodiment, unlike the ninth, eleventh, and twelfth embodiments, the mask used when etching the SiN film 108 is formed of a resist. Therefore, in the present embodiment, it is not necessary to perform a planarization step to form an opening in the mask. Therefore, according to the present embodiment, the number of CMP steps can be reduced, and the manufacturing cost can be reduced.

【０２２７】次に、上記第９〜第１３の実施形態に共通
するプロセスについて、図３１を参照しながら説明す
る。なお、図３１（ａ）及び（ｂ）は、本発明の第９〜
第１３の実施形態に係る半導体装置の製造方法を概略的
に示す図である。Next, a process common to the ninth to thirteenth embodiments will be described with reference to FIG. FIGS. 31A and 31B show the ninth to ninth embodiments of the present invention.
FIG. 35 is a drawing schematically illustrating a method for manufacturing a semiconductor device according to a thirteenth embodiment.

【０２２８】第９〜第１３の実施形態によると、ソース
・ドレイン電極を埋め込み形成するための溝部とゲート
電極を埋め込み形成するための溝部とがそれぞれ別々の
工程において形成される。すなわち、まず、図３１
（ａ）に示すように、基板の一方の主面に深さの異なる
２種類の溝部を形成する。なお、図３１（ａ）におい
て、Ｒ1 はソース・ドレイン電極が形成される領域を示
し、Ｒ2 はゲート配線が形成される領域を示し、Ｒ3 は
素子分離領域を示している。According to the ninth to thirteenth embodiments, the groove for burying the source / drain electrodes and the groove for burying the gate electrode are formed in separate steps. That is, first, FIG.
As shown in (a), two types of grooves having different depths are formed on one main surface of the substrate. Note that in FIG. 31 (a), R 1 represents a region where the source and drain electrodes are formed, R 2 represents a region where the gate wiring is formed, R 3 denotes an element isolation region.

【０２２９】次に、図３１（ｂ）に示すように、それぞ
れの溝部を、マスク材料Ｍ1 で埋め込む。マスク材料Ｍ
1 は、領域Ｒ2 が材料Ｍ1 に対して選択的に除去され得
るように選ぶ。さらに、平坦化工程を実施することによ
り、領域Ｒ2 を露出させる。[0229] Next, as shown in FIG. 31 (b), each of the grooves, filled with the mask material M 1. Mask material M
1 are chosen so that region R 2 can be selectively removed relative to the material M 1. Further, by carrying out the planarization process to expose the region R 2.

【０２３０】その後、材料Ｍ1 からなる薄膜をマスクと
して用いて、領域Ｒ2 に溝部を形成する。このようにし
て形成した溝部を、ゲート配線を形成するために用いら
れる材料（図示せず）で埋め込み、さらに、平坦化工程
を実施することにより、素子分離領域Ｒ3 を露出させ
る。[0230] Then, using a thin film made of the material M 1 as a mask to form a groove in a region R 2. Thus formed was a groove, the embedded in the material used to form the gate wiring (not shown), further, by performing a planarization process to expose an isolation region R 3.

【０２３１】ここで、マスク材料Ｍ1 がソース・ドレイ
ン電極に用いられる電極材料である場合は、上記工程を
終了することによりＭＯＳＦＥＴを得る。また、マスク
材料Ｍ1 が除去されるべき材料である場合は、マスク材
料Ｍ1 を除去した後、それにより形成される溝部を電極
材料で埋め込み、さらに平坦化工程を実施する。以上の
ようにして、ＭＯＳＦＥＴを得る。Here, when the mask material M 1 is an electrode material used for the source / drain electrodes, the MOSFET is obtained by ending the above steps. Further, if the mask material M 1 is a material to be removed, after removing the mask material M 1, thereby burying a groove formed in the electrode material, still performing the planarization process. As described above, a MOSFET is obtained.

【０２３２】このように、本発明の第９〜第１３の実施
形態に係る半導体装置の製造方法によると、ゲート配
線、ソース電極、及びドレイン電極を自己整合的に形成
することができる。なお、第９及び第１２の実施形態に
おいては材料Ｍ1 にポリシリコン及びＷをそれぞれ用
い、これら材料Ｍ1 でソース・ドレイン電極を構成し
た。また、第１１及び第１３の実施形態においては、材
料Ｍ1 にポリシリコン及びレジストをそれぞれ用い、こ
れら材料Ｍ1 を除去した後にソース・ドレイン電極を形
成した。なお、第１３の実施形態においては、ゲート絶
縁膜を形成した後に、ゲート配線、ソース電極及びドレ
イン電極を同時に埋め込み形成した。As described above, according to the method of manufacturing the semiconductor device according to the ninth to thirteenth embodiments of the present invention, the gate wiring, the source electrode, and the drain electrode can be formed in a self-aligned manner. In the embodiment of the ninth and twelfth respectively using polysilicon and W in the material M 1, and a source-drain electrode in these materials M 1. Further, in Embodiment 11 and 13, using polysilicon and resist the respective material M 1, to form the source and drain electrodes after the removal of these materials M 1. In the thirteenth embodiment, after forming the gate insulating film, the gate wiring, the source electrode, and the drain electrode were simultaneously buried.

【０２３３】また、以上示した第９〜第１３の実施形態
によると、ソース・ドレイン電極の形成に先立って、ゲ
ート構造と素子分離絶縁膜とがそれらの上面の高さが等
しくなるように、及びゲート構造と交差し且つゲート構
造に分断された溝部が形成されるように形成される。ソ
ース・ドレイン電極は、第１〜第８の実施形態と同様
に、上記溝部内に形成されるので、第９〜第１３の実施
形態によると、個々に説明した効果の他に、第１〜第８
の実施形態において説明したのと同様の効果を得ること
ができる。なお、上記第９〜第１３の実施形態におい
て、同一番号が付された構成要素は、特に説明がない限
り実質的に同一である。Further, according to the ninth to thirteenth embodiments described above, prior to the formation of the source / drain electrodes, the gate structure and the element isolation insulating film are so formed that their upper surfaces are equal in height. And a groove crossing the gate structure and being divided into the gate structure. Since the source / drain electrodes are formed in the grooves as in the first to eighth embodiments, according to the ninth to thirteenth embodiments, in addition to the effects described individually, 8th
The same effect as that described in the embodiment can be obtained. In the ninth to thirteenth embodiments, components denoted by the same reference numerals are substantially the same unless otherwise specified.

【０２３４】上述した第１〜第１３の実施形態において
は、素子分離領域は、その上面がソース・ドレイン電極
が形成される領域の底面よりも高くなるように形成され
る。以下に、このように構成することにより生ずる効果
について、図３２及び図３３を参照しながらより詳細に
説明する。In the first to thirteenth embodiments, the element isolation region is formed such that its upper surface is higher than the bottom surface of the region where the source / drain electrodes are formed. Hereinafter, effects produced by such a configuration will be described in more detail with reference to FIGS. 32 and 33.

【０２３５】図３２（ａ）は、ＭＯＳＦＥＴの従来の製
造方法を概略的に示す断面図である。また、図３２
（ｂ）は、本発明の第１〜第１３の実施形態に係るＭＯ
ＳＦＥＴの製造方法を概略的に示す断面図である。な
お、図３２（ａ）及び（ｂ）は、エレベイティッドソー
ス・ドレイン構造を有するＭＯＳＦＥＴを製造するため
の、途中工程を示している。FIG. 32A is a cross sectional view schematically showing a conventional method for manufacturing a MOSFET. FIG. 32
(B) is an MO according to the first to thirteenth embodiments of the present invention.
It is sectional drawing which shows the manufacturing method of SFET schematically. FIGS. 32A and 32B show an intermediate step for manufacturing a MOSFET having an elevated source / drain structure.

【０２３６】また、図３３（ａ）及び（ｂ）は、それぞ
れ図３２（ａ）及び（ｂ）に示すＭＯＳＦＥＴの素子分
離領域の幅とショートイールドとの関係を示すグラフで
ある。なお、図中、横軸は素子分離領域１０６の幅ｄ1
或いはｄ2 を示し、縦軸はショートイールドを示してい
る。FIGS. 33A and 33B are graphs showing the relationship between the width of the element isolation region and the short yield of the MOSFET shown in FIGS. 32A and 32B, respectively. In the figure, the horizontal axis represents the width d 1 of the element isolation region 106.
Alternatively, d 2 is shown, and the vertical axis shows the short yield.

【０２３７】図３２（ａ）に示すように、従来は、基板
１０１の表面領域中に完全に埋め込まれるように素子分
離領域１０６を形成していた。そのため、選択エピタキ
シャル成長法により基板１０１上に結晶シリコン膜１３
０を形成した場合、結晶シリコン膜１３０は横方向にも
成長していた。例えば、結晶シリコン膜１３０の厚さｔ
1 を５０ｎｍとした場合、結晶シリコン膜１３０は横方
向にも５０ｎｍ程度成長してしまう。そのため、図３３
（ａ）に示すように、素子分離領域１０６の幅ｄ1 を
０．２μｍよりも狭くすることにより歩留まりが低下し
始め、幅ｄ1 を０．１μｍ以下とした場合には歩留まり
がほぼ０％となってしまう。すなわち、ほぼ全ての隣接
するＭＯＳＦＥＴ間でショートが生じてしまう。さら
に、従来の方法において厚さｔ1 を１００ｎｍとする
と、幅ｄ1 は少なくとも０．３μｍ程度は必要となる。As shown in FIG. 32A, conventionally, the element isolation region 106 is formed so as to be completely buried in the surface region of the substrate 101. Therefore, the crystalline silicon film 13 is formed on the substrate 101 by selective epitaxial growth.
When 0 was formed, the crystalline silicon film 130 was also grown in the lateral direction. For example, the thickness t of the crystalline silicon film 130
If 1 is set to 50 nm, the crystalline silicon film 130 will also grow about 50 nm in the lateral direction. Therefore, FIG.
(A), the began to decrease the yield by narrowing than 0.2μm width d 1 of the element isolation region 106, approximately 0% of the yield in the case where the width d 1 and 0.1μm or less Will be. That is, a short circuit occurs between almost all adjacent MOSFETs. Further, assuming that the thickness t 1 is 100 nm in the conventional method, the width d 1 needs to be at least about 0.3 μm.

【０２３８】これに対し、図３２（ｂ）に示すように、
素子分離領域１０６をその上面が基板表面よりも高くな
るように形成した場合、隣接するＭＯＳＦＥＴ間でのシ
ョートは生じない。すなわち、図３３（ｂ）に示すよう
に、素子分離領域１０６の幅ｄ2 を０．１μｍまで狭く
しても、結晶シリコン膜１３０の厚さｔ2 に依存するこ
となく、高い歩留まりを得ることができるのである。On the other hand, as shown in FIG.
When the element isolation region 106 is formed so that its upper surface is higher than the substrate surface, no short circuit occurs between adjacent MOSFETs. That is, as shown in FIG. 33B, even if the width d 2 of the element isolation region 106 is reduced to 0.1 μm, a high yield can be obtained without depending on the thickness t 2 of the crystalline silicon film 130. You can do it.

【０２３９】将来、半導体装置において配線は０．１μ
ｍ程度の幅に形成されることが考えられる。このような
場合、幅ｄ1 或いはｄ2 を０．１５μｍ程度まで低減す
ることが必要である。また、ソース電極、ドレイン電極
及びゲート配線をコバルトシリサイドで構成する場合、
低抵抗化を実現するために、それらの厚さを５０ｎｍ以
上とする必要があるとされている。In the future, in semiconductor devices, wiring will be 0.1 μm.
It is conceivable that it is formed in a width of about m. In such a case, it is necessary to reduce the width d 1 or d 2 to about 0.15 μm. When the source electrode, the drain electrode and the gate wiring are made of cobalt silicide,
It is said that their thickness needs to be 50 nm or more in order to realize low resistance.

【０２４０】ここで、厚さ５０ｎｍのシリサイド膜を形
成する際に、ほぼ５０ｎｍ程度の厚さの結晶シリコン膜
が消費される。したがって、３０ｎｍ程度の浅い接合を
実現し、且つソース部及びドレイン部におけるシリサイ
ドによる接合リークを抑制するためには、厚さｔ1 或い
はｔ2 を５０ｎｍ以上とすることが必要である。Here, when forming a silicide film having a thickness of 50 nm, a crystalline silicon film having a thickness of about 50 nm is consumed. Therefore, in order to realize a shallow junction of about 30 nm and to suppress junction leakage due to silicide in the source and drain portions, the thickness t 1 or t 2 needs to be 50 nm or more.

【０２４１】しかしながら、幅ｄ1 を０．１５μｍとし
た場合、従来技術を用いて厚さ５０ｎｍの結晶シリコン
膜１３０を形成すると、高い歩留まりを得ることができ
ない。高い歩留まりを得るためには、幅ｄ1 を０．２μ
ｍ以上とすることが必要である。これは、集積度を、配
線幅が０．１５μｍ程度である半導体装置において実現
されている集積度よりも高めることができないことを意
味する。また、微細化をより進めた場合、さらに低抵抗
化が求められるため、シリサイド膜の厚さを厚くするこ
とが必要となる。この場合、従来の方法によると、さら
に幅ｄ1 を広げることが必要である。このように、従来
の方法によると、微細化を進めるにつれて、集積度が低
下してしまう。However, when the width d 1 is set to 0.15 μm, a high yield cannot be obtained if the crystalline silicon film 130 having a thickness of 50 nm is formed by using the conventional technique. In order to obtain a high yield, the width d 1 must be 0.2 μm.
m or more. This means that the degree of integration cannot be higher than that achieved in a semiconductor device having a wiring width of about 0.15 μm. Further, when the miniaturization is further advanced, further lowering the resistance is required, so that it is necessary to increase the thickness of the silicide film. In this case, according to the conventional method, it is necessary to further increase the width d 1 . As described above, according to the conventional method, the degree of integration is reduced as the miniaturization is advanced.

【０２４２】これに対し、本発明の第１〜第１３の実施
形態によると、歩留まりは、素子分離領域１０６の幅ｄ
2 及び結晶シリコン膜１３０の厚さｔ2 に依存しない。
したがって、歩留まりの低下を生ずることなく、集積度
を向上させることが可能となる。On the other hand, according to the first to thirteenth embodiments of the present invention, the yield depends on the width d of the element isolation region 106.
2 and the thickness t 2 of the crystalline silicon film 130.
Therefore, it is possible to improve the degree of integration without lowering the yield.

【０２４３】さらに、従来の方法を用いた場合、ソース
電極及びドレイン電極を自己整合的に形成する場合、こ
れらをシリサイドで構成するしかなかった。それに対
し、本発明の第１〜第１３の実施形態によると、シリサ
イドに比べてより抵抗率の低いＷ、Ａｌ、及びＣｕ等の
低抵抗金属を用いることができる。シリサイドを用いた
場合、接合リークを防止するために、結晶シリコン膜１
３０を厚く形成することが必要である。それに対し、上
記低抵抗金属を用いた場合、シリサイドを用いた場合ほ
ど結晶シリコン膜１３０を厚く形成する必要がない。Further, when the conventional method is used, when the source electrode and the drain electrode are formed in a self-aligned manner, they have to be constituted by silicide. On the other hand, according to the first to thirteenth embodiments of the present invention, low-resistance metals such as W, Al, and Cu having lower resistivity than silicide can be used. When silicide is used, the crystalline silicon film 1 is used to prevent junction leakage.
It is necessary to form 30 thick. On the other hand, when the low-resistance metal is used, the crystalline silicon film 130 does not need to be formed as thick as when silicide is used.

【０２４４】次に、本発明の第１４の実施形態について
説明する。なお、以下、ＮＭＯＳの製造方法について説
明するが、不純物の導電型を逆にすることで、同様の方
法によりＰＭＯＳも製造することができる。Next, a fourteenth embodiment of the present invention will be described. In the following, a method of manufacturing an NMOS will be described. However, by inverting the conductivity type of the impurity, a PMOS can also be manufactured by the same method.

【０２４５】図３４〜図３６に、本発明の第１４の実施
形態に係る半導体装置の製造工程を概略的に示す。な
お、図３４〜図３６おいて、（ａ）〜（ｋ）は断面図で
ある。FIGS. 34 to 36 schematically show steps of manufacturing a semiconductor device according to the fourteenth embodiment of the present invention. 34A to 36, (a) to (k) are cross-sectional views.

【０２４６】まず、図３４（ａ）に示すように、基板２
０１の一方の主面の表面領域にトレンチ素子分離２０６
を形成する。なお、基板２０１はｐ型シリコン基板或い
はｐ型ウェル領域を形成したシリコン基板である。ま
た、素子分離２０６は、必ずしもトレンチ型である必要
はなく、ＬＯＣＯＳ法によるものでも構わない。次に、
基板２０１上に厚さ８ｎｍ程度の酸化膜２０２を形成す
る。さらに、酸化膜２０２上にＳｉ3 Ｎ4 等の材料から
なる薄膜２０３を形成する。First, as shown in FIG.
01 in the surface region of one of the main surfaces.
To form Note that the substrate 201 is a p-type silicon substrate or a silicon substrate on which a p-type well region is formed. The element isolation 206 does not necessarily have to be a trench type, and may be a LOCOS method. next,
An oxide film 202 having a thickness of about 8 nm is formed on a substrate 201. Further, a thin film 203 made of a material such as Si 3 N 4 is formed on the oxide film 202.

【０２４７】次に、図３４（ｂ）に示すように、薄膜２
０３をパターニングしてダミーゲート配線を形成する。
さらに、酸化膜２０２の露出部を希フッ酸等を含有する
液を用いて除去する。Next, as shown in FIG.
03 is patterned to form a dummy gate wiring.
Further, the exposed portion of the oxide film 202 is removed using a liquid containing diluted hydrofluoric acid or the like.

【０２４８】その後、図３４（ｃ）に示すように、基板
２０１の露出部をシードとして用いて、シリコンの選択
エピタキシャル成長を行う。それにより、厚さ２０ｎｍ
程度の結晶シリコン膜２０４’を形成する。次に、図３
４（ｄ）に示すように、結晶シリコン膜２０４’及びダ
ミーゲート配線２０３上に厚さ１０ｎｍ程度のＳｉＯ2
等からなる絶縁膜２０５を形成する。さらに、加速エネ
ルギーを２０ＫｅＶとして、結晶シリコン膜２０４’に
Ａｓ+ イオンを１×１０14ｃｍ-1程度の濃度で注入する
ことにより不純物拡散領域を形成する。Thereafter, as shown in FIG. 34C, selective epitaxial growth of silicon is performed using the exposed portion of the substrate 201 as a seed. Thereby, a thickness of 20 nm
A crystalline silicon film 204 'of a degree is formed. Next, FIG.
As shown in FIG. 4D, a SiO 2 film having a thickness of about 10 nm is formed on the crystalline silicon film 204 ′ and the dummy gate wiring 203.
An insulating film 205 made of, for example, is formed. Further, the acceleration energy as 20 KeV, to form the impurity diffusion region by implanting As + ions at a concentration of about 1 × 10 14 cm -1 in crystalline silicon film 204 '.

【０２４９】次に、図３５（ｅ）に示すように、ダミー
ゲート配線２０３の側面上に、絶縁膜２０５を介してＳ
ｉ3 Ｎ4 等の絶縁体からなるゲート側壁２０７を形成す
る。その後、ゲート側壁２０７をマスクとして用いて、
結晶シリコン膜２０４’にＡｓ+ イオン等をイオン注入
する。それにより、ゲート側壁２０７の下方にエクステ
ンション２０４を形成し、さらに、エクステンション２
０４と隣接してｎ+ 拡散領域２０８を形成する。なお、
エクステンション２０４は、ｎ+ 拡散領域２０８に比べ
て浅く形成されている。また、エクステンション２０４
とｎ+ 拡散領域２０８とはソース・ドレイン拡散層を構
成している。Next, as shown in FIG. 35 (e), an S film is formed on the side surface of the dummy gate wiring 203 via an insulating film 205.
A gate side wall 207 made of an insulator such as i 3 N 4 is formed. Then, using the gate sidewall 207 as a mask,
As + ions or the like are ion-implanted into the crystalline silicon film 204 ′. Thus, the extension 204 is formed below the gate side wall 207, and further, the extension 2 is formed.
The n + diffusion region 208 is formed adjacent to the N + . In addition,
The extension 204 is formed shallower than the n + diffusion region 208. Also, extension 204
And n + diffusion region 208 constitute a source / drain diffusion layer.

【０２５０】この工程において、絶縁膜２０５はゲート
側壁２０７を形成時に行うエッチングのエッチングスト
ッパーとして用いられるだけでなく、ｎ+ 拡散領域２０
８を形成するためのイオン注入時にチャネリングの発生
を防止する役割をも果たす。以上のようにして形成した
ｎ+ 拡散領域２０８の実効的な深さ、すなわち酸化膜２
０２からの深さは、実際の深さに比べてエクステンショ
ン２０４の厚さだけ浅くなる。ここで、ＳＡＬＩＣＩＤ
Ｅ法を用いて、ソース・ドレイン領域上にシリサイド膜
を形成する場合は、上記工程を実施後、絶縁膜２０５の
露出部を除去し、ＴｉやＣｏ等の金属からなる金属膜
（図示せず）を形成する。さらに、この金属とｎ+ 拡散
領域２０８を構成するＳｉとをＲＴＡ等により反応さ
せ、未反応の金属を硫酸と過酸化水素とを含有する混合
液等で除去する。以上のようにしてシリサイド膜を形成
することができる。In this step, the insulating film 205 is used not only as an etching stopper for the etching performed when the gate sidewall 207 is formed, but also in the n + diffusion region 20.
8 also plays a role in preventing the occurrence of channeling at the time of ion implantation for forming 8. The effective depth of n + diffusion region 208 formed as described above, ie, oxide film 2
The depth from 02 becomes shallower by the thickness of the extension 204 than the actual depth. Where SALICID
When a silicide film is formed on the source / drain regions by using the E method, after performing the above steps, the exposed portion of the insulating film 205 is removed, and a metal film (not shown) made of a metal such as Ti or Co is used. ) Is formed. Further, this metal and Si constituting n + diffusion region 208 are reacted by RTA or the like, and the unreacted metal is removed with a mixed solution containing sulfuric acid and hydrogen peroxide or the like. As described above, a silicide film can be formed.

【０２５１】次に、図３５（ｆ）に示すように、基板２
０１のｎ+ 拡散領域２０８を形成した面の全体に、Ｓｉ
Ｏ2 等からなる絶縁膜２０９を形成する。さらに、図３
５（ｇ）に示すように、ＣＭＰ法等を用いてその表面の
平滑化を行う。この平滑化は、ゲート側壁２０７が露出
しないように、及びダミーゲート配線２０３の上面が露
出するように行う。Next, as shown in FIG.
01 on the entire surface on which the n + diffusion region 208 is formed.
An insulating film 209 made of O 2 or the like is formed. Further, FIG.
As shown in FIG. 5 (g), the surface is smoothed using a CMP method or the like. This smoothing is performed so that the gate side wall 207 is not exposed and the upper surface of the dummy gate wiring 203 is exposed.

【０２５２】その後、図３５（ｈ）に示すように、ダミ
ーゲート配線２０３を除去する。本例のように、ダミー
ゲート配線２０３がＳｉ3 Ｎ4 で構成され、絶縁膜２０
９がＳｉＯ2 で構成される場合は、熱リン酸を用いるこ
とによりダミーゲート配線２０３のみを選択的に除去す
ることができる。また、本例においては、ダミーゲート
配線２０３をＳｉ3 Ｎ4 で構成し、絶縁膜２０５をＳｉ
Ｏ2 で構成し、絶縁膜２０９をＳｉＯ2 で構成したが、
図３５（ｅ）に示す状態においてダミーゲート配線２０
３のみを選択的に除去することが可能であれば、他の材
料を用いてもよい。ただし、ダミーゲート配線２０３を
除去する際に、チャネル部にダメージを与えることなく
ダミーゲート配線のみを選択的にエッチングすることが
可能であることが望ましい。また、ここで、トランジス
タの閾値を調節するために、イオン注入を行ってもよ
い。この場合、チャネル部にのみ選択的にイオン注入を
行うことができるため、ソース・ドレイン拡散層の接合
容量を増大させることがない。Thereafter, as shown in FIG. 35H, the dummy gate wiring 203 is removed. As in this example, the dummy gate wiring 203 is made of Si 3 N 4 and the insulating film 20 is formed.
When 9 is made of SiO 2 , only the dummy gate wiring 203 can be selectively removed by using hot phosphoric acid. In this example, the dummy gate wiring 203 is made of Si 3 N 4 , and the insulating film 205 is made of Si 3 N 4.
O 2 and the insulating film 209 was made of SiO 2 ,
In the state shown in FIG.
Other materials may be used as long as only 3 can be selectively removed. However, when the dummy gate wiring 203 is removed, it is desirable that only the dummy gate wiring can be selectively etched without damaging the channel portion. Here, ion implantation may be performed in order to adjust the threshold value of the transistor. In this case, since ion implantation can be selectively performed only in the channel portion, the junction capacitance of the source / drain diffusion layers does not increase.

【０２５３】次に、図３６（ｉ）に示すように、絶縁膜
２０５の露出部及び酸化膜２０２を希フッ酸を含有する
液等を用いて除去する。さらに、図３６（ｊ）に示すよ
うに、ゲート絶縁膜２１０、反応防止層２１１、及びゲ
ート電極材料膜２１２を順次積層する。Next, as shown in FIG. 36 (i), the exposed portions of the insulating film 205 and the oxide film 202 are removed using a solution containing diluted hydrofluoric acid. Further, as shown in FIG. 36J, a gate insulating film 210, a reaction prevention layer 211, and a gate electrode material film 212 are sequentially stacked.

【０２５４】ゲート絶縁膜２１０は、例えばＴａ2 Ｏ5
やＢＳＴのような高誘電体化合物であることが好まし
い。また、ゲート絶縁膜２１０は、ＣＶＤ法を用いて形
成することが好ましい。ＣＶＤ法を用いることにより、
ゲート絶縁膜２１０を溝部の形状に対応した形状に形成
することができる。The gate insulating film 210 is made of, for example, Ta 2 O 5
It is preferably a high-dielectric compound such as BST or BST. Further, the gate insulating film 210 is preferably formed by a CVD method. By using the CVD method,
The gate insulating film 210 can be formed in a shape corresponding to the shape of the groove.

【０２５５】反応防止層２１１は、ゲート絶縁膜２１０
とゲート電極材料膜２１２との間の反応を防止するため
に設けられる。したがって、ゲート絶縁膜２１０とゲー
ト電極材料膜２１２とが熱的な反応を生じにくい、或い
はゲート電極材料がゲート絶縁膜２１０中への拡散を生
じにくい場合、反応防止層２１１は必ずしも設ける必要
はない。反応防止層２１１を構成する材料は、ゲート絶
縁膜２１０を構成する材料とゲート電極材料との組み合
せに応じて決定されるべきである。反応防止層は、一般
に、ＴｉＮ、ＴａＮ及びＷＮx 等の金属窒化物や、金属
と窒素とシリコンとを含有する三元系化合物等で構成さ
れる。The reaction preventing layer 211 is formed of the gate insulating film 210
To prevent a reaction between the gate electrode material film 212 and the gate electrode material film 212. Therefore, when the gate insulating film 210 and the gate electrode material film 212 hardly cause a thermal reaction or the gate electrode material hardly diffuses into the gate insulating film 210, the reaction prevention layer 211 is not necessarily provided. . The material forming the reaction prevention layer 211 should be determined according to the combination of the material forming the gate insulating film 210 and the gate electrode material. The reaction preventing layer is generally, TiN, or a metal nitride such TaN and WN x, composed of ternary compounds containing a metal, nitrogen and silicon.

【０２５６】ゲート電極材料膜２１２は、ＷやＡｌ等の
金属を主成分とする材料で構成されることが好ましい。
また、ゲート電極材料膜２１２は、ＣＶＤ法を用いて形
成することが好ましい。ＣＶＤ法を用いた場合、ゲート
電極材料膜２１２を良好な形状に形成することが可能と
なる。また、ゲート電極材料膜２１２を良好な形状に形
成することが可能であれば、ＰＶＤ法を用いてもよい。The gate electrode material film 212 is preferably made of a material mainly containing a metal such as W or Al.
Further, the gate electrode material film 212 is preferably formed by a CVD method. When the CVD method is used, the gate electrode material film 212 can be formed in a good shape. In addition, as long as the gate electrode material film 212 can be formed in a favorable shape, a PVD method may be used.

【０２５７】また、以下の方法を用いることによりゲー
ト電極材料膜２１２をＡｌで構成することができる。す
なわち、まず、減圧ＣＶＤ法を用いて溝部をアモルファ
スシリコンで埋め込み、さらにその上にＡｌ及びＴｉを
堆積する。次に、これを４５０℃程度の温度に加熱す
る。それにより、溝部中のＳｉはＡｌ層中に拡散する。
拡散したＳｉはＴｉと反応して、ＴｉＳｉx を形成す
る。ＴｉＳｉx は安定な化合物であるＳｉはＴｉ中に固
定され、その結果、溝部内のＳｉはＡｌで置換される。The gate electrode material film 212 can be made of Al by using the following method. That is, first, the trench is filled with amorphous silicon by using a low pressure CVD method, and Al and Ti are further deposited thereon. Next, this is heated to a temperature of about 450 ° C. Thereby, Si in the groove part diffuses into the Al layer.
Diffused Si reacts with Ti, forms a TiSi x. TiSi x is Si is stable compounds are fixed in Ti, the result, Si in the groove is replaced by Al.

【０２５８】図３６（ｊ）に示す工程を実施した後、図
３６（ｋ）に示すように、ＣＭＰ法等を用いて平坦化を
行う。この平坦化は、絶縁膜２０９が露出するように行
う。このようにして、溝部内にゲート電極２１２を形成
する。After performing the step shown in FIG. 36 (j), as shown in FIG. 36 (k), planarization is performed by using a CMP method or the like. This planarization is performed so that the insulating film 209 is exposed. Thus, the gate electrode 212 is formed in the groove.

【０２５９】以上示した本発明の第１４の実施形態によ
ると、ソース・ドレイン領域とゲート電極との重なりを
非常に小さくすることができるので、ゲート電極とソー
ス・ドレイン領域との間の寄生容量を低減することがで
きる。さらに、第１４の実施形態によると、ソース・ド
レイン領域は十分な厚さで形成され、かつその実効的な
深さは浅く制御される。したがって、サイズを縮小した
場合においても、パンチスルーの発生を防止することが
可能となる。According to the fourteenth embodiment of the present invention described above, since the overlap between the source / drain region and the gate electrode can be made very small, the parasitic capacitance between the gate electrode and the source / drain region can be reduced. Can be reduced. Further, according to the fourteenth embodiment, the source / drain regions are formed with a sufficient thickness, and the effective depth is controlled to be small. Therefore, even when the size is reduced, it is possible to prevent punch-through from occurring.

【０２６０】次に、本発明の第１５の実施形態について
説明する。本実施形態においてはＣＭＯＳが作製され、
エクステンションを形成するための導電性不純物のドー
ピング方法が第１４の実施形態とは異なる。Next, a fifteenth embodiment of the present invention will be described. In the present embodiment, a CMOS is manufactured,
A method of doping conductive impurities for forming an extension is different from that of the fourteenth embodiment.

【０２６１】図３７に、本発明の第１５の実施形態に係
る半導体装置の製造工程を概略的に示す。なお、図３７
において（ａ）〜（ｄ）は断面図である。FIG. 37 schematically shows a process of manufacturing a semiconductor device according to the fifteenth embodiment of the present invention. Note that FIG.
1A to 1D are cross-sectional views.

【０２６２】まず、図３７（ａ）に示すように、シリコ
ン基板２０１の表面領域に、素子分離２０６、ｐ型ウェ
ル領域２２１、及びｎ型ウェル領域２２２を形成する。
次に、基板２０１の素子分離２０６等を形成した面上
に、酸化膜２０２及びＳｉ3 Ｎ4 等の材料からなる薄膜
２０３を順次形成する。First, as shown in FIG. 37A, an element isolation 206, a p-type well region 221, and an n-type well region 222 are formed in a surface region of a silicon substrate 201.
Next, an oxide film 202 and a thin film 203 made of a material such as Si 3 N 4 are sequentially formed on the surface of the substrate 201 on which the element isolation 206 and the like are formed.

【０２６３】さらに、図３７（ｂ）に示すように、ｐ型
ウェル領域２２１上に位置する薄膜２０３をパターニン
グして、ダミーゲート配線２０３Ａを形成する。その
後、図３７（ｃ）に示すように、酸化膜２０２の露出部
を希フッ酸を含有する液等を用いて除去する。次に、そ
れにより露出した基板２０１の表面をシードとして用い
てシリコンの選択エピタキシャル成長を行い、厚さ２０
ｎｍ程度の結晶シリコン膜２０４Ａを形成する。なお、
この選択エピタキシャル成長を、ＡｓＨ3 及びＰＨ3 等
のガスを含有する雰囲気下で行うことにより、結晶シリ
コン膜２０４Ａ中にｎ型の不純物をドーピングする。そ
の後、結晶シリコン膜２０４Ａの表面を酸化するか、或
いはＣＶＤ法等を用いることにより、厚さ１０ｎｍ程度
のシリコン酸化膜２０５を形成する。Further, as shown in FIG. 37B, the thin film 203 located on the p-type well region 221 is patterned to form a dummy gate wiring 203A. Thereafter, as shown in FIG. 37C, the exposed portion of the oxide film 202 is removed using a solution containing diluted hydrofluoric acid or the like. Next, using the exposed surface of the substrate 201 as a seed, selective epitaxial growth of silicon is performed to a thickness of 20 μm.
A crystalline silicon film 204A of about nm is formed. In addition,
This selective epitaxial growth is performed in an atmosphere containing gases such as AsH 3 and PH 3, thereby doping the crystalline silicon film 204A with n-type impurities. Thereafter, a silicon oxide film 205 having a thickness of about 10 nm is formed by oxidizing the surface of the crystalline silicon film 204A or by using a CVD method or the like.

【０２６４】次に、図３７（ｄ）に示すように、ｎ型ウ
ェル領域２２２上に位置する薄膜２０３をパターニング
して、ダミーゲート配線２０３Ｂを形成する。その後、
上述した方法により、酸化膜２０２の露出部を希フッ酸
を含有する液等を用いて除去する。次に、それにより露
出した基板２０１の表面をシードとして用いてシリコン
の選択エピタキシャル成長を行い、厚さ２０ｎｍ程度の
結晶シリコン膜２０４Ｂを形成する。なお、この選択エ
ピタキシャル成長を、Ｂ2 Ｈ6 等のガスを含有する雰囲
気下で行うことにより、結晶シリコン膜２０４Ｂ中にｐ
型の不純物をドーピングする。その後、結晶シリコン膜
２０４Ｂの表面を酸化するか、或いはＣＶＤ法等を用い
ることにより、厚さ１０ｎｍ程度のシリコン酸化膜（図
示せず）を形成する。Next, as shown in FIG. 37D, the thin film 203 located on the n-type well region 222 is patterned to form a dummy gate wiring 203B. afterwards,
By the above-described method, the exposed portion of the oxide film 202 is removed using a solution containing diluted hydrofluoric acid or the like. Next, selective epitaxial growth of silicon is performed using the exposed surface of the substrate 201 as a seed to form a crystalline silicon film 204B having a thickness of about 20 nm. By performing this selective epitaxial growth in an atmosphere containing a gas such as B 2 H 6 , p
Doping with a type impurity. Thereafter, a silicon oxide film (not shown) having a thickness of about 10 nm is formed by oxidizing the surface of the crystalline silicon film 204B or by using a CVD method or the like.

【０２６５】次に、第１４の実施形態において図３５
（ｆ）〜（ｈ）及び図３６（ｉ）〜（ｋ）に関して説明
した工程を実施することによりＭＩＳＦＥＴを得る。Next, in the fourteenth embodiment, FIG.
The MISFET is obtained by performing the steps described with reference to (f) to (h) and FIGS. 36 (i) to (k).

【０２６６】以上説明した第１５の実施形態によると、
第１４の実施形態において説明した効果を得ることがで
きる。また、エクステンションを形成するためにイオン
注入法を用いた場合、ゲート電極のパターニングとドー
ピングとにおいて、計３回のＰＥＰ（Photo Engraving
Process ）が必要である。それに対し、本実施形態によ
ると、ＰＥＰを２回に削減することができる。また、イ
オン注入法を用いた場合、不純物濃度は基板表面から深
部へ向けて低下するのに対し、本実施形態によると、導
電性不純物の濃度勾配を生ずることはない。そのため、
導電性不純物が均一かつ高い濃度で含有されたエクステ
ンションを形成することができる。したがって、第１５
の実施形態によると、寄生抵抗をより低減することが可
能となる。According to the fifteenth embodiment described above,
The effects described in the fourteenth embodiment can be obtained. When the ion implantation method is used to form the extension, PEP (Photo Engraving) is performed a total of three times in patterning and doping of the gate electrode.
Process) is required. On the other hand, according to the present embodiment, PEP can be reduced to twice. Further, when the ion implantation method is used, the impurity concentration decreases from the substrate surface to the deep portion, but according to the present embodiment, no concentration gradient of the conductive impurity occurs. for that reason,
An extension in which conductive impurities are contained uniformly and at a high concentration can be formed. Therefore, the fifteenth
According to the embodiment, the parasitic resistance can be further reduced.

【０２６７】[0267]

【発明の効果】以上示したように、本発明によると、ソ
ース・ドレイン電極の形成に先立ってゲート構造と素子
分離絶縁膜とが形成される。これらゲート構造及び素子
分離絶縁膜の形成は、ゲート構造の上面の高さが素子分
離絶縁膜の上面の高さと等しい或いはより低くなるよう
に、及びゲート構造と交差し且つゲート構造に分断され
た溝部が形成されるように行われる。また、ソース・ド
レイン電極は上記溝部内に自己整合的に形成される。し
たがって、本発明によると、隣接するトランジスタ間の
絶縁状態を良好に維持することができ、高密度微細トラ
ンジスタを実現することが可能となる。As described above, according to the present invention, the gate structure and the element isolation insulating film are formed prior to the formation of the source / drain electrodes. The formation of the gate structure and the element isolation insulating film was performed such that the height of the upper surface of the gate structure was equal to or lower than the height of the upper surface of the element isolation insulating film, and was intersected with the gate structure and divided into gate structures. This is performed so that a groove is formed. Further, the source / drain electrodes are formed in a self-aligned manner in the groove. Therefore, according to the present invention, the insulating state between adjacent transistors can be favorably maintained, and a high-density fine transistor can be realized.

【０２６８】また、本発明によると、ソース・ドレイン
領域とゲート電極との重なりを非常に小さくすることが
できるので、ゲート電極とソース・ドレイン領域との間
の寄生容量を低減することができる。さらに、本発明に
よると、ソース・ドレイン領域を十分な厚さで形成し、
かつその実効的な深さを浅く制御することができる。し
たがって、本発明によると、サイズを縮小した場合にお
いても、パンチスルーの発生を防止することが可能とな
る。Further, according to the present invention, the overlap between the source / drain region and the gate electrode can be made very small, so that the parasitic capacitance between the gate electrode and the source / drain region can be reduced. Further, according to the present invention, the source / drain regions are formed with a sufficient thickness,
In addition, the effective depth can be controlled to be shallow. Therefore, according to the present invention, it is possible to prevent the occurrence of punch-through even when the size is reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態に係る製造工程を概略
的に示す斜視図。FIG. 1 is a perspective view schematically showing a manufacturing process according to a first embodiment of the present invention.

【図２】本発明の第１の実施形態に係る製造工程を概略
的に示す斜視図。FIG. 2 is a perspective view schematically showing a manufacturing process according to the first embodiment of the present invention.

【図３】本発明の第１の実施形態に係る製造工程を概略
的に示す図。FIG. 3 is a view schematically showing a manufacturing process according to the first embodiment of the present invention.

【図４】本発明の第１の実施形態に係る製造工程を概略
的に示す断面図。FIG. 4 is a sectional view schematically showing a manufacturing process according to the first embodiment of the present invention.

【図５】本発明の第１の実施形態に係る半導体装置を示
す斜視図。FIG. 5 is a perspective view showing the semiconductor device according to the first embodiment of the present invention.

【図６】本発明の第２の実施形態に係る製造工程を概略
的に示す断面図。FIG. 6 is a sectional view schematically showing a manufacturing process according to a second embodiment of the present invention.

【図７】本発明の第３の実施形態に係る製造工程を概略
的に示す斜視図。FIG. 7 is a perspective view schematically showing a manufacturing process according to a third embodiment of the present invention.

【図８】本発明の第４の実施形態に係る製造工程を概略
的に示す斜視図。FIG. 8 is a perspective view schematically showing a manufacturing process according to a fourth embodiment of the present invention.

【図９】本発明の第４の実施形態に係る製造工程を概略
的に示す斜視図。FIG. 9 is a perspective view schematically showing a manufacturing process according to a fourth embodiment of the present invention.

【図１０】本発明の第５の実施形態に係る製造工程を概
略的に示す斜視図。FIG. 10 is a perspective view schematically showing a manufacturing process according to a fifth embodiment of the present invention.

【図１１】本発明の第７の実施形態に係る製造工程を概
略的に示す図。FIG. 11 is a view schematically showing a manufacturing process according to a seventh embodiment of the present invention.

【図１２】本発明の第８の実施形態に係る製造工程を概
略的に示す斜視図。FIG. 12 is a perspective view schematically showing a manufacturing process according to an eighth embodiment of the present invention.

【図１３】本発明の第９の実施形態に係る半導体装置の
製造工程を概略的に示す断面図。FIG. 13 is a sectional view schematically showing a manufacturing process of a semiconductor device according to a ninth embodiment of the present invention.

【図１４】本発明の第９の実施形態に係る半導体装置の
製造工程を概略的に示す断面図。FIG. 14 is a sectional view schematically showing a manufacturing process of a semiconductor device according to a ninth embodiment of the present invention.

【図１５】本発明の第９の実施形態に係る半導体装置の
製造工程を概略的に示す図。FIG. 15 is a view schematically showing a manufacturing process of a semiconductor device according to a ninth embodiment of the present invention.

【図１６】本発明の第１０の実施形態に係る半導体装置
の製造工程を概略的に示す図。FIG. 16 is a view schematically showing a manufacturing process of the semiconductor device according to the tenth embodiment of the present invention.

【図１７】本発明の第１０の実施形態に係る半導体装置
の製造工程を概略的に示す図。FIG. 17 is a view schematically showing a manufacturing process of the semiconductor device according to the tenth embodiment of the present invention.

【図１８】本発明の第１０の実施形態に係る半導体装置
の製造工程を概略的に示す図。FIG. 18 is a view schematically showing a manufacturing process of the semiconductor device according to the tenth embodiment of the present invention.

【図１９】本発明の第１０の実施形態に係る半導体装置
の製造工程を概略的に示す平面図。FIG. 19 is a plan view schematically showing a manufacturing step of the semiconductor device according to the tenth embodiment of the present invention.

【図２０】本発明の第１０の実施形態に係る半導体装置
の製造工程を概略的に示す平面図。FIG. 20 is a plan view schematically showing a manufacturing step of the semiconductor device according to the tenth embodiment of the present invention.

【図２１】本発明の第１０の実施形態に係る半導体装置
の製造工程を概略的に示す平面図。FIG. 21 is a plan view schematically showing a manufacturing step of the semiconductor device according to the tenth embodiment of the present invention.

【図２２】本発明の第１０の実施形態に係る半導体装置
の製造工程を概略的に示す平面図。FIG. 22 is a plan view schematically showing a manufacturing step of the semiconductor device according to the tenth embodiment of the present invention.

【図２３】本発明の第１０の実施形態に係る半導体装置
の製造工程を概略的に示す平面図。FIG. 23 is a plan view schematically showing a manufacturing step of the semiconductor device according to the tenth embodiment of the present invention.

【図２４】本発明の第１１の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 24 is a sectional view schematically showing a manufacturing step of the semiconductor device according to the eleventh embodiment of the present invention.

【図２５】本発明の第１１の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 25 is a sectional view schematically showing a manufacturing step of the semiconductor device according to the eleventh embodiment of the present invention.

【図２６】本発明の第１１の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 26 is a sectional view schematically showing a manufacturing step of the semiconductor device according to the eleventh embodiment of the present invention.

【図２７】本発明の第１１の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 27 is a sectional view schematically showing a manufacturing step of the semiconductor device according to the eleventh embodiment of the present invention.

【図２８】本発明の第１２の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 28 is a sectional view schematically showing a manufacturing step of the semiconductor device according to the twelfth embodiment of the present invention;

【図２９】本発明の第１２の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 29 is a cross-sectional view schematically showing a manufacturing step of the semiconductor device according to the twelfth embodiment of the present invention.

【図３０】本発明の第１３の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 30 is a sectional view schematically showing a manufacturing step of the semiconductor device according to the thirteenth embodiment of the present invention;

【図３１】本発明の第９〜第１３の実施形態に係る半導
体装置の製造方法を概略的に示す図。FIG. 31 is a view schematically showing a method for manufacturing a semiconductor device according to ninth to thirteenth embodiments of the present invention.

【図３２】従来の及び本発明の第１〜第１３の実施形態
に係るＭＯＳＦＥＴの製造方法を概略的に示す断面図。FIG. 32 is a cross-sectional view schematically showing a conventional method for manufacturing a MOSFET according to the first to thirteenth embodiments of the present invention.

【図３３】従来の及び本発明の第１〜第１３の実施形態
に係るＭＯＳＦＥＴの素子分離領域の幅とショートイー
ルドとの関係を示すグラフ。FIG. 33 is a graph showing the relationship between the width of the element isolation region and the short yield of conventional MOSFETs and the first to thirteenth embodiments of the present invention.

【図３４】本発明の第１４の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 34 is a cross-sectional view schematically showing a manufacturing step of the semiconductor device according to the fourteenth embodiment of the present invention.

【図３５】本発明の第１４の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 35 is a sectional view schematically showing a manufacturing step of the semiconductor device according to the fourteenth embodiment of the present invention;

【図３６】本発明の第１４の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 36 is a sectional view schematically showing a manufacturing step of the semiconductor device according to the fourteenth embodiment of the present invention;

【図３７】本発明の第１５の実施形態に係る半導体装置
の製造工程を概略的に示す断面図。FIG. 37 is a cross-sectional view schematically showing a manufacturing step of the semiconductor device according to the fifteenth embodiment of the present invention.

【図３８】従来のＭＯＳＦＥＴを概略的に示す断面図。FIG. 38 is a sectional view schematically showing a conventional MOSFET.

【図３９】エレベイティッドソース・ドレイン構造を有
する従来のＭＯＳＦＥＴの製造工程を概略的に示す断面
図。FIG. 39 is a sectional view schematically showing a manufacturing process of a conventional MOSFET having an elevated source / drain structure.

【符号の説明】[Explanation of symbols]

１１，１０１，１５１，２０１…基板 １２，１６，２０，５３，１０２，１０５…酸化膜 １０７，１０９，１３１，２０２，１０６…酸化膜 １３，２１，１０８，１３７…シリコン窒化膜 １４，１７，１９，２３，１０４，１１２…溝部 １５，１５２，１５３…素子領域 １８，５２，１０３，１１１…ポリシリコン膜 ２２，１３０，２０４，２０４Ａ，２０４Ｂ…結晶シリ
コン膜 ２２Ａ…ラテラルグロウス部 ２４，５１，１３２，２１０…ゲート絶縁膜 ２５…ゲート配線 ３１…ＴＥＯＳ酸化膜、メタル材料膜 ３２…シリコン窒化膜、アルミナ膜 ４１，４２…ＴＥＯＳ酸化膜 １１０，２０７…側壁 １１１Ａ，１２０，１３６…レジスト膜 １１４…シリサイド膜 １３３…チャネル領域 １３４…薄膜 １１３…Ｗ膜 １３５…Ａｌ膜 １３８，２０５，２０９…絶縁膜 １３９…金属 １５４…素子分離領域 １５５…ゲート配線パターン １５６…インバーター回路 １５７…ワード線 １５８…接合配線領域パターン １７０…フリップフロップ回路 １５９，１６０…接合配線 １６１〜１６３…コンタクト領域 １６４…ビット線 １６５…Ｖ＋線 １６６…Ｖ−線 ２０３，２０３Ａ，２０３Ｂ…ダミーゲート配線 ２０４…エクステンション ２０６…トレンチ素子分離 ２０８…ｎ+ 拡散領域 ２１１…反応防止層 ２１２…ゲート電極材料膜 ２２１，２２２…ウェル領域11, 101, 151, 201 ... substrate 12, 16, 20, 53, 102, 105 ... oxide film 107, 109, 131, 202, 106 ... oxide film 13, 21, 108, 137 ... silicon nitride film 14, 17, 19, 23, 104, 112 ... groove 15, 152, 153 ... element region 18, 52, 103, 111 ... polysilicon film 22, 130, 204, 204A, 204B ... crystalline silicon film 22A ... lateral grouse portion 24, 51, 132, 210 gate insulating film 25 gate wiring 31 TEOS oxide film, metal material film 32 silicon nitride film, alumina film 41, 42 TEOS oxide film 110, 207 sidewall 111A, 120, 136 resist film 114 Silicide film 133 Channel region 134 Thin film 113 W film 135 Al film 13 205, 209 insulating film 139 metal 154 element isolation region 155 gate wiring pattern 156 inverter circuit 157 word line 158 junction wiring region pattern 170 flip-flop circuit 159, 160 junction wiring 161 to 163 contact Region 164 Bit line 165 V + line 166 V- line 203, 203A, 203B Dummy gate wiring 204 Extension 206 Trench isolation 208 N + diffusion region 211 Reaction prevention layer 212 Gate electrode material film 221 222: Well area

───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤坂 泰志 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Yasushi Akasaka 8 Shinsugita-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture Inside the Toshiba Yokohama Office (72) Inventor Yoshitaka Tsunashima 8 Shinsugita-cho, Isogo-ku, Yokohama-shi, Kanagawa Company Toshiba Yokohama Office

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】ａ）基板の一方の主面上に、 ダミーゲート電極及び少なくとも底面に絶縁膜を有する
ゲート電極のいずれか一方を含むゲート構造と、 素子分離絶縁膜とを、 前記基板の表面に前記ダミーゲート電極或いは前記ゲー
ト電極により分断された第１の溝部を形成するように、
前記ダミーゲート電極及びゲート電極の一方が前記第１
の溝部内に位置するように、及び前記ゲート構造の上面
が前記素子分離絶縁膜の上面の高さに対して等しい或い
は低い高さを有するように形成する工程、及び ｂ）前記第１の溝部内にソース電極及びドレイン電極を
形成する工程を具備することを特徴とする半導体装置の
製造方法。A) a gate structure including one of a dummy gate electrode and a gate electrode having an insulating film on at least a bottom surface on one main surface of the substrate, and an element isolation insulating film; To form a first trench portion divided by the dummy gate electrode or the gate electrode,
One of the dummy gate electrode and the gate electrode is the first
Forming the upper surface of the gate structure to be equal to or lower than the height of the upper surface of the element isolation insulating film; and b) forming the first groove portion Forming a source electrode and a drain electrode in the semiconductor device. 【請求項２】前記ゲート構造は、ダミーゲート配線と前
記ダミーゲート電極とからなる第１のゲート構造、及び
それぞれ少なくとも底面に絶縁膜を有するゲート配線と
前記ゲート電極とからなる第２のゲート構造のいずれか
一方からなり、 前記ダミーゲート配線及びゲート配線は、前記素子分離
絶縁膜上に形成され、前記ダミーゲート電極及びゲート
電極とそれぞれ接続され、及び前記第１の溝部と交差す
ることを特徴とする請求項１に記載の半導体装置の製造
方法。2. A gate structure comprising: a first gate structure including a dummy gate wiring and a dummy gate electrode; and a second gate structure including a gate wiring having an insulating film on at least a bottom surface and the gate electrode. Wherein the dummy gate wiring and the gate wiring are formed on the element isolation insulating film, are respectively connected to the dummy gate electrode and the gate electrode, and intersect with the first groove. The method of manufacturing a semiconductor device according to claim 1. 【請求項３】前記ソース及びドレイン電極を形成する工
程の前に、前記第１の溝部の底面上にエピタキシャル成
長法を用いて半導体膜を形成する工程、及び前記半導体
膜中に、ソース拡散層及びドレイン拡散層をそれぞれ形
成する工程を具備することを特徴とする請求項１に記載
の半導体装置の製造方法。3. A step of forming a semiconductor film on the bottom surface of the first trench by using an epitaxial growth method before the step of forming the source and drain electrodes, and a step of forming a source diffusion layer and a semiconductor layer in the semiconductor film. 2. The method according to claim 1, further comprising a step of forming each of the drain diffusion layers. 【請求項４】前記ソース及びドレイン電極を形成する工
程は、 前記基板の一方の主面の全面に、前記ソース及びドレイ
ン電極を構成する材料、或いは前記ソース及びドレイン
電極を形成するのに用いられる材料からなる第１の薄膜
を形成すること、及び前記第１の薄膜の前記第１の溝部
の外側に位置する部分をＣＭＰ法を用いて除去すること
を含むことを特徴とする請求項１に記載の半導体装置の
製造方法。4. The step of forming the source and drain electrodes is used to form a material constituting the source and drain electrodes or the source and drain electrodes on the entire surface of one main surface of the substrate. 2. The method according to claim 1, further comprising: forming a first thin film made of a material; and removing a portion of the first thin film located outside the first groove by using a CMP method. The manufacturing method of the semiconductor device described in the above. 【請求項５】 前記ゲート構造は、前記ダミーゲート電
極及び前記少なくとも底面に絶縁膜を有するゲート電極
のいずれか一方からなることを特徴とする請求項１に記
載の半導体装置の製造方法。5. The method according to claim 1, wherein the gate structure includes one of the dummy gate electrode and the gate electrode having an insulating film on at least a bottom surface. 【請求項６】 前記ゲート構造及び素子分離絶縁膜を形
成する工程は、前記素子分離絶縁膜の一部及び前記ゲー
ト構造上に位置し、且つ上面の高さが前記素子分離絶縁
膜の上面の高さよりも高いダミー配線を形成することを
含むことを特徴とする請求項５に記載の半導体装置の製
造方法。6. The step of forming the gate structure and the element isolation insulating film, wherein the step of forming the gate structure and the element isolation insulating film is performed on a part of the element isolation insulating film and the gate structure, and the height of the top surface is 6. The method according to claim 5, further comprising forming a dummy wiring higher than the height. 【請求項７】 前記ソース及びドレイン電極を形成する
工程の前に、 前記基板の一方の主面の全面に第４の薄膜を形成する工
程、 前記第４の薄膜を研磨して前記ダミー配線の上面を露出
させる工程、及び前記ダミー配線を除去して前記薄膜に
第４の溝部を形成する工程を具備することを特徴とする
請求項６に記載の半導体装置の製造方法。7. A step of forming a fourth thin film on the entire surface of one main surface of the substrate before the step of forming the source and drain electrodes, and polishing the fourth thin film to form the dummy wiring. 7. The method according to claim 6, further comprising: exposing an upper surface; and forming a fourth groove in the thin film by removing the dummy wiring. 【請求項８】基板の一方の主面上にダミーゲート配線を
形成する工程、 前記基板の一方の主面の露出した表面上に、エピタキシ
ャル成長法を用いて半導体膜を形成する工程、及び前記
半導体膜上に、絶縁体からなり前記ダミーゲート配線の
側面を覆うゲート側壁を形成する工程を具備することを
特徴とする半導体装置の製造方法。8. A step of forming a dummy gate wiring on one main surface of the substrate, a step of forming a semiconductor film on an exposed surface of the one main surface of the substrate by epitaxial growth, and A method of manufacturing a semiconductor device, comprising: forming a gate side wall made of an insulator on a film and covering a side surface of the dummy gate wiring. 【請求項９】 基板、 前記基板の一方の主面上に形成された素子分離絶縁膜、 前記基板の一方の主面上に形成されたゲート電極、 前記素子分離絶縁膜上に形成され、前記ゲート電極と接
続されたゲート配線、 前記基板の一方の主面上に、前記ゲート電極を挟んで対
向して設けられたソース電極及びドレイン電極、及び前
記ゲート電極及び配線の底面及び側面上に形成された絶
縁膜を具備し、 前記ゲート電極、ゲート配線、ソース電極及びドレイン
電極は、上面の高さが前記素子分離絶縁膜の上面の高さ
と等しい或いは低いことを特徴とする半導体装置。9. A substrate, an element isolation insulating film formed on one main surface of the substrate, a gate electrode formed on one main surface of the substrate, A gate wiring connected to a gate electrode, a source electrode and a drain electrode provided on one main surface of the substrate with the gate electrode interposed therebetween, and formed on bottom and side surfaces of the gate electrode and the wiring. A gate electrode, a gate wiring, a source electrode, and a drain electrode, wherein a height of an upper surface is equal to or lower than a height of an upper surface of the element isolation insulating film. 【請求項１０】 基板、 前記基板の一方の主面上に形成されたゲート配線、 前記基板と前記ゲート配線との間、及び前記ゲート配線
の側面上に形成された絶縁膜、 前記基板の一方の主面上に半導体をエピタキシャル成長
してなり、前記ゲート配線の両側にそれぞれ配置された
１対の薄膜、及び前記１対の薄膜上に形成され、前記ゲ
ート配線の側面を覆い絶縁体からなるゲート側壁を具備
することを特徴とする半導体装置。10. A substrate, a gate wiring formed on one main surface of the substrate, an insulating film formed between the substrate and the gate wiring, and on a side surface of the gate wiring, one of the substrates A pair of thin films disposed on both sides of the gate wiring, and a gate formed on the pair of thin films and covering the side surfaces of the gate wiring and made of an insulator. A semiconductor device comprising a side wall.
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