KR100527080B1 - Method of manufacturing TFT array substrate - Google Patents
Method of manufacturing TFT array substrate Download PDFInfo
- Publication number
- KR100527080B1 KR100527080B1 KR10-1999-0031420A KR19990031420A KR100527080B1 KR 100527080 B1 KR100527080 B1 KR 100527080B1 KR 19990031420 A KR19990031420 A KR 19990031420A KR 100527080 B1 KR100527080 B1 KR 100527080B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- photoresist
- film
- thickness
- gate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
Abstract
본 발명은 박막 트랜지스터 액정표시소자에 관한 것으로, 보다 상세하게는, 백 채널 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다. 본 발명의 박막 트랜지스터 어레이 기판의 제조방법은, 투명성 절연 기판 상에 게이트 라인을 형성하는 단계; 상기 게이트 라인을 덮도록, 상기 투명성 절연 기판 상에 게이트 절연막을 증착하는 단계; 상기 게이트 라인 상부의 게이트 절연막 상에 반도체층을 형성하는 단계; 상기 결과물의 상부에 제1두께로 제1감광막을 도포하는 단계; 상기 제1감광막에 대하여 게이트 라인을 마스크로 하여 백 노광하고, 상기 백 노광된 제1감광막을 현상하여 상기 반도체층 상에 제1감광막 패턴을 형성하는 단계; 상기 결과물 상에 도핑된비정질실리콘층과 금속막을 차례로 증착하는 단계; 상기 금속막 상에 제1두께보다 작은 제2두께로 제2감광막을 도포하는 단계; 상기 제2감광막을 노광 및 현상하여, 소오스 및 드레인 전극을 정의하는 제2감광막 패턴을 형성하는 단계; 상기 제1 및 제2감광막 패턴을 마스크로해서 금속막과 도핑된 비정질실리콘층을 식각하여, 소오스 및 드레인 전극과 오믹층을 형성하는 단계; 상기 제1 및 제2감광막 패턴을 제거하는 단계; 상기 결과물의 상부에 보호막을 증착하는 단계; 및 상기 보호막 상에 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어진다. The present invention relates to a thin film transistor liquid crystal display device, and more particularly, to a method for manufacturing a thin film transistor array substrate having a thin film transistor having a back channel structure. The method of manufacturing a thin film transistor array substrate of the present invention includes forming a gate line on a transparent insulating substrate; Depositing a gate insulating film on the transparent insulating substrate so as to cover the gate line; Forming a semiconductor layer on the gate insulating layer over the gate line; Applying a first photosensitive film to a first thickness on the resultant material; Forming a first photoresist pattern on the semiconductor layer by back exposing the first photoresist layer using a gate line as a mask, and developing the back exposed first photoresist layer; Sequentially depositing a doped amorphous silicon layer and a metal film on the resultant product; Applying a second photoresist film on the metal film to a second thickness smaller than a first thickness; Exposing and developing the second photoresist film to form a second photoresist pattern defining source and drain electrodes; Etching the metal layer and the doped amorphous silicon layer using the first and second photoresist pattern as a mask to form a source and drain electrode and an ohmic layer; Removing the first and second photoresist patterns; Depositing a protective film on top of the resultant product; And forming a pixel electrode in contact with the source electrode on the passivation layer.
Description
본 발명은 박막 트랜지스터 액정표시소자에 관한 것으로, 보다 상세하게는, 백 채널 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다. The present invention relates to a thin film transistor liquid crystal display device, and more particularly, to a method for manufacturing a thin film transistor array substrate having a thin film transistor having a back channel structure.
텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시소자는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 박막 트랜지스터 액정표시소자(Thin Film Transistor Liquid Crystal Display : 이하, TFT LCD)는 고속 응답 특성을 갖는 잇점과 고화소수에 적합하다는 잇점이 있기 때문에, CRT에 필적할만한 표시화면의 고화질화, 대형화 및 컬러화 등을 실현할 수 있다. Liquid crystal display devices used in display devices such as televisions and graphic displays have been developed in place of the CRT (Cathod-ray tube). In particular, thin film transistor liquid crystal displays (TFT LCDs) have the advantages of high-speed response characteristics and suitable for high pixel numbers, so that display screens comparable to CRTs are high in quality, large in size, and in color. Etc. can be realized.
이러한 TFT LCD는 TFT 및 화소전극이 형성된 TFT 어레이 기판과, 컬러필터 및 상대전극이 형성된 컬러필터 기판이 액정층의 개재하에 합착된 구조이다. Such a TFT LCD has a structure in which a TFT array substrate on which a TFT and a pixel electrode are formed, and a color filter substrate on which a color filter and a counter electrode are formed are bonded together through a liquid crystal layer.
한편, TFT 어레이 기판의 제조 공정을 단순화시키는 것은, 즉, 포토 공정의 수를 줄이는 것은 제조비용 측면에서 TFT LCD의 상용화에 크게 영향을 미친다. 따라서, 포토 공정의 수를 감소시키기 위한 여러 가지 구조들이 제안되고 있으며, 한 예로, 최근에는 BCE(Back Channel Etch) 구조의 TFT를 갖는 TFT 어레이 기판이 제안되고 있다. On the other hand, simplifying the manufacturing process of the TFT array substrate, that is, reducing the number of photo processes greatly affects the commercialization of the TFT LCD in terms of manufacturing cost. Therefore, various structures for reducing the number of photo processes have been proposed, and as an example, recently, a TFT array substrate having TFTs having a BCE (Back Channel Etch) structure has been proposed.
이러한 BCE 구조의 TFT를 갖는 TFT 어레이 기판은 5단계의 포토 공정에 의해 제작할 수 있기 때문에, 6 또는 7단계의 포토 공정을 요구하는 통상의 TFT 어레이 기판의 제조 공정 보다 그 제조 공정의 단순화을 얻을 수 있으며, 이에 따라, 제조비용의 절감 효과를 얻을 수 있다. Since the TFT array substrate having such a BCE-structured TFT can be manufactured by a five-step photo process, the manufacturing process can be simplified rather than a conventional TFT array substrate manufacturing process requiring a six- or seven-step photo process. Therefore, the manufacturing cost can be reduced.
도 1a 내지 도 1d는 종래 기술에 따른 BCE 구조의 TFT를 갖는 TFT 어레이 기판의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1D are cross-sectional views of respective processes for explaining a method of manufacturing a TFT array substrate having a TFT having a BCE structure according to the prior art.
먼저, 도 1a에 도시된 바와 같이, 유리기판(1) 상에 제1금속막을 증착하고, 상기 제1금속막을 공지된 포토 공정으로 패터닝하여, 상기 유리기판(1) 상에 게이트 라인(2)과, 스토리지 라인(3) 및 게이트 패드(4)를 형성하고, 동시에, 상기 게이트 패턴의 외측에 더미 패드(5)를 형성한다. 여기서, 더미 패드(5)는 후속의 데이터 패드시에 표면 단차를 줄이기 위한 것이다. First, as shown in FIG. 1A, a first metal film is deposited on the glass substrate 1, and the first metal film is patterned by a known photo process to form a gate line 2 on the glass substrate 1. And the storage line 3 and the gate pad 4 are formed, and at the same time, the dummy pad 5 is formed outside the gate pattern. Here, the dummy pad 5 is for reducing the surface step in the subsequent data pad.
그런다음, 도 1b에 도시된 바와 같이, 상기 패턴들(2, 3, 4, 5)을 덮도록, 유리기판(1)의 전면 상에 게이트 절연막(6)을 도포하고, 이어서, 상기 게이트 절연막 상에 비도핑된 비정질실리콘층(7)과 도핑된 비정질실리콘층(8)을 차례로 증착한다. Then, as illustrated in FIG. 1B, a gate insulating film 6 is coated on the entire surface of the glass substrate 1 to cover the patterns 2, 3, 4, and 5, and then the gate insulating film. The doped amorphous silicon layer 7 and the doped amorphous silicon layer 8 are sequentially deposited on it.
다음으로, 도 1c에 도시된 바와 같이, 도핑된 비정질실리콘층과 비도핑된 비정질실리콘층을 패터닝하여, TFT 형성 영역의 게이트 절연막(6) 부분 상에 반도체층(7a) 및 오믹층(8a)을 형성한다.Next, as shown in FIG. 1C, the doped amorphous silicon layer and the undoped amorphous silicon layer are patterned to form the semiconductor layer 7a and the ohmic layer 8a on the gate insulating film 6 portion of the TFT formation region. To form.
계속해서, 도 1d에 도시된 바와 같이, 상기 결과물의 상부에 제2금속막(9)을 증착하고, 상기 TFT 형성 영역과 데이터 패드 형성 영역에 증착된 제2금속막(9) 상에 후속 공정에서 식각 마스크로 사용될 감광막 패턴(10a, 10b)을 형성한다.Subsequently, as shown in FIG. 1D, a second metal film 9 is deposited on top of the resultant, and a subsequent process is performed on the second metal film 9 deposited in the TFT formation region and the data pad formation region. To form photoresist patterns 10a and 10b to be used as etching masks.
다음으로, 도 1e에 도시된 바와 같이, 감광막 패턴(10a, 10b)을 마스크로 하는 식각 공정으로 제2금속막을 식각하여, TFT 형성 영역 상에 소오스 및 드레인 전극(9a, 9)을 형성한다. 이때, 소오스 및 드레인 전극(9a, 9b)을 형성하기 위한 식각후에는 오버 식각(overetching) 공정을 통해 오믹층(8a)을 식각하며, 아울러, 반도체층(7a)의 일부 두께를 함게 식각하여 백 채널을 갖는 반도체층(7a)을 얻는다. 이 결과로, BCE 구조의 TFT(20)가 형성된다.Next, as shown in FIG. 1E, the second metal film is etched by an etching process using the photosensitive film patterns 10a and 10b as a mask to form source and drain electrodes 9a and 9 on the TFT formation region. At this time, after etching to form the source and drain electrodes 9a and 9b, the ohmic layer 8a is etched through an overetching process, and a portion of the semiconductor layer 7a is etched together to form the back. A semiconductor layer 7a having a channel is obtained. As a result, the TFT 20 of the BCE structure is formed.
한편, 제2금속막의 식각시에는 데이터 라인(도시안됨)을 함께 형성하며, 아울러, 데이터 패드 형성 영역 상에는 제2금속막으로 이루어진 데이터 패드(11)를 형성한다. Meanwhile, when the second metal film is etched, data lines (not shown) are formed together, and a data pad 11 made of the second metal film is formed on the data pad formation region.
이후, 감광막 패턴을 제거한 상태에서, 도 1f에 도시된 바와 같이, 상기 결과물의 상부에 TFT(20)를 보호하기 위한 보호막(21)을 증착하고, 이어서, 상기 보호막(21) 상에 공지된 ITO 공정을 통해 소오스 전극(11a)과 콘택되는 화소전극(22)을 형성함으로써, TFT 어레이 기판을 완성한다. Subsequently, in a state where the photoresist pattern is removed, as shown in FIG. 1F, a protective film 21 for protecting the TFT 20 is deposited on the resultant, and thereafter, a known ITO on the protective film 21. The TFT array substrate is completed by forming the pixel electrode 22 in contact with the source electrode 11a through the process.
그러나, 상기와 같은 BCE 구조의 TFT를 갖는 TFT 어레이 기판 제조방법은, 통상의 TFT 어레이 기판의 제조방법에 비해 포토 공정수를 감소시킬 수 있다는 장점은 있으나, 백 채널 부에서 오믹층을 완전히 제거하기 위해서는 필연적으로 반도체층의 표면 일부 두께를 함께 식각해야 하기 때문에 상기 반도체층의 두께를 증가시켜야만 한다. 그런데, 반도체층의 재질인 비도핑된 비정질실리콘층이 광에 민감하기 때문에 반도체층의 두께가 두꺼워지면, 광 누설전류가 증가되는 문제가 발생하게 되고, 아울러, 반도체층의 식각 정도의 제어가 어려운 것에 기인하여, 잔류된 반도체층의 두께 균일도에 문제가 발생된다. However, the TFT array substrate manufacturing method having the TFT of the BCE structure as described above has the advantage of reducing the number of photo processes compared to the conventional TFT array substrate manufacturing method, but to completely remove the ohmic layer from the back channel portion. In order to inevitably etch a portion of the surface thickness of the semiconductor layer together, the thickness of the semiconductor layer must be increased. However, since the undoped amorphous silicon layer, which is a material of the semiconductor layer, is sensitive to light, when the thickness of the semiconductor layer becomes thick, a problem of increasing light leakage current occurs, and it is difficult to control the etching degree of the semiconductor layer. Due to this, a problem arises in the thickness uniformity of the remaining semiconductor layer.
또한, 게이트와 소오스 전극 및 게이트와 드레인 전극 사이에는 기생용량이 존재하므로, 소오스 및 드레인 전극이 정확한 위치에 형성되지 않을 경우에는 신호 전압의 전압 강화가 일어나게 되고, 이에 따라, 화소전극의 차징(charging)에 악영향을 미침으로써, TFT-LCD의 화질 저하가 초래되는 문제점이 있다. In addition, since the parasitic capacitance exists between the gate and the source electrode and the gate and the drain electrode, when the source and drain electrodes are not formed at the correct position, voltage strengthening of the signal voltage occurs, thereby charging the pixel electrode. By adversely affecting), there is a problem that the deterioration of the image quality of the TFT-LCD is caused.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 이중의 감광막 패턴을 이용하여 자기정렬적으로 오믹층 및 소오스/드레인 전극을 형성함으로써, 반도체층의 두께 균일도를 향상시킴과 동시에, 광 누설전류를 감소시킬 수 있고, 아울러, 게이트와 소오스/드레인 전극간의 기생 용량에 의한 화질 저하를 방지할 수 있는 TFT 어레이 기판의 제조방법을 제공하는데, 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, by forming the ohmic layer and the source / drain electrode self-aligned using a double photosensitive film pattern, while improving the thickness uniformity of the semiconductor layer, SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a TFT array substrate which can reduce a light leakage current and prevent a deterioration in image quality due to parasitic capacitance between a gate and a source / drain electrode.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 TFT 어레이 기판의 제조방법은, 투명성 절연 기판 상에 게이트 라인을 형성하는 단계; 상기 게이트 라인을 덮도록, 상기 투명성 절연 기판 상에 게이트 절연막을 증착하는 단계; 상기 게이트 라인 상부의 게이트 절연막 상에 반도체층을 형성하는 단계; 상기 결과물의 상부에 제1두께로 제1감광막을 도포하는 단계; 상기 제1감광막에 대하여 게이트 라인을 마스크로 하여 백 노광하고, 상기 백 노광된 제1감광막을 현상하여 상기 반도체층 상에 제1감광막 패턴을 형성하는 단계; 상기 결과물 상에 도핑된비정질실리콘층과 금속막을 차례로 증착하는 단계; 상기 금속막 상에 제1두께보다 작은 제2두께로 제2감광막을 도포하는 단계; 상기 제2감광막을 노광 및 현상하여, 소오스 및 드레인 전극을 정의하는 제2감광막 패턴을 형성하는 단계; 상기 제1 및 제2감광막 패턴을 마스크로해서 금속막과 도핑된 비정질실리콘층을 식각하여, 소오스 및 드레인 전극과 오믹층을 형성하는 단계; 상기 제1 및 제2감광막 패턴을 제거하는 단계; 상기 결과물의 상부에 보호막을 증착하는 단계; 및 상기 보호막 상에 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어진다. Method of manufacturing a TFT array substrate according to an embodiment of the present invention for achieving the above object comprises the steps of forming a gate line on a transparent insulating substrate; Depositing a gate insulating film on the transparent insulating substrate so as to cover the gate line; Forming a semiconductor layer on the gate insulating layer over the gate line; Applying a first photosensitive film to a first thickness on the resultant material; Forming a first photoresist pattern on the semiconductor layer by back exposing the first photoresist layer using a gate line as a mask, and developing the back exposed first photoresist layer; Sequentially depositing a doped amorphous silicon layer and a metal film on the resultant product; Applying a second photoresist film on the metal film to a second thickness smaller than a first thickness; Exposing and developing the second photoresist film to form a second photoresist pattern defining source and drain electrodes; Etching the metal layer and the doped amorphous silicon layer using the first and second photoresist pattern as a mask to form a source and drain electrode and an ohmic layer; Removing the first and second photoresist patterns; Depositing a protective film on top of the resultant product; And forming a pixel electrode in contact with the source electrode on the passivation layer.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 TFT 어레이 기판의 제조방법은, 투명성 절연 기판 상에 게이트 라인과 스토리지 라인 및 게이트 패드를 형성하는 단계; 상기 라인들 및 패드를 덮도록 상기 투명성 절연 기판의 전면 상에 게이트 절연막을 증착하는 단계; 상기 게이트 라인 상부의 게이트 절연막 상에 반도체층을 형성하는 단계; 상기 결과물의 상부에 제1두께로 제1감광막을 도포하는 단계; 상기 제1감광막을 게이트 라인과 스토리지 라인 및 게이트 패드를 마스크로해서 백 노광하고, 상기 백 노광된 제1감광막을 현상하여 상기 게이트 라인 상부의 반도체층과 스토리지 라인 및 게이트 패드 상부의 게이트 절연막 상에 제1감광막 패턴을 형성하는 단계; 상기 결과물 상에 도핑된비정질실리콘층과 금속막을 차례로 증착하는 단계; 상기 금속막 상에 제1두께보다 작은 제2두께로 제2감광막을 도포하는 단계; 상기 제2감광막을 노광 및 현상하여 소오스 및 드레인 전극을 정의하고, 그리고, 데이터 패드를 정의하는 제2감광막 패턴을 형성하는 단계; 상기 제1 및 제2감광막 패턴을 마스크로해서, 금속막과 도핑된 비정질실리콘층을 식각하여, 오믹층 및 소오스/드레인 전극과 데이터 패드를 형성하는 단계; 상기 제1 및 제2감광막 패턴을 제거하는 단계; 상기 결과물의 상부에 보호막을 증착하는 단계; 및 상기 보호막 상에 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어진다 In addition, a method of manufacturing a TFT array substrate according to an embodiment of the present invention for achieving the above object comprises the steps of forming a gate line, a storage line and a gate pad on a transparent insulating substrate; Depositing a gate insulating film on the entire surface of the transparent insulating substrate to cover the lines and pads; Forming a semiconductor layer on the gate insulating layer over the gate line; Applying a first photosensitive film to a first thickness on the resultant material; The first photoresist layer is back exposed using a gate line, a storage line, and a gate pad as a mask, and the back exposed first photoresist layer is developed to be formed on the semiconductor layer, the storage line, and the gate insulating layer on the gate pad. Forming a first photoresist pattern; Sequentially depositing a doped amorphous silicon layer and a metal film on the resultant product; Applying a second photoresist film on the metal film to a second thickness smaller than a first thickness; Exposing and developing the second photoresist layer to define source and drain electrodes, and to form a second photoresist pattern defining a data pad; Etching the metal layer and the doped amorphous silicon layer using the first and second photoresist pattern as a mask to form an ohmic layer, a source / drain electrode, and a data pad; Removing the first and second photoresist patterns; Depositing a protective film on top of the resultant product; And forming a pixel electrode in contact with the source electrode on the passivation layer.
본 발명에 따르면, 이중의 감광막 패턴을 이용하여 완전 자기정렬적으로 오믹층과 소오스 및 드레인 전극을 형성하기 때문에, 반도체층이 식각되는 것을 방지할 수 있으며, 이에 따라, 반도체층의 두께를 두껍게 할 필요가 없는 것에 기인하여, 상기 반도체층에서의 광 누설전류를 감소시킬 수 있다. 또한, 게이트 라인과 소오스/드레인 전극간의 오버랩 정도를 제어할 수 있기 때문에, 기생 용량에 기인된 TFT-LCD의 화질 저하를 방지할 수 있다. According to the present invention, since the ohmic layer, the source and the drain electrode are formed in a completely self-aligned manner by using the double photosensitive film pattern, the semiconductor layer can be prevented from being etched, thereby increasing the thickness of the semiconductor layer. Due to the needlessness, the light leakage current in the semiconductor layer can be reduced. In addition, since the degree of overlap between the gate line and the source / drain electrodes can be controlled, deterioration in image quality of the TFT-LCD due to parasitic capacitance can be prevented.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 TFT 어레이 기판의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A through 2F are cross-sectional views of respective processes for explaining a method of manufacturing a TFT array substrate according to an exemplary embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이, TFT 형성 영역과 스토리지 캐패시턴스 형성 영역, 게이트 및 데이터 패드 형성 영역으로 포함하는 투명성 절연 기판, 예컨데, 유리기판(31) 상에 제1금속막을 증착하고, 공지된 포토 공정으로 상기 제1금속막을 패터닝하여 상기 유리기판(31)의 각 영역 상에 게이트 라인(32)과 스토리지 라인(33) 및 게이트 패드(34)를 형성한다. First, as shown in FIG. 2A, a first metal film is deposited on a transparent insulating substrate, for example, a glass substrate 31, including a TFT formation region, a storage capacitance formation region, a gate and a data pad formation region. The first metal layer is patterned by a photo process to form a gate line 32, a storage line 33, and a gate pad 34 on each region of the glass substrate 31.
그 다음, 도 2b에 도시된 바와 같이, 상기 라인들(32, 33) 및 패드(34)를 덮도록, 유리기판(31)의 전면 상에 게이트 절연막(35)을 도포하고, 이어서, 비도핑된 비정질실리콘층의 증착 및 상기 비도핑된 비정질실리콘층에 대한 식각 공정을 수행하여, TFT 형성 영역 상의 게이트 절연막(35) 상에 반도체층(36)을 형성한다. 그런다음, 상기 결과물의 상부에 제1두께로 제1감광막(37)을 도포한다. 여기서, 상기 제1감광막(37)의 재질로는 내열성이 강한 유기물, 안료, 염료 또는 레진을 이용한다. Next, as shown in FIG. 2B, a gate insulating film 35 is applied on the entire surface of the glass substrate 31 to cover the lines 32 and 33 and the pad 34, and then undoped. The semiconductor layer 36 is formed on the gate insulating layer 35 on the TFT formation region by performing the deposition of the amorphous silicon layer and the etching process on the undoped amorphous silicon layer. Then, a first photosensitive film 37 is applied on the resultant to the first thickness. Here, as the material of the first photosensitive film 37, an organic material, a pigment, a dye, or a resin having strong heat resistance is used.
다음으로, 도 2c에 도시된 바와 같이, 상기 게이트 라인(32)과 스토리지 라인(33) 및 게이트 패드(34)를 마스크로 하는 백 노광 공정으로 제1감광막을 노광하고, 이어서, 노광된 제1감광막에 대한 현상 공정을 수행하여, 상기 게이트 라인(32) 상부의 반도체층(36) 상에 상기 게이트 라인(32)과 유사한 폭의 제1감광막 패턴(37a)을 형성하고, 동시에, 상기 스토리지 라인(33)과 게이트 패드(34) 상부의 게이트 절연막(35) 상에 상기 스토리지 라인(33)과 게이트 패드(34)와 유사한 폭의 제1감광막 패턴(37b)를 형성한다. Next, as illustrated in FIG. 2C, a first photosensitive film is exposed by a back exposure process using the gate line 32, the storage line 33, and the gate pad 34 as a mask, and then the exposed first light. A development process is performed on the photoresist layer to form a first photoresist layer pattern 37a having a width similar to that of the gate line 32 on the semiconductor layer 36 on the gate line 32, and at the same time, the storage line. A first photoresist pattern 37b having a width similar to that of the storage line 33 and the gate pad 34 is formed on the gate insulating layer 35 and the gate pad 34.
그 다음, 제1감광막 패턴(37a, 37b)이 존재한 상태로, 상기 결과물의 상부에 건조 증발법(Evaporator), 스퍼터링법, 또는, 저온 화학적기계 증착법으로 도핑된 비정질실리콘층(38)과 제2금속막(39)을 차례로 증착한다. 이때, 도핑된 비정질실리콘층(38)과 제2금속막(39)은 제1감광막 패턴(37a, 37b) 상에도 증착된다. Next, the amorphous silicon layer 38 and the doped amorphous evaporator layer, the sputtering method, or the low temperature chemical mechanical deposition method are formed on the upper part of the resultant product with the first photoresist patterns 37a and 37b. The two metal films 39 are sequentially deposited. In this case, the doped amorphous silicon layer 38 and the second metal layer 39 are also deposited on the first photoresist layer patterns 37a and 37b.
계속해서, 도 2d에 도시된 바와 같이, 제2금속막(39) 상에 제1두께의 제1감광막 패턴(37a, 37b) 보다는 작은 제2두께로 제2감광막(40)을 도포한다. 여기서, 제2감광막(40)을 제1감광막 패턴(37a, 37b) 보다 낮은 두께로 도포하는 것은, 후속에서 진행되는 제2감광막(40)의 노광 공정시에 상기 제1감광막 패턴(37a, 37b) 상에 증착된 제2금속막(39)의 반사에 의해 상기 제2감광막(40)의 불규칙한 노광이 발생되는 것을 방지하기 위함이다. Subsequently, as shown in FIG. 2D, the second photosensitive film 40 is coated on the second metal film 39 with a second thickness smaller than the first photosensitive film patterns 37a and 37b of the first thickness. Here, applying the second photoresist film 40 to a thickness lower than the first photoresist film patterns 37a and 37b may be performed in the subsequent exposure process of the second photoresist film 40. This is to prevent the irregular exposure of the second photosensitive film 40 due to the reflection of the second metal film 39 deposited on the N-type.
이어서, 도 2e에 도시된 바와 같이, 상기 제2감광막에 대한 노광 및 현상 공정을 수행하여, 소오스/드레인 전극을 정의하고, 아울러, 데이터 패드를 정의하는 제2감광막 패턴(40a, 40b)을 형성한다. Subsequently, as illustrated in FIG. 2E, exposure and development processes are performed on the second photoresist layer to define source / drain electrodes, and to form second photoresist pattern 40a and 40b defining a data pad. do.
다음으로, 도 2f에 도시된 바와 같이, 제1 및 제2감광막 패턴(37a, 37b, 40a, 40b)을 마스크로 하는 식각 공정으로 제2금속막과 도핑된 비정질실리콘층을 차례로 식각하여 오믹층(38a)과 소오스/드레인 전극(39a, 39b)를 형성함으로써, 백 채널 영역을 갖는 반도체층(36)을 포함한 TFT(50)를 형성하고, 동시에, 데이터 패드 영역 상에 도핑된 비정질실리콘층(38)과 제2금속막(39)의 적층 구조로 이루어진 데이터 패드(41)를 형성한다. Next, as shown in FIG. 2F, the second metal layer and the doped amorphous silicon layer are sequentially etched by an etching process using the first and second photoresist layer patterns 37a, 37b, 40a, and 40b as a mask to form an ohmic layer. By forming the 38a and the source / drain electrodes 39a and 39b, the TFT 50 including the semiconductor layer 36 having the back channel region is formed, and at the same time, the amorphous silicon layer doped on the data pad region ( A data pad 41 having a stacked structure of 38) and a second metal film 39 is formed.
여기서, 소오스/드레인 전극(39a, 39b) 및 오믹층(38a)은 제1 및 제2감광막 패턴(37a, 40a)을 이용한 식각 공정을 통해 자기정렬적으로 형성되기 때문에, 제2금속막과 도핑된 비정질시리콘층의 식각시에 반도체층(36)의 식각은 일어나지 않는다. Here, the source / drain electrodes 39a and 39b and the ohmic layer 38a are self-aligned through an etching process using the first and second photoresist pattern 37a and 40a, and thus doped with the second metal film. The etching of the semiconductor layer 36 does not occur during the etching of the amorphous silicon layer.
따라서, 반도체층(36)은 그 두께를 두껍게 할 필요가 없으며, 이에 따라, 반도체층(36)의 두께에 기인된 광 누설전류의 증가를 방지할 수 있다. 또한, 제1감광막 패턴(38a)에 의해 게이트 라인(32)과 소오스 전극(39a) 및 게이트 라인(32)과 드레인 전극(39b)간의 오버랩 정도가 조절되기 때문에, 상기 오버랩 정도에 기인된 기생 용량의 변동을 방지할 수 있으며, 이에 따라, 기생 용량에 기인된 TFT-LCD의 화질 저하를 방지할 수 있다. Therefore, the thickness of the semiconductor layer 36 does not need to be thick, and therefore, the increase in the light leakage current due to the thickness of the semiconductor layer 36 can be prevented. In addition, since the degree of overlap between the gate line 32 and the source electrode 39a and the gate line 32 and the drain electrode 39b is controlled by the first photosensitive film pattern 38a, the parasitic capacitance caused by the degree of overlap Can be prevented, and accordingly, deterioration of the image quality of the TFT-LCD due to parasitic capacitance can be prevented.
이후, 도 2g에 도시된 바와 같이, 식각 마스크로 사용된 제1 및 제2감광막 패턴을 제거한 상태에서, 상기 결과물의 전체 상부에 TFT(50)를 보호하기 위한 보호막(51)을 증착하고, 이어서, 보호막(51) 상에 공지된 ITO 공정을 통해 TFT(50)의 소오스 전극(39a)과 콘택되는 화소전극(52)을 형성한다. Thereafter, as shown in FIG. 2G, in a state in which the first and second photoresist patterns used as an etching mask are removed, a protective film 51 for protecting the TFT 50 is deposited on the whole of the resultant, and then The pixel electrode 52 which contacts the source electrode 39a of the TFT 50 is formed on the protective film 51 through a well-known ITO process.
이상에서와 같이, 본 발명은 이중 감광막 패턴을 이용하여 완전 자기정렬적으로 BCE 구조의 TFT를 형성하기 때문에 반도체층의 두께를 감소시킬 수 있고, 채널부 영역을 식각하지 않기 때문에 균일한 두께의 반도체층을 갖도록 할 수 있으며, 이에 따라, 얇은 반도체층의 형성으로 광 누설전류를 감소시킬 수 있다. As described above, the present invention can reduce the thickness of the semiconductor layer because the TFTs of the BCE structure are formed in a completely self-aligned manner by using the double photosensitive film pattern, and the semiconductor having a uniform thickness because the channel portion region is not etched. Layer, so that the light leakage current can be reduced by forming a thin semiconductor layer.
또한, 게이트와 소오스/드레인 전극간의 오버랩 정도를 안정적으로 제어할 수 있기 때문에, 기생 용량의 변동을 방지할 수 있으며, 이에 따라, TFT-LCD의 화질 향상을 도모할 수 있다. In addition, since the degree of overlap between the gate and the source / drain electrodes can be controlled stably, fluctuations in parasitic capacitance can be prevented, thereby improving the image quality of the TFT-LCD.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1f는 종래 기술에 따른 박막 트랜지스터 어레이 기판 제조방법을 설명하기 위한 각 공정별 단면도. 1A to 1F are cross-sectional views of respective processes for explaining a method of manufacturing a thin film transistor array substrate according to the prior art.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방ㅂ버을 설명하기 위한 각 공정별 단면도. 2A to 2G are cross-sectional views of respective processes for explaining a fabrication chamber of a thin film transistor array substrate according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
31 : 유리기판 32 : 게이트 라인31 glass substrate 32 gate line
33 : 스토리지 라인 34 : 게이트 패드33: storage line 34: gate pad
35 : 게이트 절연막 36 : 반도체층35 gate insulating film 36 semiconductor layer
37 : 제1감광막 37a,37b : 제1감광막 패턴37: First photosensitive film 37a, 37b: First photosensitive film pattern
38 : 도핑된 비정질실리콘층 38a : 오믹층38: doped amorphous silicon layer 38a: ohmic layer
39 : 제2금속막 39a : 소오스 전극39: second metal film 39a: source electrode
39b : 드레인 전극 40 : 제2감광막39b: drain electrode 40: second photosensitive film
41a,41b : 제2감광막 패턴 41 : 데이터 패드41a and 41b: second photosensitive film pattern 41: data pad
50 : 박막 트랜지스터 51 : 보호막50 thin film transistor 51 protective film
52 : 화소전극52: pixel electrode
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0031420A KR100527080B1 (en) | 1999-07-30 | 1999-07-30 | Method of manufacturing TFT array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0031420A KR100527080B1 (en) | 1999-07-30 | 1999-07-30 | Method of manufacturing TFT array substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010011857A KR20010011857A (en) | 2001-02-15 |
| KR100527080B1 true KR100527080B1 (en) | 2005-11-09 |
Family
ID=19605837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0031420A KR100527080B1 (en) | 1999-07-30 | 1999-07-30 | Method of manufacturing TFT array substrate |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100527080B1 (en) |
-
1999
- 1999-07-30 KR KR10-1999-0031420A patent/KR100527080B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010011857A (en) | 2001-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7375778B2 (en) | Array panel for liquid crystal display device and method of manufacturing the same | |
| KR100190023B1 (en) | Tft-lcd and fabrication method thereof | |
| US7499118B2 (en) | Structure of switching device for liquid crystal display device and fabrication method thereof | |
| US6949391B2 (en) | Method of fabricating bottom-gated polycrystalline silicon thin film transistor | |
| JP4401551B2 (en) | Method for manufacturing liquid crystal display device, method for manufacturing display device, and liquid crystal display device | |
| US20020050599A1 (en) | Array substrate for liquid crystal display device and method for manufacturing the same | |
| KR100464204B1 (en) | Gray tone mask and manufacturing method for liquid crystal display using it | |
| KR100653467B1 (en) | Method for manufacturing tft-lcd | |
| KR100336881B1 (en) | Manufacturing Method of Thin Film Transistor Liquid Crystal Display Device | |
| US6847413B2 (en) | Liquid crystal display device and method for manufacturing the same | |
| US8435722B2 (en) | Method for fabricating liquid crystal display device | |
| KR100527080B1 (en) | Method of manufacturing TFT array substrate | |
| KR100648221B1 (en) | method for fabricating array substrate of TFT-LCD | |
| KR100507283B1 (en) | A method for manufacturing of thin film transistor liquid crystal display | |
| KR100837884B1 (en) | method for fabricating Liquid Crystal Display device | |
| KR100619160B1 (en) | Method of manufacturing tft-lcd | |
| JPH11119251A (en) | Production of active matrix substrate | |
| KR20020057032A (en) | Method for manufacturing thin film transistor liquid crystal display device | |
| KR100707016B1 (en) | Method of manufacturing tft-lcd | |
| KR19980025755A (en) | Thin film transistor-liquid crystal display device and manufacturing method thereof | |
| KR100289654B1 (en) | Liquid crystal display device with a vertical thin film transistor and its manufacturing method | |
| KR19980031923A (en) | Method of manufacturing thin film transistor-liquid crystal display device | |
| KR100559218B1 (en) | Method of manufacturing TFT array substrate | |
| KR20050068241A (en) | Method for manufacturing lcd | |
| KR100375734B1 (en) | Method of manufacturing TFT array substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121008 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20141017 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20151019 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20161020 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20171023 Year of fee payment: 13 |
|
| EXPY | Expiration of term |