KR20090000322A - 반도체 소자의 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막에 다마신 패턴을 형성하는 단계, 다마신 패턴을 포함한 제1 층간 절연막 상부에 도전층을 형성하는 단계 및 도전층을 패터닝하여 다마신 패턴에는 배선을 형성하고 제1 층간 절연막보다 높게 돌출된 도전층으로 비아 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법으로 이루어진다.
금속배선, 콘택 플러그, 텅스텐, 알루미늄, 저항, 장벽막
Description
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 제1 절연막
102 : 제2 절연막 104 : 제1 금속막
106 : 제2 금속막 108 : 제3 절연막
110 : 제3 금속막
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 콘택 플러그와 금속배선을 동시에 형성함으로써 저항을 감소시키는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
반도체 소자는 다수의 트랜지스터들을 포함하여 이루어진다. 다수의 트랜지스터들은 금속배선 및 콘택 플러그를 통해 전압을 전달받아 동작하게 되는데, 일반적인 금속배선 및 콘택 플러그의 형성 방법을 설명하면 다음과 같다.
하부구조(예를 들면, 다수의 트랜지스터들)가 형성된 반도체 기판상에 하부 구조가 덮이도록 층간 절연막용 제1 절연막을 형성하고, 패터닝 공정을 실시하여 제1 절연막에 금속배선용 홀을 형성한다. 금속배선용 홀의 내부에 금속배선용 제1 금속막을 채우고, 제1 금속막 및 제1 절연막의 상부에 층간 절연막용 제2 절연막을 형성한다. 제2 절연막의 상부에 제1 금속막이 형성된 영역이 개방된 하드 마스크 패턴을 형성하고, 하드 마스크 패턴에 따라 식각 공정을 실시한다. 이로써, 제2 절연막에 제1 금속막이 노출되는 콘택 홀이 형성된다.
이어서, 후속 콘택 플러그용 제2 금속막과 하부의 제1 금속막 간의 접합을 위하여 제1 금속막 및 제2 절연막의 표면을 따라 장벽막을 형성한다. 장벽막은 TiN막으로 형성할 수 있다. 이후에, 콘택 홀 내부에 콘택 플러그용 제2 금속막을 형성하는데, 이때, 제1 금속막과 제2 금속막의 경계에 형성된 장벽막의 두께를 두껍게 형성할수록 저항이 높아진다. 하지만, 장벽막의 두께를 얇게 형성하면, 후속 텅스텐 형성 공정 시 사용되는 F(fluorine) 가스에 의해 하부의 금속막이 손상될 수 있으며, 이로 인해 금속배선의 저항이 증가할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 금속배선을 형성하는 공정 시, 금 속배선용 제1 금속막의 형성 공정과 식각 공정을 반복 실시하여 갭필을 용이하게 실시하고, 제1 금속배선을 두껍게 형성함으로써 금속배선과 콘택 플러그를 동시에 형성할 수 있으므로 금속배선의 저항을 줄일 수 있다.
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 반도체 기판 상에 제1 층간 절연막을 형성한다. 제1 층간 절연막에 다마신 패턴을 형성한다. 다마신 패턴을 포함한 제1 층간 절연막 상부에 도전층을 형성한다. 도전층을 패터닝하여 다마신 패턴에는 배선을 형성하고 제1 층간 절연막보다 높게 돌출된 도전층으로 비아 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법으로 이루어진다.
제1 층간 절연막은 TEOS막으로 형성하고, 다마신 패턴을 형성한 후에, 다마신 패턴의 표면을 따라 장벽막을 형성하는 단계를 더 포함한다.
장벽막은 Ti막 또는 TiN막으로 형성하고, 도전층은 텅스텐(W)으로 형성하며, 도전층은 증착 및 식각 공정을 반복 실시하여 형성한다.
도전층을 증착한 후, 트리트먼트 공정을 실시하는 단계를 더 포함하며, 트리트먼트 공정은 H2 및 N2 가스 중 어느 하나 또는 이들을 혼합한 가스를 이용한 플라즈마를 발생시켜 실시한다.
도전층은 비아 플러그의 높이만큼의 두께로 형성하고, 비아 플러그를 형성하 는 단계는, 제1 층간 절연막의 상부에 형성된 도전층을 제거하는 단계이다.
비아 플러그를 형성하는 단계 이후에, 비아 플러그가 덮이도록 제2 층간 절연막을 형성한다. 비아 플러그가 드러나도록 평탄화 공정을 실시한다. 비아 플러그 및 제2 층간 절연막 상부에 상부 금속배선을 형성하는 단계를 더 포함하며, 상부 금속배선은 알루미늄(Al)으로 형성하는 반도체 소자의 금속배선 형성 방법.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 다수의 트랜지스터들(미도시)이 형성된 반도체 기판(100)이 제공된다. 반도체 기판(100)상에 다수의 트랜지스터들(미도시)이 모두 덮이도록 층간 절연막용 제1 절연막(101)을 형성하고, 제1 절연막(101)의 상부에 다마신(damascene) 패턴 형성 공정을 실시하기 위하여 제2 절연막(102)을 형성한다. 제1 및 제2 절연막(101 및 102)은 TEOS(tetra ethyl ortho silicate)막으로 형성하는 것이 바람직하며, 산화막으로 형성할 수 있다. 이어서, 제2 절연막(102)의 상부에 다마신 패턴이 형성될 영역이 개방된 하드 마스크 패턴(미도시)을 형성하고, 하드 마스크 패턴(미도시)에 따라 식각 공정을 실시하여 제2 절연막(102)을 패터닝 한다. 이로써, 도면에는 도시되지 않았지만 하부의 비아(via) 플러그가 노출되는 다마신 패턴(105)이 형성된다.
다마신 패턴(105)을 통해 노출된 반도체 기판(100)에 이온주입 공정을 실시하여 정션(junction; 100a)을 형성하고, 하드 마스크 패턴(미도시)을 제거한다. 이어서, 정션(100a) 및 제2 절연막(102) 상에 금속배선용 제1 금속막(104)을 형성한다. 또는, 제1 금속막(104)을 형성하기 이전에 제2 절연막(102)을 포함하는 반도체 기판(100)의 표면을 따라 제2 절연막(102) 및 정션(100a)을 보호하고 제1 금속막(104)의 접합을 향상시키기 위하여 장벽막(barrier metal layer; 미도시)을 형성할 수도 있다. 장벽막(미도시)은 Ti막 또는 TiN막으로 형성할 수 있다.
제1 금속막(104)은 텅스텐(tungsten; W)으로 형성할 수 있다. 이때, 반도체 소자의 집적도 증가로 인하여 다마신 패턴(105)의 상부 폭이 좁아졌기 때문에 제2 절연막(102)의 상부에서 오버행(overhang)이 발생하여 다마신 패턴(105) 내부를 제1 금속막(104)으로 완전히 채우기가 어렵다. 이에 따라, 트리트먼트(treatment) 공정을 실시하여 다마신 패턴(105)의 상부에 두껍게 형성된 제1 금속막(104)을 일부 제거할 수 있다. 트리트먼트 공정은 H2 및 N2 가스 중 어느 하나 또는 이들을 혼합한 가스를 이용한 플라즈마를 발생시켜 실시할 수 있다. 이로써, 다마신 패턴(105)의 상부 폭을 넓혀 종횡비를 낮출 수 있으며, 제1 금속막(104)의 표면의 거칠기를 완화할 수 있다.
도 1b를 참조하면, 제1 금속막(104)의 상부에 금속배선을 형성하면서 상부 금속배선과 연결되는 비아 플러그를 동시에 형성하기 위한 제2 금속막(106)을 형성한다. 제2 금속막(106)은 텅스텐(W)으로 형성할 수 있으며, 비아 플러그 높이만큼의 두께로 형성하는 것이 바람직하다.
도 1c를 참조하면, 제2 금속막(106)의 상부에 패터닝 공정을 위한 하드 마스크 패턴(미도시)을 형성한다. 바람직하게는, 하드 마스크 패턴(미도시)은 제2 절연막(102)이 형성된 영역이 개방된 패턴을 갖는다. 하드 마스크 패턴(미도시)에 따라 식각 공정을 실시하여 제2 절연막(102)의 상부가 드러나도록 제2 금속막(106) 및 제1 금속막(104)을 순차적으로 패터닝한다.
이로써, 금속배선과 콘택 플러그를 동시에 형성할 수 있다. 특히, 종래와 같이 금속배선과 콘택 플러그의 경계면에 장벽막(barrier metal layer)이 없으므로, 장벽막이 갖는 저항을 줄일 수 있다. 이로써, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 1d를 참조하면, 패터닝된 제2 금속막(106)의 사이를 채우기 위한 층간 절연막용 제3 절연막(108)을 형성한다. 제3 절연막(108)은 제2 절연막(102)의 상부에 형성하되, 제2 금속막(106) 패턴이 완전히 덮이도록 형성하는 것이 바람직하다.
도 1e를 참조하면, 제2 금속막(106)이 드러나도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정으로 실시할 수 있다.
이어서, 제2 금속막(106)과 접할 수 있도록 제2 금속막(106) 및 제3 절연 막(108)의 상부에 금속배선용 제3 금속막(110)을 형성한다. 제3 금속막(110)은 저항이 낮은 알루미늄(aluminum; Al)으로 형성할 수 있다.
이로써, 저항을 금속배선 및 금속배선을 연결하는 콘택 플러그 사이에 저항을 높일 수 있는 장벽막을 형성하지 않으면서, 제1 금속막(104), 제2 금속막(106) 및 제3 금속막(110)이 모두 접할 수 있도록 형성하므로 금속배선의 저항을 낮출 수 있다. 이로 인해, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은, 금속배선을 형성하는 공정 시, 금속배선용 금속막의 형성 공정과 식각 공정을 반복 실시하여 금속배선의 갭필 공정을 용이하게 실시할 수 있고, 금속배선과 금속배선 간을 연결하는 비아 플러그를 동시에 형성하므로 금속배선 간의 저항을 낮출 수 있고, 이로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
Claims (12)
- 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막에 다마신 패턴을 형성하는 단계;상기 다마신 패턴을 포함한 상기 제1 층간 절연막 상부에 도전층을 형성하는 단계; 및상기 도전층을 패터닝하여 상기 다마신 패턴에는 배선을 형성하고 상기 제1 층간 절연막보다 높게 돌출된 도전층으로 비아 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 제1 층간 절연막은 TEOS막으로 형성하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 다마신 패턴을 형성한 후에, 상기 다마신 패턴의 표면을 따라 장벽막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
- 제 3 항에 있어서,상기 장벽막은 Ti막 또는 TiN막으로 형성하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 도전층은 텅스텐(W)으로 형성하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 도전층은 증착 및 식각 공정을 반복 실시하여 형성하는 반도체 소자의 금속배선 형성 방법.
- 제 6 항에 있어서,상기 도전층을 증착한 후, 트리트먼트 공정을 실시하는 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
- 제 7 항에 있어서,상기 트리트먼트 공정은 H2 및 N2 가스 중 어느 하나 또는 이들을 혼합한 가스를 이용한 플라즈마를 발생시켜 실시하는 반도체 소자의 금속배선 형성 방법.
- 제 6 항에 있어서,상기 도전층은 비아 플러그의 높이만큼의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 비아 플러그를 형성하는 단계는, 상기 제1 층간 절연막의 상부에 형성된 상기 도전층을 제거하는 단계인 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 비아 플러그를 형성하는 단계 이후에, 상기 비아 플러그가 덮이도록 제2 층간 절연막을 형성하는 단계;상기 비아 플러그가 드러나도록 평탄화 공정을 실시하는 단계; 및상기 비아 플러그 및 상기 제2 층간 절연막 상부에 상부 금속배선을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성 방법.
- 제 11 항에 있어서,상기 상부 금속배선은 알루미늄(Al)으로 형성하는 반도체 소자의 금속배선 형성 방법.
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- 2007-06-28 KR KR1020070064304A patent/KR20090000322A/ko not_active Application Discontinuation
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| US9331015B2 (en) | 2012-12-11 | 2016-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device with a multilayer wire |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |