KR100521364B1 - 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법 - Google Patents

플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법 Download PDF

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Abstract

플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한 문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그 프로그램 검증 방법이 개시된다. 본 발명의 플레쉬 메모리 장치는 메모리 셀 어레이 블락과, 플레쉬 메모리 셀들의 프로그램 여부를 확인하기 위한 프로그램 검증 전압을 가변적으로 발생시키는 프로그램 검증 전압 발생부와, 플레쉬 메모리 셀들로 프로그램 검증 전압을 전달하는 워드라인 레벨 선택부를 포함한다. 프로그램 검증 전압 발생부는 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 내지 제3 저항들과, 제1 저항 양단에 연결되며 제1 프로그램 검증 제어 신호에 응답하여 상기 제1 저항을 단락시키는 제1 엔모스 트랜지스터와, 제2 저항 양단에 연결되고 제2 프로그램 검증 제어 신호에 응답하여 제2 저항을 단락시키는 제2 엔모스 트랜지스터를 구비하여, 제1 및 제2 프로그램 검증 제어 신호가 선택적으로 활성화됨에 따라 변화되는 프로그램 검증 전압 레벨로 프로그래밍 검증을 수행하기 때문에 종래의 프로그램 여부가 불확실한 플레쉬 메모리 셀들이 완전히 프로그램된다.

Description

플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한 문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그 프로그램 검증 방법{Flash memory device for verifying successful programming of flash cells and the method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 프로그램 검증 전압을 가변적으로 인가할 수 있는 플레쉬 메모리 장치에 관한 것이다.
불휘발성 메모리 장치들 중 플레쉬 메모리 장치는 온-보드(on board) 상에서 기입과 소거 동작이 가능한 고밀도의 정보 저장 장치이다. 플레쉬 메모리 셀은 선택 게이트, 플로팅 게이트, 소스 및 드레인을 포함하는 하나의 FET(Field Effect Transistor)로 구성된다. 정보는 플레쉬 메모리 셀의 문턱 전압(threshold voltage) Vt 변화에 의해 발생되는 플로팅 게이트 상의 차아지량 변동으로 플레쉬 메모리 셀에 저장된다. 플레쉬 메모리 셀 데이터는 선택 게이트와 연결되는 워드라인에 선택 전압을 인가함으로써 독출된다. 선택 전압이 인가되어 플레쉬 메모리 셀이 도통됨에 따라 흐르는 전류량은 플레쉬 메모리 셀의 문턱 전압 Vt에 의해 결정된다.
플레쉬 메모리 셀은 일반적으로 2가지 상태, 즉 "프로그램된" 과 "삭제된" 상태를 가진다. 플레쉬 메모리 셀이 프로그램되면, 잉여 전자들이 플로팅 게이트 상에 트랩되고(trapped) 문턱 전압 Vt이 올라가서 선택된 플레쉬 메모리 셀은 적은 드레인-소스 전류가 흐른다. 플레쉬 메모리 셀이 프로그램된 상태를 로직 "0"이라고 일컫는다. 플레쉬 메모리 셀이 삭제되면 플로팅 게이트 상에 잉여 전자들이 적거나 없어 플레쉬 메모리 셀은 많은 소스-드레인 전류가 흐른다. 플레쉬 메모리 셀이 삭제된 상태를 로직 "1"이라고 일컫는다.
도 1은 종래의 플레쉬 메모리 장치의 일부분을 나타내는 도면이다. 이를 참조하면, 플레쉬 메모리 장치(100)는 메모리 셀 어레이 블락(110), 로우 디코더(120), 워드라인 레벨 선택부들(130), 드라이버부(140), 그리고 페이지 버퍼(150) 를 포함한다. 메모리 셀 어레이 블락(110)은 플레쉬 메모리 셀들이 직렬 연결된 i개의 스트링(string)들(200, 202, 204, 206)을 포함한다. 제1 스트링(200)은 제1 내지 제16 워드라인(WLj, j=0, 1, …, 15)에 그 게이트들이 연결되는 플레쉬 메모리 셀들(112, 113, 114)이 직렬 연결되고, 제1 워드라인(WL0)에 연결된 플레쉬 메모리 셀(112)의 드레인은 스트링 선택 라인(SSL)에 그 게이트가 연결되는 제1 선택 트랜지스터(111)와 연결되고, 제16 워드라인(WL15)에 연결된 플레쉬 메모리 셀(114)의 소스는 접지 선택 라인(GSL)에 그 게이트가 연결되는 제2 선택 트랜지스터(115)와 연결된다. 제1 선택 트랜지스터(111)의 드레인은 제1 비트라인(BL0)과 연결되고 제2 선택 트랜지스터(115)의 소스는 공통 소스 라인(CSL)에 연결된다.
i개의 스트링들(200, 202, 204, 206)은 스트링 선택 라인(SSL), 제1 내지 제16 워드라인(WLj, j=0, 1, …, 15), 그리고 접지 선택 라인(GSL)과 연결되고, 각각의 스트링들(200, 202, 204, 206)은 비트라인들(BL0, BL1, …, BLi-1, BLi)을 통해 페이지 버퍼(150)와 연결되는 데, 하나의 페이지 단위를 구성한다. 도 1은 설명의 편의를 위하여 메모리 셀 어레이 블락(110) 내 하나의 페이지를 도시하고 있으나, 실제적으로 메모리 셀 어레이 블락(110)은 복수개의 페이지 단위들을 포함한다. 페이지 단위들은 로우 디코더(120)에 의해 어드레싱되며, 로우 디코더(120)의 어드레싱 신호에 응답하여 드라이버부(140) 내 트랜지스터들이 턴온되어 하나의 페이지 단위가 선택된다.
워드라인 레벨 선택부들(130)은 프로그래밍 전압(VPGM), 독출 전압(VREAD), 프로그램 검증 전압(VRDV), 도통 전압(VPASS)들 중 해당 모드에 따라 하나의 전압을 선택하여 드라이버부(140)로 전달한다. 프로그래밍 전압(VPGM)은 선택된 플레쉬 메모리 셀들의 프로그래밍 동작시, 독출 전압(VREAD)은 독출 동작시, 그리고 프로그램 검증 전압(VRDV)은 프로그램 여부를 검증할 때 각각 인가되고, 도통 전압(VPASS)은 비선택된 플레쉬 메모리 셀들을 도통시켜 셀 전류를 흐르게 하기 위해 인가된다. 드라이버부(140)는 로우 디코더(120)의 어드레싱 신호에 응답하여 선택된 하나의 페이지 단위 내 워드라인들(WLj, j=0, 1, …, 15)로 해당 모드 전압을 인가한다. 페이지 버퍼(150)는 비트라인들(BL0, BL1, …, BLi-1, BLi)을 통해 흐르는 셀 전류를 감지하여 선택된 플레쉬 메모리 셀들의 데이터를 판명한다.
이러한 플레쉬 메모리 장치(100)는 플레쉬 메모리 셀들로의 프로그래밍 동작을 수행한 다음, 프로그램 여부를 확인하는 프로그램 검증 동작을 수행하는 하나의 사이클(다른 말로 "프로그램 단위 루프")을 반복하여 수행한다. 프로그램 검증 독출 동작을 수행하여 플레쉬 메모리 셀이 프로그램된 것으로 판명되면 프로그래밍 동작을 종료하고, 그렇지 않다면 다시 한번 프로그래밍 동작을 수행하고 프로그램 검증 독출 동작을 수행하는 동작을 반복한다. 예컨대, 하나의 워드라인(WL)에 연결되는 플레쉬 메모리 셀들이 4K개 정도라고 가정하면 이들을 프로그래밍하고 프로그램 검증하는 데 소정의 사이클들이 소요된다. 몇번의 사이클을 반복하여 하나의 워드라인(WL)에 연결된 플레쉬 메모리 셀들이 프로그램 완료되었다고 판명되면 다른 워드라인(WL)을 프로그래밍하고 프로그램 검증하는 동작을 반복 수행한다.
그런데, 선택된 하나의 워드라인(WL)에 대하여 프로그래밍 동작과 프로그램 검증 동작을 반복하게 되면, 아직 프로그래밍되지 않은 플레쉬 메모리 셀들이 프로그램되었다고 판명되어 프로그래밍 동작을 종료하는 문제점이 발생된다. 왜냐하면, 도 2에 도시된 바와 같이, 하나의 프로그램 단위 루프를 반복 수행하는 동안 프로그래밍 전압(VPGM)은 증가되고 프로그램 검증 독츨 전압(VRDV)은 일정하게 인가되는 데, 처음 몇번의 프로그램 단위 루프 동안 프로그램되지 않은 플레쉬 메모리 셀들로 인해 셀 전류가 커지게 되어 공통 소스 라인(CSL) 레벨이 올라가게 된다. 여기에서, 이후에 수행되는 프로그램 단위 루프 동안 일정한 프로그램 검증 전압(VRDV)이 인가되면 공통 소스 라인(CSL)의 레벨 상승으로 인해 셀 전류가 감소하게 된다. 이에 따라, 실제적으로 프로그램되지 않은 플레쉬 메모리 셀들이 프로그램되었다고 오판하게 되는 것이다.
도 3은 도 2의 프로그램 검증 방법에 의한 플레쉬 메모리 셀들의 문턱 전압(Vt) 분포를 나타내는 도면이다. 이를 참조하면, 모든 플레쉬 메모리 셀들로의 삭제 동작이 수행된 초기 상태시 플레쉬 메모리 셀들의 문턱 전압(Vt)은 음(negative) 전압 레벨을 갖는다. 이 후, 순차적으로 프로그램 단위 루프를 수행하여 마지막 루프에서 높은 프로그래밍 전압(VPGM)에 의해 플레쉬 메모리 셀들이 프로그램됨에 따라 문턱 전압(Vt)이 높게 그리고 불균일하게 산포된다. 높은 문턱 전압(Vt)을 갖는 플레쉬 메모리 셀들의 불균일한 산포는 삭제 동작시 페이지 단위의 플레쉬 메모리 셀들이 완전히 삭제되지 않는(over program) 문제점을 발생시킨다. 그리고 프로그램 검증 전압(VRDV) 근처의 낮은 문턱 전압(Vt)을 갖는 플레쉬 메모리 셀들은 프로그램 여부가 불확실하여 프로그램되지 않는(under program) 상태로 남는 문제점이 발생된다.
따라서, 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한 문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그 프로그램 검증 방법이 요구된다.
본 발명의 목적은 플레쉬 메모리 셀들의 프로그램 오판을 방지할 수 있는 플레쉬 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 플레쉬 메모리 셀들의 프로그램 오판을 방지할 수 있는 프로그램 검증 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 복수개의 플레쉬 메모리 셀들이 배열되는 메모리 셀 어레이 블락과, 플레쉬 메모리 셀들의 프로그램 여부를 확인하기 위한 프로그램 검증 전압을 가변적으로 발생시키는 프로그램 검증 전압 발생부와, 플레쉬 메모리 셀들의 제어 게이트와 연결되는 워드라인으로 프로그램 검증 전압을 전달하는 워드라인 레벨 선택부를 포함한다.
바람직하기로, 프로그램 검증 전압 발생부는 전원 전압과 접지 전압 사이에 직렬 연결되는 피모스 트랜지스터와 제1 내지 제3 저항들과, 제1 저항 양단에 연결되며 제1 프로그램 검증 제어 신호에 응답하여 상기 제1 저항을 단락시키고 피모스 트랜지스터의 드레인과 제1 저항 그리고 그 드레인의 연결점으로 프로그램 검증 전압을 발생하는 제1 엔모스 트랜지스터와, 제2 저항 양단에 연결되고 제2 프로그램 검증 제어 신호에 응답하여 제2 저항을 단락시키는 제2 엔모스 트랜지스터와, 제1 저항과 제2 저항 사이의 노드 전압과 기준 전압을 비교하고 그 출력이 피모스 트랜지스터의 게이트에 연결되는 비교기를 포함한다. 제1 및 제2 프로그램 검증 제어 신호는 프로그램 검증 전압 레벨을 변화시키기 위하여 선택적으로 활성화된다. 워드라인 레벨 선택부는 동작 모드에 따라 플레쉬 메모리 셀들의 워드라인으로 프로그래밍 전압, 독출 전압, 도통 전압 또는 삭제 전압을 인가한다.
상기 다른 목적을 달성하기 위하여, 본 발명은 적어도 하나 이상의 플레쉬 메모리 셀들을 포함하고 플레쉬 메모리 셀들의 프로그램 여부를 검증하는 방법에 있어서, 소정의 프로그래밍 전압을 상기 플레쉬 메모리 셀들로 인가하는 제1 단계와, 프로그램 검증 제어 신호들에 선택적으로 응답하여 프로그램 검증 전압을 발생하는 제2 단계와, 프로그램 검증 전압에 응답하여 플레쉬 메모리 셀들의 프로그램 여부를 확인하는 제3 단계를 구비하고, 제1 내지 제3 단계로 구성되는 프로그램 단위 루프 사이클을 플레쉬 메모리 셀들이 프로그램 완료될 때까지 반복적으로 수행하되, 프로그램 단위 루프 사이클마다 프로그램 검증 전압을 변화시킨다.
따라서, 본 발명에 의하면 프로그램 검증 전압 레벨을 변화시키면서 프로그래밍 검증을 수행하기 때문에 종래의 프로그램 여부가 불확실한 플레쉬 메모리 셀들이 완전히 프로그램된다.
도 4는 본 발명의 일실시예에 따른 플레쉬 메모리 장치를 나타내는 도면이다. 이를 참조하면, 플레쉬 메모리 장치(400)는 도 1의 플레쉬 메모리 장치와 비교하여 프로그램 검증 전압 발생부(410)를 더 구비한다는 점에서만 차이가 있다. 프로그램 검증 전압 발생부(410)는 전원 전압(VCC)과 접지 전압(VSS) 사이에 직렬 연결된 피모스 트랜지스터(413)와 제1 내지 제3 저항들(414, 415, 416)을 포함하고 제1 저항(414) 양단에 연결된 제1 엔모스 트랜지스터(417)와 제2 저항(415) 양단에 연결된 제2 엔모스 트랜지스터(418)를 포함한다. 피모스 트랜지스터(413)는 기준 전압(VREF)과 제1 내지 제2 저항 사이의 NA 노드 전압을 비교하는 비교기(412)의 출력에 게이팅된다. 제1 엔모스 트랜지스터(417)는 제1 프로그램 검증 제어 신호(PGM_VFEN1)에 게이팅되어 제1 저항(414)을 단락시키고, 제2 엔모스 트랜지스터(418)는 제2 프로그램 검증 제어 신호(PGM_VFEN2)에 게이팅되어 제2 저항(415)을 단락시킨다.
프로그램 검증 전압 발생부(410)는 제1 프로그램 검증 제어 신호(PGM_VFEN1) 또는 제2 프로그램 검증 제어 신호(PGM_VFEN2)의 활성화 여부에 따라 제1 저항(414) 또는 제2 저항(415)이 선택적으로 단락되어 프로그램 검증 전압(VRDV)이 높게 또는 낮게 발생된다. 제1 및 제2 프로그램 검증 제어 신호(PGM_VFEN1, PGM_VFEN2)가 비활성화되면 프로그램 검증 전압(VRDV)은 높게 발생되고 제1 및 제2 프로그램 검증 제어 신호(PGM_VFEN1, PGM_VFEN2)가 활성화되면 프로그램 검증 전압(VRDV)은 낮게 발생된다. 또한, 프로그램 검증 전압(VRDV)은 제1 프로그램 검증 제어 신호(PGM_VFEN1)와 제2 프로그램 검증 제어 신호(PGM_VFEN2)가 선택적으로 활성화되면 다양한 전압 레벨로 발생된다.
도 5는 프로그램 검증 전압 발생부(410)에 의해 발생된 프로그램 검증 전압(VRDV)을 적용하는 제1 예의 프로그램 검증 방법을 나타내는 도면이다. (n-2)번째 프로그램 단위 루프에서 제1 프로그래밍 전압(VPGM1)으로 프로그래밍 동작 후에 제1 프로그램 검증 전압(VRDV1)에 의한 프로그램 검증 동작을 수행한다. (n-1)번째 프로그램 단위 루프에서 제2 프로그래밍 전압(VPGM2)으로 프로그래밍 동작 후에 이전의 제1 프로그램 검증 전압(VRDV1) 보다 낮은 제2 프로그램 검증 전압(VRDV2)에 의한 프로그램 검증 동작을 수행한다. n번째 프로그램 단위 루프에서 제3 프로그래밍 전압(VPGM3)으로 프로그래밍 동작 후에 이전의 제2 프로그램 검증 전압(VRDV2) 보다 높은 제1 프로그램 검증 전압(VRDV1)으로 프로그램 검증 동작을 수행한다. (n+1)번째 프로그램 단위 루프에서는 제4 프로그래밍 전압(VPGM4)으로 프로그래밍 동작 후에 이전의 제1 프로그램 검증 전압(VRDV1) 보다 낮은 제2 프로그램 검증 전압(VRDV2)으로 프로그램 검증 동작을 수행한다.
이와 같이 프로그램 단위 루프 마다 이전의 프로그램 검증 전압(VRDV) 보다 높거나 낮은 전압 레벨을 인가하여 프로그램 검증 동작을 수행하게 되면, 실제적으로 프로그램되지 않은 플레쉬 메모리 셀들이 제2 프로그램 검증 전압(VRDV2)일 때는 프로그램된 것으로 판명되었다가 제1 프로그램 검증 전압(VRDV1)일 때는 프로그램되지 않은 것으로 판명되어 다시 프로그래밍 동작을 수행한다. 이에 따라, 프로그램되지 않은 플레쉬 메모리 셀들이 완전히 프로그래밍된다.
도 6은 본 발명의 프로그램 검증 방법에 의한 플레쉬 메모리 셀들의 분포를 나타내는 도면이다. 이를 참조하면, 초기 상태일 때 플레쉬 메모리 셀들의 문턱 전압(Vt)은 음(negative) 전압 레벨을 갖는다. 이 후 프로그램 검증 전압(VRDV)을 변화시켜 가면서 프로그램 단위 루프를 반복하여, (n-1)번째 프로그램 단위 루프에서 제2 프로그램 검증 전압(VRDV2) 근처의 문턱 전압(Vt)을 갖는 플레쉬 메모리 셀들은 프로그램 여부가 불확실하다. n번째 프로그램 단위 루프에서 제1 프로그램 검증 전압(VRDV1) 보다 낮은 문턱 전압(Vt)을 갖는 즉, 이전의 (n-1)번째 프로그램 단위 루프에서 프로그램 여부가 불확실하던 플레쉬 메모리 셀들이 프로그램되지 않았다고 판명되어 다시 프로그래밍 동작을 수행한다. 그리하여 마지막 프로그램 단위 루프에서 플레쉬 메모리 셀들의 문턱 전압(Vt)은 균일하게 산포되어 미프로그램된(under program) 플레쉬 메모리 셀들과 과프로그램된(over program) 플레쉬 메모리 셀들이 제거된다.
도 7은 본 발명의 프로그램 검증 전압을 적용하는 제2 예의 프로그램 검증 방법을 나타내는 도면이다. 이를 참조하면, 순차적으로 프로그램 단위 루프를 수행하는 데 있어서, 각 루프마다 프로그래밍 전압(VPGM1, VPGM2, VPGM3, VPGM4)을 증가시키면서 프로그래밍 동작 후에 프로그램 검증 전압(VRDV1, VRDV2, VRDV3, VRDV4)에 의한 프로그램 검증 동작을 수행한다. 제1 내지 제4 프로그램 검증 전압(VRDV1, VRDV2, VRDV3, VRDV4)은 각각 서로 다른 전압 레벨을 갖는다.
도 8은 본 발명의 프로그램 검증 전압을 적용하는 제3 예의 프로그램 검증 방법을 나타내는 도면이다. 이를 참조하면, (n-1)번째 프로그램 단위 루프일 때의 프로그램 검증 전압 레벨 보다 n번째 프로그램 단위 루프 사이클일 때의 프로그램 검증 전압 레벨이 낮게, 그리고 (n+1)번째 프로그램 단위 루프 사이클일 때의 프로그램 검증 전압 레벨은 n번째 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 보다 낮게 설정된다. 이와는 달리, (n-1)번째 프로그램 단위 루프일 때의 프로그램 검증 전압 레벨 보다 n번째 프로그램 단위 루프일 때의 프로그램 검증 전압 레벨이 높게, 그리고 (n+1)번째 프로그램 단위 루프일 때의 프로그램 검증 전압 레벨은 n번째 프로그램 단위 루프일 때의 프로그램 검증 전압 보다 높게 설정될 수도 있다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명에 의하면, 프로그램 검증 전압 레벨을 변화시키면서 프로그래밍 검증을 수행하기 때문에 종래의 프로그램 여부가 불확실한 플레쉬 메모리 셀들이 완전히 프로그램된다.
도 1은 종래의 플레쉬 메모리 장치의 일부분을 나타내는 도면이다.
도 2는 도 1의 플레쉬 메모리 장치의 프로그램 검증 타이밍 다이어그램을 나타내는 도면이다.
도 3은 도 2의 프로그램 검증 방법에 의한 플레쉬 메모리 셀들의 문턱 전압(Vt) 분포를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 플레쉬 메모리 장치를 나타내는 도면이다.
도 5는 본 발명의 프로그램 검증 전압을 적용하는 제1 예의 프로그램 검증 타이밍 다이어그램을 나타내는 도면이다.
도 6은 도 7의 프로그램 검증 방법에 따른 플레쉬 메모리 셀들의 문턱 전압(Vt) 분포를 나타내는 도면이다.
도 7은 본 발명의 프로그램 검증 전압을 적용하는 제2 예의 프로그램 검증 타이밍 다이어그램을 나타내는 도면이다.
도 8은 본 발명의 프로그램 검증 전압을 적용하는 제3 예의 프로그램 검증 타이밍 다이어그램을 나타내는 도면이다.

Claims (10)

  1. 복수개의 플레쉬 메모리 셀들이 배열되는 메모리 셀 어레이 블락;
    상기 플레쉬 메모리 셀들의 프로그램 여부를 확인하기 위한 프로그램 검증 전압을 가변적으로 발생시키는 프로그램 검증 전압 발생부; 및
    동작 모드에 따라 상기 플레쉬 메모리 셀들의 제어 게이트와 연결되는 워드라인으로 프로그래밍 전압, 독출 전압, 도통 전압, 그리고 상기 프로그램 검증 전압을 전달하는 워드라인 레벨 선택부를 구비하는 것을 특징으로 하는 플레쉬 메모리 장치.
  2. 제1항에 있어서, 상기 프로그램 검증 전압 발생부는
    전원 전압과 접지 전압 사이에 직렬 연결되는 피모스 트랜지스터와 제1 내지 제3 저항들;
    상기 제1 저항 양단에 연결되며 제1 프로그램 검증 제어 신호에 응답하여 상기 제1 저항을 단락시키고 상기 피모스 트랜지스터의 드레인, 상기 제1 저항 및 그 드레인의 연결점으로 프로그램 검증 전압을 발생하는 제1 엔모스 트랜지스터;
    상기 제2 저항 양단에 연결되고, 제2 프로그램 검증 제어 신호에 응답하여 상기 제2 저항을 단락시키는 제2 엔모스 트랜지스터; 및
    상기 제1 저항과 상기 제2 저항 사이의 노드 전압과 기준 전압을 비교하고 그 출력이 상기 피모스 트랜지스터의 게이트에 연결되는 비교기를 구비하는 것을 특징으로 하는 플레쉬 메모리 장치.
  3. 제2항에 있어서, 상기 제1 및 제2 프로그램 검증 제어 신호는
    상기 프로그램 검증 전압 레벨을 변화시키기 위하여 선택적으로 활성화되는 것을 특징으로 하는 플레쉬 메모리 장치.
  4. 삭제
  5. 적어도 하나 이상의 플레쉬 메모리 셀들을 포함하고 상기 플레쉬 메모리 셀들의 프로그램 여부를 검증하는 방법에 있어서,
    소정의 프로그래밍 전압을 상기 플레쉬 메모리 셀들로 인가하는 제1 단계;
    프로그램 검증 제어 신호들에 선택적으로 응답하여 프로그램 검증 전압을 발생하는 제2 단계; 및
    상기 프로그램 검증 전압에 응답하여 상기 플레쉬 메모리 셀들의 프로그램 여부를 확인하는 제3 단계를 구비하고,
    상기 제1 내지 제3 단계로 구성되는 프로그램 단위 루프 사이클을 상기 플레쉬 메모리 셀들이 프로그램 완료될 때까지 반복적으로 수행하되, 상기 프로그램 단위 루프 사이클마다 상기 프로그램 검증 전압을 변화 시키고 상기 프로그래밍 전압이 순차적으로 증가하도록 변화시키는 것을 특징으로 하는 플레쉬 메모리 장치의 프로그램 검증 방법.
  6. 제5항에 있어서, 상기 플레쉬 메모리 장치의 프로그램 검증 방법은
    (n-1)번째 상기 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨 보다 n번째 상기 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨이 높고, (n+1)번째 상기 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨은 상기 n번째 상기 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨 보다 낮은 것을 특징으로 하는 플레쉬 메모리 장치의 프로그램 검증 방법.
  7. 제6항에 있어서, 상기 플레쉬 메모리 장치의 프로그램 검증 방법은
    상기 (n-1)번째 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨과 상기 (n+1)번째 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨은 서로 같은 전압 레벨을 갖는 것을 특징으로 하는 플레쉬 메모리 장치의 프로그램 검증 방법.
  8. 제6항에 있어서, 상기 플레쉬 메모리 장치의 프로그램 검증 방법은
    상기 (n-1)번째 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨과 상기 n번째 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨, 그리고 상기 (n+1)번째 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨은 서로 다른 전압 레벨을 갖는 것을 특징으로 하는 플레쉬 메모리 장치의 프로그램 검증 방법.
  9. 삭제
  10. 제5항에 있어서, 상기 플레쉬 메모리 장치의 프로그램 검증 방법은
    (n-1)번째 상기 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨 보다 n번째 상기 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨이 낮게, 그리고 (n+1)번째 상기 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 레벨은 상기 n번째 프로그램 단위 루프 사이클일 때의 상기 프로그램 검증 전압 보다 낮게 설정되는 것을 특징으로 하는 플레쉬 메모리 장치의 프로그램 검증 방법.
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DE10352710A DE10352710A1 (de) 2002-11-18 2003-11-06 Flash-Speicherbauelement, Verifizierverfahren und Programmiereinheit hierfür
US10/712,652 US7099196B2 (en) 2002-11-18 2003-11-12 Flash memory device and program verification method thereof
JP2003383338A JP2004171747A (ja) 2002-11-18 2003-11-13 フラッシュメモリセルのプログラム誤判定を防止し、均一のしきい値電圧の分布を有することができるフラッシュメモリ装置及びそのプログラム検証方法

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030149B2 (en) * 2002-04-19 2006-04-18 Allergan, Inc. Combination of brimonidine timolol for topical ophthalmic use
KR100496866B1 (ko) * 2002-12-05 2005-06-22 삼성전자주식회사 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법
JP4170952B2 (ja) 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
KR100680479B1 (ko) 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치의 프로그램 검증 방법
US7269066B2 (en) * 2005-05-11 2007-09-11 Micron Technology, Inc. Programming memory devices
KR100719372B1 (ko) 2005-08-10 2007-05-17 삼성전자주식회사 노어 플래시 메모리 장치 및 그것의 프로그램 방법
US7301817B2 (en) 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify
KR101197556B1 (ko) 2006-01-09 2012-11-09 삼성전자주식회사 불 휘발성 메모리의 프로그램 동작을 검증하는 장치 및방법, 그리고 그 장치를 포함한 메모리 카드
KR100794312B1 (ko) * 2006-12-27 2008-01-11 삼성전자주식회사 명령어 자동 처리 유니트를 포함한 메모리 컨트롤러 및그를 포함한 메모리 시스템
KR100874920B1 (ko) 2007-03-15 2008-12-19 삼성전자주식회사 셀 사이의 커플링에 의한 영향을 감소시킨 플래시 메모리장치 및 그 구동방법
KR101348173B1 (ko) * 2007-05-25 2014-01-08 삼성전자주식회사 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템
KR101403429B1 (ko) 2007-10-09 2014-06-03 삼성전자주식회사 멀티 비트 프로그래밍 장치 및 방법
KR101448851B1 (ko) * 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
US8127091B2 (en) * 2008-10-30 2012-02-28 Micron Technology, Inc. Programming memory cells with additional data for increased threshold voltage resolution
KR100996108B1 (ko) * 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8223555B2 (en) * 2009-05-07 2012-07-17 Micron Technology, Inc. Multiple level program verify in a memory device
US8174895B2 (en) * 2009-12-15 2012-05-08 Sandisk Technologies Inc. Programming non-volatile storage with fast bit detection and verify skip
KR101083676B1 (ko) * 2010-04-30 2011-11-16 주식회사 하이닉스반도체 반도체 메모리 장치
US9342401B2 (en) * 2013-09-16 2016-05-17 Sandisk Technologies Inc. Selective in-situ retouching of data in nonvolatile memory
US10157681B2 (en) 2015-09-14 2018-12-18 Sandisk Technologies Llc Programming of nonvolatile memory with verify level dependent on memory state and programming loop count
KR20220072284A (ko) * 2020-11-25 2022-06-02 에스케이하이닉스 주식회사 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09282895A (ja) * 1996-04-16 1997-10-31 Fujitsu Ltd 不揮発性半導体記憶装置及びベリファイ方法
JPH1055691A (ja) * 1996-08-08 1998-02-24 Ricoh Co Ltd 不揮発性半導体メモリ
KR20000028302A (ko) * 1998-10-30 2000-05-25 윤종용 플래시 메모리 장치
KR20020056204A (ko) * 2000-12-29 2002-07-10 박종섭 플래쉬 메모리 소자의 포스트 프로그램 검증 회로
KR20030079425A (ko) * 2002-04-04 2003-10-10 삼성전자주식회사 온도보상기능을 가진 멀티비트 플래쉬메모리
KR20040049114A (ko) * 2002-12-05 2004-06-11 삼성전자주식회사 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283708A (ja) * 1992-04-02 1993-10-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置，その製造方法および試験方法
JPH07226097A (ja) * 1994-02-15 1995-08-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH08190796A (ja) * 1995-01-09 1996-07-23 Mitsubishi Denki Semiconductor Software Kk データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法
KR100477034B1 (ko) * 1995-01-31 2005-03-21 가부시끼가이샤 히다치 세이사꾸쇼 반도체 메모리 장치
US5661685A (en) * 1995-09-25 1997-08-26 Xilinx, Inc. Programmable logic device with configurable power supply
KR0169412B1 (ko) * 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR0172401B1 (ko) * 1995-12-07 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 장치
US5675540A (en) * 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
TW338165B (en) * 1996-09-09 1998-08-11 Sony Co Ltd Semiconductor nand type flash memory with incremental step pulse programming
FR2761191B1 (fr) * 1997-03-20 1999-06-25 Sgs Thomson Microelectronics Memoire a grille flottante adressable par mots comportant un circuit generateur de tension de reference pour la verification du contenu d'un mot
US6538923B1 (en) * 2001-02-26 2003-03-25 Advanced Micro Devices, Inc. Staircase program verify for multi-level cell flash memory designs
JP2002319286A (ja) * 2001-04-19 2002-10-31 Hitachi Ltd 不揮発性記憶装置および記憶システム

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09282895A (ja) * 1996-04-16 1997-10-31 Fujitsu Ltd 不揮発性半導体記憶装置及びベリファイ方法
JPH1055691A (ja) * 1996-08-08 1998-02-24 Ricoh Co Ltd 不揮発性半導体メモリ
KR20000028302A (ko) * 1998-10-30 2000-05-25 윤종용 플래시 메모리 장치
KR20020056204A (ko) * 2000-12-29 2002-07-10 박종섭 플래쉬 메모리 소자의 포스트 프로그램 검증 회로
KR20030079425A (ko) * 2002-04-04 2003-10-10 삼성전자주식회사 온도보상기능을 가진 멀티비트 플래쉬메모리
KR20040049114A (ko) * 2002-12-05 2004-06-11 삼성전자주식회사 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법

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