KR100520179B1 - 반도체 메모리 장치의 입출력 구조 - Google Patents

반도체 메모리 장치의 입출력 구조 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 입출력 구조는 뱅크 어드레스를 포함한 제어신호가 입출력 센스앰프와 라이트 드라이버에 선택적으로 공유하고자하는 뱅크의 데이터 버스를 연결하여 데이터 버스를 공유할 수 있는 입출력 센스앰프와 라이트 드라이버를 구성하여 입출력 센스앰프와 라이트 드라이버의 개수를 줄일 수 있기 때문에 칩 면적의 감소, 스피드의 개선 및 전류 소모를 줄일 수 있다.

Description

반도체 메모리 장치의 입출력 구조{IO structure of semiconductor memory device}
본 발명은 반도체 메모리 장치의 입출력 구조에 관한 것으로, 보다 상세하게는 뱅크 어드레스를 포함한 제어신호가 입출력 센스앰프와 라이트 드라이버에 선택적으로 공유하고자하는 뱅크의 데이터 버스를 연결하여 데이터 버스를 공유할 수 있는 입출력 센스앰프와 라이트 드라이버를 구성하여 입출력 센스앰프와 라이트 드라이버의 개수를 줄일 수 있기 때문에 칩 면적의 감소, 스피드의 개선 및 전류 소모를 줄일 수 있는 반도체 메모리 장치의 입출력 구조에 관한 것이다.
도 1 은 일반적인 뱅크로 구성된 셀 어레이와 글로벌 데이터 버스의 구조를 보인 블록도로써, 이에 도시된 바와 같이, 4개의 뱅크(BANK1-BANK4)로 구성되며, 각 뱅크를 제어하기 위한 칼럼 제어부(1)가 일측단부에 배치되고, 각 칼럼 제어부(1)에는 32개의 라이트 드라이버(2)와, 32개의 입출력 센스앰프(3)가 배치된다.
뱅크내에는 로우 디코더(4)가 중앙에 배치되고, 셀 어레이에는 32개의 글로벌 데이터 버스 쌍이 배치된다.
도 2 는 상기 도 1 의 블록도에서, 제1 뱅크(BANK1)와 제2 뱅크(BANK2)를 제어하기 위한 칼럼 제어부(1) 부분을 상세히 보인 블록도로써, 이에 도시된 바와 같이, 상기 제1 뱅크(BANK1)를 제어하기 위한 제1 칼럼 제어부(1-1)의 각 라이트 드라이버(2-1) 및 상기 제2 뱅크(BANK2)를 제어하기 위한 제2 칼럼 제어부(1-2)의 각 라이트 드라이버(2-2)는 각각의 뱅크의 글로벌 데이터 버스와 4개의 뱅크를 공유하는 글로벌 라이트 입출력라인에 의해 연결되고, 제1 칼럼 제어부(1-1)의 각 입출력 센스앰프(3-1) 및 제2 칼럼 제어부(1-2)의 각 입출력 센스앰프(3-2)는 각각의 뱅크의 글로벌 데이터 버스와 4개의 뱅크를 공유하는 글로벌 리드 입출력라인 쌍에 의해 연결된다.
도 3 은 상기 입출력 센스앰프(3)의 상세 회로도로써, 이에 도시된 바와 같이, 센스앰프 인에이블 신호(SAEN)에 의해 인에이블되어 글로벌 데이터 버스 쌍(GDB, /GDB)에 실린 데이터를 센싱하는 제1, 제2 차동 증폭기(DA1, DA2)와, 상기 센스앰프 인에이블 신호(SAEN)에 의해 인에이블되어 상기 제1, 제2 차동 증폭기(DA1, DA2)에 의해 센싱된 데이터를 센싱 및 증폭하여 글로벌 리드 입출력라인 쌍(GRIO, /GRIO)에 전송하는 크로스 커플드 증폭기(CCA)와, 센스앰프 인에이블 신호(SAEN)가 디스에이블되면, 상기 제1, 제2 차동 증폭기(DA1, DA2)의 출력라인을 균등화 하기 위한 제1 피모스 트랜지스터(PM1)와, 센스앰프 인에이블 신호(SAEN)가 디스에이블되면, 상기 크로스 커플드 증폭기(CCA)의 출력단자를 하이레벨로 프리차지하고 균등화하기 위한 제2-제4 피모스 트랜지스터(PM2-PM4)를 포함하여 구성된다.
도 4 는 상기 라이트 드라이버(2)의 상세 회로도로써, 이에 도시된 바와 같이, 프리차지 인에이블 신호(PCGEN)가 디스에이블되고, 라이트 드라이버 인에이블 신호(WDEN)가 인에이블되면, 4개의 캥크를 공유하는 글로벌 라이트 입출력라인(GWIO)의 데이터를 제1, 제2 인버터(INV21, INV22)에 의해 구동하여 각각 제1, 제2 래치부(LAT1, LAT2)에 의해 래치하게 된다. 이어서, 상기 제1, 제2 래치부(LAT1, LAT2)에 의해 래치된 데이터는 제1, 제2 구동부(DR1, DR2)에 의해 각각의 뱅크의 글로벌 데이터라인 쌍(GDB, /GDB)에 전송된다.
여기서, 제1 피모스 트랜지스터(PM21)는 글로벌 데이터 라인 쌍(GDB,/GDB)을 균등화시키기 위해 사용되며, 제2, 제3 피모스 트랜지스터(PM22, PM23)는 상기 글로벌 데이터 라인 쌍(GDB, /GDB)을 하이레벨로 프리차지하기 위해 사용된다.
상기와 같이 동작하는 입출력 구조에서는 각 뱅크마다 전달 효율을 높이기 위해 매우 큰 사이즈의 모스 소자를 가진 32개의 라이트 드라이버와 32개의 입출력 센스 앰프를 배치하게 되며, 반도체 메모리 장치 전체에는 128개의 라이트 드라이버와 128개의 입출력 센스앰프가 배치되어 칩면적이 매우 커야하며, 따라서 전류 소모가 매우 많아지는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 인접한 복수개의 뱅크의 글로벌 데이터 버스를 서로 공유하도록 구성하여 입출력 센스앰프와 라이트 드라이버의 개수를 줄이며, 라이트 드라이버의 구성을 크로스 커플드 형태를 사용함으로써 레이아웃 면적을 감소시킬 수 있고 따라서, 전류소모를 감소 시킬 수 있는 반도체 메모리 장치의 입출력 구조를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 입출력 구조는,센스앰프 인에이블신호 및 뱅크 어드레스에 의해 제어되어 선택된 뱅크의 글로벌 데이터 버스 쌍을 선택적으로 입출력 센스앰프에 연결하기 위한 복수개의 제1 전송게이트;상기 센스앰프 인에이블 신호에 의해 인에이블되고, 상기 제1 전송게이트에 의해 전송되어 선택된 뱅크의 글로벌 데이터 버스 쌍에 실린 데이터를 센싱 및 증폭하여 글로벌 리드 입출력라인 쌍에 전송하는 입출력 센스앰프;라이트 드라이버 인에이블 신호 및 상기 뱅크 어드레스에 의해 제어되어 선택된 뱅크의 글로벌 데이터 버스 쌍을 라이트 드라이버에 선택적으로 연결하기 위한 복수개의 제2 전송게이트;글로벌 라이트 입출력 라인에 실린 데이터를 상기 제2 전송게이트를 통해 선택된 뱅크의 글로벌 데이터 버스 쌍에 구동하여 전송하는 라이트 드라이버;프리차지 인에이블 신호에 의해 제어되어 공유하고자하는 뱅크의 글로벌 데이터 버스 쌍들을 각각 균등화 하는 복수개의 균등화 수단; 및프리차지 인에이블 신호에 의해 제어되어 공유하고자 하는 뱅크의 글로벌 데이터 버스 쌍들을 각각 하이레벨로 프리차지하는 복수개의 프리차지 수단을 포함하여 구성된 것을 특징으로 한다.
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상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 5 는 본 발명에 따른 제1 뱅크(BANK1) 및 제2 뱅크(BANK2) 사이에 두 뱅크의 글로벌 데이터 버스 쌍(GDB, /GDB)을 공유하기 위한 입출력 센스앰프(30) 및 라이트 드라이버(20)의 배치 구조를 보인 블록도로써, 이에 도시된 바와 같이, 각 뱅크의 글로벌 데이터 버스 쌍(GDB, /GDB)을 공유하는 입출력 센스앰프(30) 및 라이트 드라이버(20)가 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB, /GDB) 및 제2 뱅크(BANK2)의 글로벌 데이터 버스 쌍(GDB, /GDB)을 공유하도록 배치되어 있다.
도 6 은 본 발명에 따른 입출력 센스앰프(30) 및 라이트 드라이버(20)의 상세 회로도로써, 이에 도시된 바와 같이, 센스앰프 인에이블신호(SAEN) 및 뱅크 어드레스(BANKEN0, BANKEN1)에 의해 제어되어 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1) 또는 제2 뱅크(BANK2)의 글로벌 데이터 버스 쌍(GDB2, /GDB2)을 선택적으로 입출력 센스앰프(30)에 연결하기 위한 전송게이트(TG11-TG14)와, 상기 전송게이트(TG11-TG14)에 의해 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1) 또는 제2 뱅크(BANK2)의 글로벌 데이터 버스 쌍(GDB2, /GDB2)에 실린 데이터를 센스앰프 인에이블 신호(SAEN)에 의해 인에이블되어 센싱하여 글로벌 리드 입출력라인 쌍(GRIO, /GRIO)에 전송하는 입출력 센스앰프(30)와, 라이트 드라이버 인에이블 신호(WDEN) 및 뱅크 어드레스(BANKEN0, BANKEN1)에 의해 제어되어 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1) 또는 제2 뱅크(BANK2)의 글로벌 데이터 버스 쌍(GDB2, /GDB2)을 선택적으로 라이트 드라이버(20)에 연결하기 위한 전송게이트(TG21-TG24)와, 글로벌 라이트 입출력 라인(GWIO)에 실린 데이터를 구동하여 상기 전송게이트(TG21-TG24)에 의해 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍 또는 제2 뱅크(BANK)의 글로벌 데이터 버스 쌍에 전송하는 라이트 드라이버(20)와, 프리차지 인에이블 신호(PCGEN)에 의해 제어되어 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1)과 제2 뱅크(BANK2)의 글로벌 데이터 버스 쌍(GDB2, /GDB2)을 각각 균등화 하는 피모스 트랜지스터(PM31, PM32)와, 프리차지 인에이블 신호(PCGEN)에 의해 제어되어 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1)과 제2 뱅크(BANK2)의 글로벌 데이터 버스 쌍(GDB2, /GDB2)을 각각 하이레벨로 프리차지하는 피모스 트랜지스터(PM33-PM36)를 포함하여 구성된다.
상기 라이트 드라이버(20)는 크로스 커플드된 제1, 제2 피모스 트랜지스터(PM41, 42)와, 글로벌 라이트 입출력 라인(GWIO)에 실린 데이터가 입력되는 제1 엔모스 트래너지스터(NM41)와, 상기 글로벌 라이트 입출력 라인(GWIO)에 실린 데이터가 반전되어 입력되는 제2 엔모스 트랜지스터(NM42)와, 상기 프리차지 인에이블신호(PCGEN)가 디스에이블되면 라이트 드라이버(20)를 인에이블 시키기 위한 제3 엔모스 트랜지스터(NM43)와, 상기 프리차지 인에이블신호(PCGEN)에 의해 제어되어 라이트 드라이버(20)의 출력단자를 균등화 시키기 위한 제3 피모스 트랜지스터(PM43)를 포함하여 구성된다.
상기 입출력 센스앰프(30)는 종래 입출력 센스앰프(3)와 동일하게 구성되므로, 여기서는 그 구성과 동작 설명은 생략한다.
여기서, 상기 전송게이트(TG11, TG12)는 센스앰프 인에이블 신호(SAEN) 및 제1 뱅크 어드레스(BANKEN0)를 낸드게이트(ND11)에 의해 부정 논리곱한 신호 및 그의 반전된 신호에 의해 제어되어 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1)을 각각 선택적으로 입출력 센스앰프(30)에 연결하고, 상기 전송게이트(TG13, TG14)는 센스앰프 인에이블 신호(SAEN) 및 제2 뱅크 어드레스(BANKEN1)를 낸드게이트(ND12)에 의해 부정 논리곱한 신호 및 그의 반전된 신호에 의해 제어되어 제2 뱅크(BANK2)의 글로벌 데이터 버스 쌍(GDB2, /GDB2)을 각각 선택적으로 입출력 센스앰프(30)에 연결한다.
한편, 상기 전송게이트(TG21, TG22)는 라이트 드라이버 인에이블 신호(WDEN) 및 제1 뱅크 어드레스(BANKEN0)를 낸드게이트(ND13)에 의해 부정 논리곱한 신호 및 그의 반전된 신호에 의해 제어되어 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1)을 각각 선택적으로 라이트 드라이버(20)에 연결하고, 상기 전송게이트(TG23, TG24)는 라이트 드라이버 인에이블 신호(WDEN) 및 제2 뱅크 어드레스(BANKEN1)를 낸드게이트(ND14)에 의해 부정 논리곱한 신호 및 그의 반전된 신호에 의해 제어되어 제2 뱅크(BANK2)의 글로벌 데이터 버스(GDB2, /GDB2)를 각각 선택적으로 라이트 드라이버(20)에 연결한다.
이와 같이 구성된 본 발명에 따른 입출력 센스앰프(30) 및 라이트 드라이버(20)의 동작을 설명하면 다음과 같다.
먼저, 라이트 동작을 설명하면, 프리차지 인에이블 신호(PCGEN)가 하이레벨로 디스에이블되면, 라이트 드라이버(20)의 제3 엔모스 트랜지스터(NM43)이 턴온되어 라이트 드라이버(20)는 인에이블되어 동작을 시작하여 글로벌 라이트 입출력 라인(GWIO)에 실린 데이터가 제1, 제2 엔모스 트랜지스터(NM41, NM42)를 구동하여 라이트 드라이버(20)의 출력단자를 로직 하이레벨 또는 로직 로우 레벨로 만들게 된다.
여기서, 라이트 드라이버(20)의 동작 초기에는 부하가 큰 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1) 또는 제2 뱅크(BANK2)의 글로벌 데이터 버스(GDB2, /GDB2)를 전송게이트(TG15-TG18)에 의해 차단하여 작은 부하가 걸리는 라이트 드라이버(20)의 출력단자 만을 하이레벨 또는 로우 레벨로 만든 후, 일정시간 지연되어 뱅크 어드레스(BANKEN0, BANKEN1)에 의해 생성된 제어신호에 의해 전송게이트를 턴온시켜 선택된 뱅크(BANK1 또는 BANK2)의 글로벌 데이터 버스에 데이터를 전달한다.
한편, 프리차지 동작은 프리차지 인에이블 신호(PCGEN)가 로우 레벨로 인에이블 되면, 라이트 드라이버(20)의 제3 피모스 트랜지스터(PM43)에 의해 라이트 드라이버(20)의 출력단자가 균등화 되고, 제3 엔모스 트랜지스터(NM43)가 턴오프되어, 라이트 드라이버(20)는 동작하지 않는다.
이어서, 상기 피모스 트랜지스터(PM33-PM36)가 턴온되어 글로벌 데이터 버스를 하이레벨로 프리차지한다.
또한, 상기 피모스 트랜지스터(PM31, PM32)가 턴온되어 제1 뱅크(BANK1)의 글로벌 데이터 버스 쌍(GDB1, /GDB1)과 제2 뱅크(BANK2)의 글로벌 데이터 버스 쌍(GDB2, /GDB2)을 각각 균등화시킨다. 여기서, 선택된 뱅크(BANK1 또는 BANK2)의 글로벌 데이터 버스 쌍이 구동된 후에 선택되지 않은 뱅크(BANK1 또는 BANK2)의 글로벌 데이터 버스 쌍을 균등화 시키기 때문에 프리차지 시에 전류소모를 줄이고, 프리차지 시간을 줄일 수 있다.
이와 같이 상기 입출력 센스앰프(30) 및 라이트 드라이버(20)를 제1 뱅크(BANK1) 및 제2 뱅크(BANK2)의 글로벌 데이터 버스를 뱅크 어드레스 신호(BANKEN0, BANKEN1)에 의해 발생하는 제어신호에 의해 제어되는 전송게이트를 사용하여 선택적으로 연결하여 공유함으로써, 입출력 센스앰프 및 라이트 드라이버의 개수를 줄일 수 있기 때문에 칩 면적을 줄이고, 전류소모를 줄일 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 뱅크 사이에 공유된 회로를 제어신호에 의해 선택적으로 동작하도록 구성하여 입출력 센스앰프 및 라이트 드라이버의 개수를 줄여 칩 면적을 줄이고, 전류 소모를 줄일 수 있는 효과가 있다.
또한, 선택되어 구동된 글로벌 데이터 버스와 선택되지 않아 구동되지 않았던 글로벌 데이터 버스를 균등화 시킴으로써 프리차지시 전류소모를 줄이고 프리차지 시간을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 은 일반적인 메모리 셀 어레이의 뱅크 구조를 보인 블록도.
도 2 는 도 1의 블록도에서, 칼럼 제어부의 입출력 센스앰프와 라이트 드라이버의 배치를 보인 블록도.
도 3 은 도 2의 블록도에서, 입출력 센스앰프의 상세 회로도.
도 4 는 도 2의 블록도에서, 라이트 드라이버의 상세 회로도.
도 5 는 본 발명에 따른 칼럼 제어부의 입출력 센스앰프와 라이트 드라이버의 배치를 보인 블록도.
도 6 은 도 5의 블록도에서, 입출력 센스앰프 및 라이트 드라이버의 상세 회로도.
< 도면의 주요부분에 대한 부호의 설명 >
BANK1-BANK4 : 뱅크
20 : 라이트 드라이버
30 : 입출력 센스앰프
TG11-TG14, TG21-TG24 : 전송 게이트
ND11-ND14 : 낸드게이트
PM31-PM36, PM41-PM43 : 피모스 트랜지스터
NM41-NM43 : 엔모스 트랜지스터

Claims (2)

  1. 센스앰프 인에이블신호 및 뱅크 어드레스에 의해 제어되어 선택된 뱅크의 글로벌 데이터 버스 쌍을 선택적으로 입출력 센스앰프에 연결하기 위한 복수개의 제1 전송게이트;
    상기 센스앰프 인에이블 신호에 의해 인에이블되고, 상기 제1 전송게이트에 의해 전송되어 선택된 뱅크의 글로벌 데이터 버스 쌍에 실린 데이터를 센싱 및 증폭하여 글로벌 리드 입출력라인 쌍에 전송하는 입출력 센스앰프;
    라이트 드라이버 인에이블 신호 및 상기 뱅크 어드레스에 의해 제어되어 선택된 뱅크의 글로벌 데이터 버스 쌍을 라이트 드라이버에 선택적으로 연결하기 위한 복수개의 제2 전송게이트;
    글로벌 라이트 입출력 라인에 실린 데이터를 상기 제2 전송게이트를 통해 선택된 뱅크의 글로벌 데이터 버스 쌍에 구동하여 전송하는 라이트 드라이버;
    프리차지 인에이블 신호에 의해 제어되어 공유하고자하는 뱅크의 글로벌 데이터 버스 쌍들을 각각 균등화 하는 복수개의 균등화 수단; 및
    프리차지 인에이블 신호에 의해 제어되어 공유하고자 하는 뱅크의 글로벌 데이터 버스 쌍들을 각각 하이레벨로 프리차지하는 복수개의 프리차지 수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 입출력 구조.
  2. 상기 제 1 항의 입출력 구조에 있어서,
    상기 라이트 드라이버는
    소스에 전원전압이 인가되고, 게이트가 출력단자에 크로스 커플드 연결된 제1 및 제2 피모스 트랜지스터들;
    드레인이 상기 제1 피모스 트랜지스터의 드레인에 공통 연결되어 상기 출력단자 중의 하나를 형성하고, 게이트에 상기 글로벌 라이트 입출력 라인에 실린 데이터가 입력되는 제1 엔모스 트랜지스터;
    드레인이 상기 제2 피모스 트랜지스터의 드레인에 공통 연결되어 상기 출력단자 중의 다른 하나를 형성하고, 게이트에 상기 글로벌 라이트 입출력 라인에 실린 데이터가 반전되어 입력되는 제2 엔모스 트랜지스터;
    드레인이 상기 제1 및 제2 피모스 트랜지스터의 공통 소스에 접속되고, 소스가 접지전압에 접속되고, 게이트에 상기 프리차지 인에이블신호가 인가되어 제어되는 제3 엔모스 트랜지스터; 및
    상기 프리차지 인에이블신호에 의해 제어되어 상기 출력단자들을 균등화 시키기 위한 제3 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 구조.
KR10-1999-0066395A 1999-12-30 1999-12-30 반도체 메모리 장치의 입출력 구조 KR100520179B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101393309B1 (ko) 2008-02-18 2014-05-09 삼성전자주식회사 복수개의 버스 라인들을 구비하는 반도체 장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3977027B2 (ja) * 2001-04-05 2007-09-19 セイコーエプソン株式会社 半導体メモリ装置
KR100642636B1 (ko) 2004-07-30 2006-11-10 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라인 배치 방법
KR100720260B1 (ko) * 2004-11-15 2007-05-22 주식회사 하이닉스반도체 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로
JP2006216136A (ja) * 2005-02-02 2006-08-17 Toshiba Corp 半導体記憶装置
JP2007095254A (ja) * 2005-09-28 2007-04-12 Hynix Semiconductor Inc 半導体メモリ装置
KR100668513B1 (ko) * 2005-09-28 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치
US7428168B2 (en) * 2005-09-28 2008-09-23 Hynix Semiconductor Inc. Semiconductor memory device sharing a data line sense amplifier and a write driver in order to reduce a chip size
US7489585B2 (en) * 2005-09-29 2009-02-10 Hynix Semiconductor Inc. Global signal driver for individually adjusting driving strength of each memory bank
US7778089B2 (en) 2006-09-29 2010-08-17 Hynix Semiconductor Inc. Semiconductor memory device including write driver control circuit and write driver control method
KR100855269B1 (ko) * 2007-02-14 2008-09-01 주식회사 하이닉스반도체 라이트 드라이버 제어 회로를 포함하는 반도체 메모리 장치
KR100935720B1 (ko) * 2007-05-17 2010-01-08 주식회사 하이닉스반도체 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
KR101046703B1 (ko) * 2009-03-25 2011-07-05 주식회사 하이닉스반도체 데이터 쓰기회로 및 그를 이용한 반도체 메모리 장치
KR101039863B1 (ko) * 2009-09-02 2011-06-09 주식회사 하이닉스반도체 반도체 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04205781A (ja) * 1990-11-01 1992-07-27 Nec Corp 半導体メモリ装置
JPH1173763A (ja) * 1997-08-28 1999-03-16 Toshiba Corp 半導体集積回路装置
KR19990040858A (ko) * 1997-11-20 1999-06-15 윤종용 행 프리 챠아지 시간을 줄일 수 있는 고밀도 반도체 메모리 장치
KR19990048134A (ko) * 1997-12-08 1999-07-05 윤종용 격리 게이트들이 독립적으로 동작되는 반도체 메모리 장치
KR20000054884A (ko) * 1999-02-01 2000-09-05 윤종용 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
KR20010009807A (ko) * 1999-07-14 2001-02-05 윤종용 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04205781A (ja) * 1990-11-01 1992-07-27 Nec Corp 半導体メモリ装置
JPH1173763A (ja) * 1997-08-28 1999-03-16 Toshiba Corp 半導体集積回路装置
KR19990040858A (ko) * 1997-11-20 1999-06-15 윤종용 행 프리 챠아지 시간을 줄일 수 있는 고밀도 반도체 메모리 장치
KR19990048134A (ko) * 1997-12-08 1999-07-05 윤종용 격리 게이트들이 독립적으로 동작되는 반도체 메모리 장치
KR20000054884A (ko) * 1999-02-01 2000-09-05 윤종용 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
KR20010009807A (ko) * 1999-07-14 2001-02-05 윤종용 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101393309B1 (ko) 2008-02-18 2014-05-09 삼성전자주식회사 복수개의 버스 라인들을 구비하는 반도체 장치

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