KR100518700B1 - 전자 디바이스의 제조 방법 - Google Patents

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이와모또후미오
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

레지스트 패턴의 해상 불량의 발생을 억제하고, 해상 불량에 기인하는 불량 배선의 발생을 저감한 매립 다층 배선 구조를 갖는 반도체 장치를 제공한다.
에칭 스토퍼막(4)에 도달하는 비아홀(7)을 형성한 후, 비아홀(7)이 개구된 상태에서 300∼400℃에서 어닐링 처리를 행한다. 어닐링 방법은 핫 플레이트를 이용한 방법이든 열 처리 로를 이용한 방법이든 상관없지만, 제조 완료된 하층 배선(20)에 미치는 영향을 억제하기 위해서는 핫 플레이트로 5분 내지 10분 정도의 단시간 가열을 행한다. 이에 의해, 상부 보호막(6)과 저유전율 층간 절연막(5)과의 계면에 체류한 부생성물, 및 에칭 스토퍼막(4)과 저유전율 층간 절연막(5)과의 계면에 체류한 부생성물이 방출되고, 부생성물의 잔류량을 감소시킬 수 있다.

Description

전자 디바이스의 제조 방법{ELECTRONIC DEVICE MANUFACTURING METHOD}
본 발명은 전자 디바이스의 제조 방법에 관한 것으로, 특히 매립 다층 배선 구조를 갖는 전자 디바이스의 제조 방법에 관한 것이다.
매립 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서는, 현재는 층간 절연막을 사이에 끼워 배치된 하층의 구성과, 상층 배선과의 전기적인 접속을 행하기 위해서, 듀얼 다마신(dual-damascene)법이라고 칭하는 방법이 채용되고 있다. 이 방법은, 층간 절연막을 관통하여 하층의 구성에 도달하는 플러그와, 상층 배선을 동시에 형성하는 방법으로, 특허 문헌 1(일본 특개 2000-269326호 공보(제4란, 도 1∼도 8))에 그 일례가 개시되어 있다.
즉, 특허 문헌 1에 있어서는, 층간 절연막을 관통하여 반도체 기판에 도달하는 컨택트홀 내에 레지스트재를 매립하고, 해당 레지스트재에 자외선 조사 등을 행하여 경화시키고, 그 후에 에칭에 의해 층간 절연막의 표면 내에 상층 배선 형성용 배선홈을 형성하는 예를 나타내고 있다.
최근의 반도체 장치의 제조 방법에 있어서는, 선 폭이 0.3㎛ 이하인 미세한 레지스트 패턴을 형성하기 위해서, 노광 광원으로서, 파장 248㎚의 KrF 엑시머 레이저나 파장 193㎚의 ArF 엑시머 레이저를 사용하고, 또한 감광제가 되는 레지스트 재료로서, 촉매 반응을 이용한 화학 증폭 레지스트(chemically amplified resist)를 사용하는 경우가 많다.
화학 증폭 레지스트는, 감광에 의해 수소 이온을 발생하여, 이것을 촉매로서 레지스트 수지를 열 반응시켜서 패턴을 해상시키는 구조를 갖지만, 이 화학 증폭 레지스트를 사용한 경우에, 홀 패턴, 특히 고립된 홀 패턴이나 밀집하여 배치된 홀 패턴의 최외주의 홀에 접속되는 배선 패턴이 정상적으로 해상하지 않는, 소위 레지스트 포이즈닝 현상(resist poisoning phenomenon)을 야기할 가능성을 갖고 있었다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로, 레지스트 패턴의 해상 불량의 발생을 억제하고, 해상 불량에 기인하는 불량 배선의 발생을 저감한 매립 다층 배선 구조를 갖는 전자 디바이스를 제공하는 것을 목적으로 한다.
본 발명에 따른 전자 디바이스의 제조 방법은, 기초층(underlying layer)과, 상기 기초층 상에 배치된 절연체의 에칭 스토퍼막과, 상기 에칭 스토퍼막 상에 배치된 층간 절연막과, 상기 기초층의 상부 주면 내에 매립된 하층 배선과, 상기 층간 절연막의 상부 주면 내에 매립된 상층 배선과, 상기 하층 배선과 상기 상층 배선을 전기적으로 접속하는 컨택트부를 구비한 전자 디바이스의 제조 방법으로서, 상기 층간 절연막을 선택적으로 제거하여, 상기 층간 절연막을 관통하여 상기 에칭 스토퍼막 상에 도달하는 홀을 형성하는 공정 (a)와, 상기 홀을 개구한 상태에서 열 처리를 행하는 공정 (b)와, 상기 홀 내에 딥(deep) 자외광으로 경화되는 유기 수지를 충전하고, 상기 유기 수지를 상기 딥 자외광으로 경화시켜 매립 플러그를 형성하는 공정 (c)와, 화학 증폭 레지스트를 에칭 마스크로 하여 이용하여, 상기 층간 절연막 및 상기 매립 플러그를 선택적으로 제거하고, 상기 층간 절연막의 상기 상부 주면 내에, 상기 상층 배선을 매립하기 위한 홈 패턴을 형성하는 공정 (d)와, 상기 홀 내에 남는 상기 매립 플러그를 제거하고, 상기 홈 패턴과 상기 홀이 연통된 구성을 얻는 공정 (e)와, 상기 에칭 스토퍼막을 선택적으로 제거하여, 상기 하층 배선을 노출시키는 공정 (f)와, 상기 홈 패턴 및 상기 홀 내에 도전체 재료를 충전하여 상기 상층 배선 및 상기 컨택트부를 동시에 형성하는 공정 (g)를 구비하고 있다.
본 발명에 따른 전자 디바이스의 제조 방법은, 기초층과, 상기 기초층 상에 배치된 절연체의 에칭 스토퍼막과, 상기 에칭 스토퍼막 상에 배치된 층간 절연막과, 상기 기초층의 상부 주면 내에 매립된 하층 배선과, 상기 층간 절연막의 상부 주면 내에 매립된 상층 배선과, 상기 하층 배선과 상기 상층 배선을 전기적으로 접속하는 컨택트부를 구비한 전자 디바이스의 제조 방법으로서, 상기 층간 절연막을 선택적으로 제거하며, 상기 층간 절연막을 관통하여 상기 에칭 스토퍼막 상에 도달하는 홀을 형성하는 공정 (a)와, 상기 홀을 개구한 상태에서 열 처리를 행하는 공정 (b)와, 상기 홀 내에 SOG 재료를 충전하고, 50∼200℃의 열처리를 행하여 상기 SOG 재료를 가교시켜, 상기 홀 내에 매립 플러그를 형성하는 공정 (c)와, 화학 증폭 레지스트를 에칭 마스크로서 이용하여, 상기 층간 절연막 및 상기 매립 플러그를 선택적으로 제거하고, 상기 층간 절연막의 상기 상부 주면 내에, 상기 상층 배선을 매립하기 위한 홈 패턴을 형성하는 공정 (d)와, 상기 홀 내에 남는 상기 매립 플러그를 제거하며, 상기 홈 패턴과 상기 홀이 연통된 구성을 얻는 공정 (e)와, 상기 에칭 스토퍼막을 선택적으로 제거하며, 상기 하층 배선을 노출시키는 공정 (f)와, 상기 홈 패턴 및 상기 홀 내에 도전체 재료를 충전하여 상기 상층 배선 및 상기 컨택트부를 동시에 형성하는 공정 (g)를 구비하고 있다.
<발명의 실시 형태>
(레지스트 포이즈닝 현상)
발명의 실시 형태의 설명에 앞서서, 레지스트 포이즈닝 현상에 대하여 더 설명한다.
매립 다층 배선 구조를 갖는 반도체 장치에서는, 층간 절연막과 하층의 구성과의 사이에 에칭 스토퍼막을 갖고 또한 층간 절연막 상에는 상부 보호막을 갖는 구성으로 되어 있는 경우가 많다. 그리고, 다층 배선 구조의 채용에 따른 기생 용량의 증가를 억제하고, 고속 동작을 가능하게 하기 위해서, 층간 절연막으로서는, 산화 실리콘에 탄소를 도입하여, 일반적인 산화 실리콘보다 저밀도, 저유전율이 된 저유전율 층간 절연막을 사용하는 경우가 많다.
이러한 구성에 있어서는, 상부 보호막의 형성 시에 상부 보호막과 저유전율 층간 절연막과의 계면에, 저유전율 층간 절연막의 표면이 분해 열화하여 생성된 부생성물이 체류하거나, 혹은 에칭 스토퍼막의 형성 시에 에칭 스토퍼막과 저유전율 층간 절연막과의 계면에, 저유전율 층간 절연막의 표면이 분해 열화하여 생성된 부생성물이 체류하는 경우가 있다. 이러한 경우, 체류한 부생성물이, 예를 들면 반사 방지막의 경화 등의, 사진 제판 프로세스에서 가해지는 가열 처리에 의해, 홀 개구부에 집중하여 방출된다.
그리고, 이 부생성물은 염기성 성분을 포함하기 때문에, 후의 공정에서 사용되는 화학 증폭 레지스트 내에서 발생한 수소 이온을 중화하여 비활성화(deactivated)시켜, 레지스트 패턴의 해상 불량을 발생시키는 레지스트 포이즈닝 현상의 원인이 된다고 생각되고 있다.
여기서, 도 1에 정상적으로 해상된 배선 패턴의 평면에서 본 형상을 도시하고, 도 2 및 도 3에는 해상 불량의 경우의 배선 패턴의 평면에서 본 형상을 예시한다.
도 1에서, 3개의 상층 배선(13)이 간격을 두고 평행하게 배치되고, 그 중 도 1의 좌단의 상층 배선(13)과 중앙의 상층 배선(13)은 비아(via) 컨택트(14)를 개재하여, 도시하지 않은 하층 배선과 전기적으로 접속되는 구성으로 되어 있다.
한편, 포지티브형의 화학 증폭 레지스트를 사용하는 경우에 해상 불량이 발생하면, 예를 들면 도 2에 도시한 바와 같이 상층 배선(13)이 비아 컨택트(14)의 주변에서 단선하여, 불연속인 상층 배선(13a)이 형성되게 된다. 또, 도 2 중의 파선은, 상층 배선이 정상적으로 형성된 경우의 윤곽을 나타내고 있다.
또한, 네가티브형 화학 증폭 레지스트를 사용한 경우에 해상 불량이 발생하면, 예를 들면 도 3에 도시한 바와 같이 배선 간에 레지스트재가 남지 않아, 인접하는 배선 간에서 전기적 단락을 야기하는 상층 배선(13b)이 형성된다.
또한, 이들의 불량의 원인에는, 비아홀이나 컨택트홀의 형성 시에, 홀 내벽 부분의 저유전율 층간 절연막 표면에 발생하는 열화층도 관계되어 있다. 이 열화층은 에칭 시뿐만 아니라, 그 후에 행하는 레지스트재의 산소 애싱에 의한 제거 공정 시에서도 형성되어, 에칭이나 애싱에 직접 노출되는 저유전율 층간 절연막이 분해되어, 탄소가 소실하여 질이 나쁜(결함이 많은) 산화 실리콘으로 되어 있는 부분을 가리킨다. 이 열화층은, 흡습성이 높고, 매우 구조가 불안정한 성질을 갖고 있다. 이 열화층의 존재가 레지스트 포이즈닝 현상을 더욱 가속시키는 것을 알 수 있다.
<A. 실시 형태 1>
이하, 본 발명에 따른 실시 형태 1로서, 도 4∼도 14를 이용하여 다층 배선 구조를 갖는 반도체 장치(100)의 제조 방법에 대하여, 제조 공정을 순서대로 나타내는 단면도를 이용하여 설명한다. 또, 반도체 장치(100)의 구조에 대해서는, 최종 공정을 설명하는 도 14에 도시한다. 또한, 도 4∼도 14에 도시하는 단면도는 도 1의 A-A부에서의 단면도에 상당한다.
<A-1. 제조 방법>
우선, 도 4에 도시하는 공정에서, 기초층(예를 들면, 실리콘 기판(1))의 주면 내에, 일반적인 다마신 기법에 의해 형성된 하층 배선(20)이 배치되어 있다. 여기서, 하층 배선(20)은 기초층(1)의 주면 내에 형성된 홈의 내벽면을 배리어 메탈층(2)으로 피복하고, 배리어 메탈층(2)으로 둘러싸인 영역에, 구리 등으로 구성되는 금속 배선층(3)을 매립하는 것으로 형성되어 있다. 또, 기초층(1)은 실리콘 기판에 한정되지 않고, 산화 실리콘 등의 층간 절연막이어도 되고, 기초층이 어떤것이든 본 발명의 적용은 가능하다.
그리고, 기초층(1)의 주면을 피복하도록 두께 50∼100㎚의 에칭 스토퍼막(4)을 배치한다. 또, 에칭 스토퍼막(4)에는 질화 실리콘이나 탄화 실리콘 등의 절연체의 재료가 사용되고, 예를 들면 CVD(chemical vapor deposition)법으로 형성한다. 또, 에칭 스토퍼막(4)을 절연체로 구성하는 이유는 에칭 스토퍼막(4)에 의해 배선 사이가 전기적으로 도통하여 단락하는 것을 방지하기 위해서이다.
그 후, 에칭 스토퍼막(4) 상에, 두께 500∼1000㎚의 실로키산 결합(siloxane bonding)을 주골격으로 갖는 저유전율 층간 절연막(5)을 배치한다. 또, 저유전율 층간 절연막(5)에는 다층 배선 구조의 채용에 따른 기생 용량의 증가를 억제하고, 고속 동작을 가능하게 하기 위해, 비유전률이 3.0 이하인 재료, 예를 들면 CVD법으로 형성되는 탄소 도프 SiO막(SiOC막이라고도 기재)이나 도포법으로 형성되는 메틸실세스키옥산(Methylsilsesquioxane: MSQ) 등의 재료가 사용된다. 예를 들면, 메틸실세스키옥산은, HO(-Si(CH3)2-O-)nOH로 표시된다. 또, SiOC막은 메틸기(CH 3)의 형태로 수소를 갖고 있기 때문에, SiOCH막으로 표기되는 경우도 있다.
그리고, 저유전율 층간 절연막(5) 상에, 소자 특성에 영향을 미치는 물질의 침입을 방지하거나, 제조 과정에 의한 저유전율 층간 절연막(5)의 열화를 방지하는 등의 목적으로 두께 50∼100㎚의 상부 보호막(6)을 배치한다. 상부 보호막(6)에는, 예를 들면 CVD법으로 형성되는 산화 실리콘막 등을 사용하지만, 실리콘 질화 산화막(SiON) 등으로 구성되는 반사 방지막, 혹은 유기 수지로 구성되는 반사 방지막을 상부 보호막으로서도 겸용하거나 실리콘 질화 산화막과 산화 실리콘막과의 적층 구조로 하는 경우도 있다.
그리고, 상부 보호막(6) 상에는 하층 배선(20)과의 접속을 위한 비아홀을 형성하기 위한 레지스트 패턴 RM1을 사진 제판에 의해 형성한다. 레지스트 패턴 RM1은, 비아홀의 형성 위치에 대응하는 부분이 개구부 OP1로 되어 있다.
다음에, 도 5에 도시하는 공정에서 레지스트 패턴 RM1을 에칭 마스크로 하여, 드라이 에칭법에 의해, 레지스트 패턴 RM1의 개구부 OP1에 대응하는 부분의 상부 보호막(6) 및 저유전율 층간 절연막(5)을 에칭하고, 에칭 스토퍼막(4)에 도달하는 비아홀(7)을 형성한다. 이 때의 에칭 조건으로서는, 에칭 스토퍼막(4)이 제거되지 않는 조건을 채용한다. 그 후, 산소 등의 플라즈마를 이용한 산소 에칭(애싱이라고도 칭함)으로 레지스트 패턴 RM1을 제거한다.
이 후, 비아홀(7)이 개구된 상태에서 300∼400℃에서 어닐링 처리를 행한다. 어닐링 처리 시의 분위기는 대기 중, 산소 분위기 속, 질소 등의 불활성 가스 분위기 속 중 어느것이든 상관없다. 또한, 진공 중의 어닐링도 유효하다.
또, 어닐링 방법은 핫 플레이트를 이용한 방법이든, 열 처리 로를 이용한 방법이든, 어느 것의 방법을 채용할 수 있지만, 제조 완료된 하층 배선(20)에 미치는 영향을 억제하기 위해서는, 핫 플레이트로 5분 내지 10분 정도의 단시간 가열을 행하는 것이 효과적이다.
이에 의해, 상부 보호막(6)과 저유전율 층간 절연막(5)과의 계면에 체류한 부생성물, 및 에칭 스토퍼막(4)과 저유전율 층간 절연막(5)과의 계면에 체류한 부생성물이 방출되어, 부생성물의 잔류량을 감소시킬 수 있다.
또한, 이 때, 비아홀(7)의 내벽면에 형성되어 있는 열화층에 흡착된 수분도 방출되어, 열화층의 표면 상태를 개질(改質)할 수도 있다.
또, 비아홀(7) 내의 열화층을 더욱 개질하기 위해서는, 헥사메틸디실라잔(Hexamethyldisilazane : HMDS) 등의 실란커플링재를 이용한 소수화(疏水化) 처리가 유효하다. 이에 의해, 열화층의 개질과 소수화 처리가 동시에 행해져, 어닐링 후의 수분의 재흡수를 방지하는 것이 가능하게 된다.
소수화 처리의 방법은 일반적으로 알려져 있는 방법을 유용(流用)함으로써 가능하지만, 예를 들면 HMDS를 사용하는 경우에는, HMDS를 N2 가스 등으로 버블링하여 기화시키고, HMDS의 분위기에 100∼120℃로 가열한 상태의 기판을 노출함으로써 행할 수 있다.
다음에, 도 6에 도시하는 공정에서, 레지스트재 등의 유기 수지(8)를 기판 전면에 도포하여, 비아홀(7) 내에도 유기 수지(8)를 충전한다. 여기서, 유기 수지(8)로서는, 딥 자외광(DUV: 파장 약 300㎚ 이하의 자외광으로, 심(深) 자외광이라고도 칭함)의 조사에 의해서만 경화하고, 후에 형성하는, 반사 방지막의 형성 시나 레지스트 도포 시에 재용해되지 않는 재료인 것이 바람직하고, 예를 들면 노볼락(novolac) 수지나 아크릴 수지를 사용한다.
다음에, 도 7에 도시하는 공정에서, 기판 전면을 산소 플라즈마 등으로 에칭하여 적어도 상부 보호막(6) 상의 유기 수지(8)를 완전히 제거한다. 이 때, 비아홀(7) 내에는 유기 수지(8)가 충전된 상태를 유지하도록 에칭 조건을 설정하지만, 유기 수지(8)가 비아홀(7)보다도 돌출하는 것을 방지하고, 상부 보호막(6) 상의 유기 수지(8)를 완전히 제거하기 위해서, 오버 에칭이 되는 것 같이 에칭 조건을 설정하기 때문에, 비아홀(7)의 상부에서, 유기 수지(8)가 상부 보호막(6)의 두께에 상당하는 정도로 제거되어도 문제는 없다.
예를 들면, 프로세스의 변동을 고려하면 상부 보호막(6)의 주면보다도, 100∼150㎚ 후퇴해도 된다.
또한, 상부 보호막(6) 상의 유기 수지(8)를 완전히 제거하는 이유는, 불필요한 유기 수지(8)가 상부 보호막(6) 상에 잔류한 상태에서, 후에 설명하는 상층 배선 형성을 위한 레지스트 패턴을 형성하면, 해당 레지스트 패턴의 형상이 불균일하게 되어, 상층 배선의 최종 형상에 문제가 발생하는 것을 방지하기 위해서이다. 단, 상기 레지스트 패턴의 막 두께에 대하여, 상부 보호막(6) 상의 유기 수지(8)의 두께를 5% 이하로 하는 등, 잔류하는 유기 수지(8)의 두께가 상기 레지스트 패턴의 막 두께보다도 충분히 얇아지도록 제어할 수 있는 것이면, 유기 수지(8)의 에치백을 도중에 멈추어도 된다.
다음에, 도 8에 도시하는 공정에서, 기판 전면에 DUV광(9)을 조사하고, 비아홀(7) 내에 남은 유기 수지(8)를 경화시켜 매립 플러그(81)를 형성한다. 여기서, DUV광(9)은, 300㎚ 이하의 파장을 포함하는 자외광으로, 광원으로는 일반적인 고압 수은 램프를 이용할 수 있다.
다음에, 도 9에 도시하는 공정에서, 기판 전면에 두께 80㎚ 정도의 반사 방지막(18)을 형성한다. 또, 반사 방지막(18)은 사진 제판 공정에서의 조사광의 반도체 기판에서의 반사율을 저감하기 위해서 형성되는 것으로, 예를 들면 스핀 코팅법으로 형성한 반사 방지 수지(BARC: Bottom Anti-Reflection Coating) 등을 사용하면 된다.
반사 방지막(18)의 형성 후, 반사 방지막(18) 상에 화학 증폭 레지스트를 도포하고, 사진 제판에 의해, 후에 형성하는 상층 배선의 배치 패턴에 합치하는 개구부 OP2를 갖는 레지스트 패턴 RM2를 형성한다.
다음에, 도 10에 도시하는 공정에서, 드라이 에칭법에 의해 레지스트 패턴 RM2의 개구부 OP2에 대응하는 부분의 반사 방지막(18), 상부 보호막(6), 저유전율 층간 절연막(5) 및 매립 플러그(81)를 제거하고, 상층 배선을 매립하기 위한 홈 패턴(10)을 형성한다. 이 때, 형성하는 홈 패턴(10)의 깊이는 에칭 시간으로 조정한다.
그 후, 도 11에 도시하는 공정에서 산소 등의 플라즈마를 이용한 산소 애싱으로, 비아홀(7) 내에 남는 매립 플러그(81), 상부 보호막(6) 상의 반사 방지막(18), 레지스트 패턴 RM2를 제거한다.
그리고, 도 12에 도시하는 공정에서, 에칭에 의해 비아홀(7)의 바닥부에 노출하는 에칭 스토퍼막(4)을 제거하여, 하층 배선(20)을 노출시킨다.
다음에, 도 13에 도시하는 공정에서, 홈 패턴(10) 및 비아홀(7)의 내벽면을, 예를 들면 스퍼터링법에 의해 형성된 질화 탄탈로 구성되는 두께 20∼40㎚의 배리어 메탈층 ML1로 피복하고, 배리어 메탈층 ML1로 둘러싸인 영역에, 예를 들면 도금법에 의해 퇴적한 구리로 구성되는 금속층 ML2를 매립한다.
마지막으로, 도 14에 도시하는 공정에서, 상부 보호막(6) 상에 남는 불필요한 배리어 메탈층 ML1 및 금속층 ML2를, CMP(Chemical Mechanical Polishing)법 등으로 제거함으로써, 배리어 메탈층(21) 및 금속층(31)으로 구성되는 상층 배선(13)을 얻음과 동시에, 비아홀(7) 내에도 배리어 메탈층(21) 및 금속층(31)이 매립되어, 비아 컨택트(14)를 얻을 수 있다. 또, 비아 컨택트(14)는 하층 배선(20)에 접속되기 때문에, 상층 배선(13)과 하층 배선(20)과의 전기적인 접속이 달성된다. 이상의 공정을 거쳐, 매립 다층 배선 구조의 반도체 장치(100)를 얻을 수 있다.
또, 배리어 메탈층 ML1은 질화 탄탈에 한정되지 않고, 금속층 ML2에 사용되는 금속에 대하여 배리어가 되는 재료, 예를 들면 질화 티탄, 질화 텅스텐, 질화 규화 티탄 등의 재료로부터 적절한 것을 선택하면 되고, 또한 1 종류에 한정되지 않고, 복수의 재료를 조합해도 된다. 또한, 형성 방법도, 스퍼터링법에 한정되지 않고 CVD법도 사용 가능하다. 또, 배리어 메탈층 ML1은 금속층 ML2의 재질에 따라서는 필수가 아닌 경우도 있을 수 있다. 또한 금속층 ML2로서, 구리 대신에 텅스텐이나 백금, 루테늄, 금 등의 도전체 재료를 매립함으로써, 상층 배선(13) 및 비아 컨택트(14)를 형성하도록 해도 된다.
<A-2. 작용 및 효과>
이상 설명한 바와 같이, 실시 형태 1의 반도체 장치의 제조 방법에 따르면, 실로키산 결합을 주골격으로 갖는 저유전율 층간 절연막(5)에 비아홀(7)을 형성한 후, 300∼400℃에서 어닐링 처리를 행하는 것으로, 상부 보호막(6)과 저유전율 층간 절연막(5)과의 계면에 체류한 부생성물, 혹은 에칭 스토퍼막(4)과 저유전율 층간 절연막(5)과의 계면에 체류한 부생성물이 방출되어, 부생성물의 잔류량을 감소시킬 수 있다. 이 때문에, 상층 배선을 매립하기 위한 홈 패턴(10)을 형성하기 위해서 사용하는 화학 증폭 레지스트가, 부생성물에 의해 비활성화하는 것이 방지되어, 레지스트 패턴의 해상 불량의 원인이 되는 레지스트 포이즈닝 현상이 발생하는 것을 방지할 수 있다. 그 결과, 레지스트 패턴의 해상 불량의 발생을 억제하여, 해상 불량에 기인하는 불량 배선의 발생을 저감한 매립 다층 배선 구조를 갖는 반도체 장치를 얻을 수 있다.
또한, 이 때, 비아홀(7)의 내벽면에 형성되어 있는 열화층에 흡착된 수분도 방출되어, 열화층의 표면 상태를 개질할 수도 있기 때문에, 열화층의 존재에 의해 레지스트 포이즈닝 현상이 가속되는 것을 방지할 수도 있다.
또한, 비아홀(7) 내의 열화층을 더욱 개질하기 위해서, 헥사메틸디실라잔 등의 실란커플링재를 이용하여 소수화 처리를 행하는 것으로, 어닐링 후의 수분의 재흡수를 방지할 수 있어, 보다 확실하게 레지스트 포이즈닝 현상의 발생을 방지할 수 있다.
또한, 실로키산 결합을 주골격으로 갖는 저유전율의 절연막(Low-k 재료라고 칭함)을 저유전율 층간 절연막(5)으로서 사용하기 때문에, 산화 실리콘막과 동일한 드라이 에칭을 사용할 수 있다. 또, 실로키산 결합을 주골격으로 갖는 절연막은, Low-k 재료인 다른 유기 수지와 비교하여, 내열성이 우수하고, 기계적 강도도 높기 때문에, 층간 절연막으로서 적합하다. 또한, 산소 플라즈마에 의한 레지스트 애싱에 대한 내성이 있으므로, 레지스트의 제거에 산소 애싱을 사용할 수 있다. 또한, 스핀 코팅법이나, 플라즈마 CVD법 등에 따라서 형성할 수 있기 때문에, 형성 방법의 선택의 폭이 넓다. 또한, 메틸실세스키옥산은 불산에 용해되지 않기 때문에, 실리콘 산화막과의 선택성을 확보할 수 있다.
또한, 비아홀(7) 내에 DUV 광(9)에 의해서 경화되는 유기 수지(8)를 충전하여, 경화시켜서 매립 플러그(81)를 형성하고, 그 상태에서 반사 방지막(18) 등을 형성하기 때문에, 사진 제판 시의 비아홀 밀도에 의존한 반사 방지막의 막 두께의 변동을 저감할 수 있다. 이 효과에 대하여 도 15를 이용하여 더 설명한다.
도 15는 매립 플러그(81)를 사용하지 않고서 반사 방지막(18)을 형성하는 상태를 도시하는 단면도이고, 도 14에 도시한 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복된 설명은 생략한다.
도 15에서는 비아홀(7)의 배치 밀도가 다른 상태를 도시하고 있고, 도 15에서 우측의 영역에서는 복수의 비아홀(7)이 밀집하고, 좌측의 영역에서는 1개의 비아홀(7)이 고립되어 있다. 반사 방지제를 도포하면, 반사 방지제는 비아홀(7) 내에 흡입되지만, 비아홀(7)이 밀집되어 있는 영역에서는, 비아홀(7) 내에 흡입되는 단위 면적당 반사 방지제의 양이 많아, 반사 방지막(18)의 두께는 D2가 된다. 한편, 비아홀(7)이 밀집되어 있지 않은 영역에서는 비아홀(7) 내에 흡입되는 단위 면적당 반사 방지제의 양이 적어, 반사 방지막(18)의 두께는 D1(D1>D2)이 된다. 그 결과, 반사 방지막의 막 두께에 변동이 발생하지만, 비아홀(7) 내에 매립 플러그(81)를 충전함으로써, 비아홀(7) 내에 흡입되는 단위 면적당 반사 방지제의 양이, 비아홀(7)의 배치 밀도에 의해서 다르게 되는 것이 억제되어, 반사 방지막의 막 두께의 변동을 저감할 수 있다. 또, 반사 방지막을 균일하게 형성함으로써, 비아홀(7)로부터 레지스트 패턴 RM2까지의 거리를, 기판의 전역에 걸쳐 일정하게 확보할 수 있어, 비아홀(7) 내의 열화층의 영향이나, 부생성물의 영향이 장소에 따라 다른 것을 방지할 수 있다. 또한, 결과로서, 배선의 두께의 변동을 작게 하는 것에도 기여한다.
여기서, 매립 플러그(81)에는 반사 방지 기능을 갖게 할 필요가 없기 때문에, 재질의 선택의 자유도는 높지만, 고온의 가열 처리로 열 경화시키는 수지를 사용하면,이 열 처리에 의해 부생성물의 방출이 유발되어 레지스트 포이즈닝 현상을 야기하기 때문에, DUV 광의 조사에 의해서만 경화하는 수지인 것이 필수이다.
또, 상층 배선을 매립하기 위한 홈 패턴(10)을 형성하기 위해서, 저유전율 층간 절연막(5)과 함께 매립 플러그(81)도 에칭으로 제거하기 때문에, 저유전율 층간 절연막(5)과 같은 정도 혹은 그 이상의 에칭 레이트를 갖는 재료이면 보다 바람직하다.
또한, 매립 플러그(81)를 사용하지 않고, 한정된 종류의 반사 방지제를 직접도포하는 경우에 비하여, 매립 플러그(81)의 재질로서는, 여러가지의 수지 중에서, 비아홀(7)의 매립 능력이 높고, 또한 부생성물의 확산을 억제할 수 있는 특성을 더 구비하는 것을 선택하면 되기 때문에 재료의 선택의 폭이 넓고, 반도체 장치의 구조의 선택 폭을 넓힐 수 있게 된다.
또, 상부 보호막(6)에 실리콘 질화 산화막 등의 무기 재료로 구성되는 반사 방지 기능을 갖는 막을 사용한 경우에는, 상층의 배선 패턴의 사진 제판 시에도 반사 방지 기능을 유지하고 있는 경우가 있고, 상술한 반사 방지막(18)의 도포를 생략할 수 있지만, 이 경우에도 본질적으로 상기와 마찬가지의 효과를 얻을 수 있는 것은 물론이다.
<A-3. 변형예>
이상 설명한 본 발명에 따른 실시 형태 1의 반도체 장치의 제조 방법에서는, 매립 플러그(81)를 유기 수지로 형성하는 구성을 도시했지만, 이하에 도 16∼도 19를 이용하여 설명하는 바와 같이, 유기 수지 대신에 수소화 실세스키옥산(Hydrogensilsesquioxane: HSQ) 등의 SOG(Spin On Glass) 재료를 사용해도 된다.
즉, 도 4 및 도 5를 이용하여 설명한 공정과 마찬가지의 공정을 거쳐, 저유전율 층간 절연막(5)을 관통하여 에칭 스토퍼막(4)에 도달하는 비아홀(7)을 형성한다.
그 후, 도 16에 도시하는 공정에서, SOG 재료를 두께 100∼200㎚가 되도록 기판 전면에 도포하여 SOG막(16)을 형성한다. 이 때, 비아홀(7) 내에도 SOG 재료가 충전된다. 그리고, 50∼200℃의 온도 범위에서 10분 이하, 바람직하게는 1∼2분간의 열 처리를 행하여, SOG막(16)에 포함되는 용매를 휘발시킴과 함께, 약한 가교 반응을 진행시켜서, 후의 공정에서 레지스트재를 도포할 때의 재용해를 방지한다. 이 공정이후, 비아홀(7) 내의 SOG막(16)을 매립 플러그(161)라고 호칭한다.
또, 이 때, 고온에서 장시간의 열 처리를 행하면 SOG 재료의 가교 반응이 진행하여 SOG막(16)이 치밀해져서, 제거가 어렵게 되는 등의 지장이 발생하기 때문에, 열 처리는 재용해되지 않을 정도로, 될 수 있는 한 저온으로 또한 상술한 바와 같은 단시간(1∼2분간)에 행하는 것이 바람직하다. 그 후, 플루오르 카본계의 에칭제에 의한 전면 에칭에 의해, 상부 보호막(6) 상의 SOG막(16)을 제거한다.
또, 플루오르 카본계의 에칭제를 이용한 에칭에서는, SOG막(16)은 상부 보호막(6)과의 선택비를 확보하는 것이 어렵기 때문에, 상부 보호막(6) 상의 SOG막(16)을 완전하게는 제거하지 않고, 소정 두께까지 제거한 시점에서 에칭을 정지하도록, 에칭 조건을 설정하는 것이 바람직하다. 혹은, SOG막(16)에 대해서는 제거하지 않는 구성으로 해도 된다.
다음에, 도 17에 도시하는 공정에서, SOG막(16) 상에 화학 증폭 레지스트를 도포하고, 사진 제판에 의해, 후에 형성하는 상층 배선의 배치 패턴에 합치하는 개구부 OP11를 갖는 레지스트 패턴 RM11을 형성한다.
다음에, 도 18에 도시하는 공정에서, 드라이 에칭법에 의해, 레지스트 패턴 RM11의 개구부 OP11에 대응하는 부분의 SOG막(16), 상부 보호막(6), 저유전율 층간 절연막(5) 및 비아홀(7) 내의 매립 플러그(161)를 제거하고, 상층 배선을 매립하기 위한 홈 패턴(10)을 형성한다. 이 때, 형성하는 홈 패턴(10)의 깊이는 에칭 시간으로 조정한다.
그 후, 도 19에 도시하는 공정에서, 산소 플라즈마를 이용한 산소 애싱으로 레지스트 패턴 RM11을 제거한다. 이 때, 비아홀(7) 내에는 매립 플러그(161)가 남 도록 조건을 설정하지만, 비아홀(7)의 상부에서, 매립 플러그(161)가 어느 정도 제거되어도 문제는 없다.
그 후, 상부 보호막(6)이나 저유전율 층간 절연막(5)을 거의 에칭하지 않는 약액, 예를 들면 물 대 불산의 비율이 100 대 1 이상으로 희석된 희불산 수용액이나 아민계의 세정액 등으로 비아홀(7) 내의 매립 플러그(161), 상부 보호막(6) 상의 SOG막(16)을 제거한다.
이하, 도 12∼도 14를 이용하여 설명한 공정을 거치는 것으로, 반도체 장치(100)를 얻을 수 있다.
이상 설명한 수소화 실세스키옥산으로 구성되는 매립 플러그(161)는, 소수성을 갖고, 또한 비아홀(7)을 통한 부생성물의 확산을, 유기 수지를 플러그로서 이용한 경우보다도 억제하는 특성을 갖기 때문에, 레지스트 포이즈닝 현상에 기인하는 배선 불량을, 보다 효과적으로 방지하는 것이 가능하게 된다.
또한, 매립 플러그(161)는 불완전한 가교에 의해 치밀도가 낮을 뿐만 아니라 활성기가 막 중에 남기 때문에, 레지스트 패턴 RM11의 애싱 시의 산소 플라즈마로 용이하게 분해되어, 상술한 희불산 수용액이나 아민계의 세정액 등에 의해 용이하게 제거할 수 있기 때문에, 제거에 있어서 주위에 영향을 주는 것을 방지할 수 있다.
또, 매립 플러그(161) 형성을 위한 SOG 재료로서는, 메틸실세스키옥산(MSQ)과 수소화실세스키옥산(HSQ)이 화학 결합적으로 혼합되어, MSQ의 일부의 메틸기(CH3)가 수소로 치환된 구조의 재료를 이용해도 된다.
<B. 실시 형태 2>
이하, 본 발명에 따른 실시 형태 2로서, 도 20∼도 29를 이용하여 다층 배선 구조를 갖는 반도체 장치(200)의 제조 방법에 대하여, 제조 공정을 순서대로 나타내는 단면도를 이용하여 설명한다. 또, 반도체 장치(200)의 구조에 대해서는, 최종 공정을 설명하는 도 29에 도시한다. 또한, 도 1∼도 14에 도시한 구성과 동일한 구성에 대해서는 동일한 부호를 붙여, 중복된 설명은 생략한다.
<B-1. 제조 방법>
우선, 도 20에 도시하는 공정에서, 절연체의 에칭 스토퍼막(4) 상에, 예를 들면 두께 200∼1000㎚의 실로키산 결합을 주골격으로 갖는 저유전율 층간 절연막(51)을 배치한다. 또, 저유전율 층간 절연막(51)에는, 예를 들면 CVD법으로 형성되는 탄소 도핑 SiO 막이나 도포법으로 형성되는 메틸실세스키옥산(MSQ) 등의 재료가 사용된다.
그리고, 저유전율 층간 절연막(51)의 주면을 피복하도록, 두께 50∼100㎚의 에칭 스토퍼막(41)을 배치한다. 또, 에칭 스토퍼막(41)으로는 질화 실리콘이나 탄화 실리콘 등의 재료가 사용되어, 예를 들면 CVD법으로 형성한다.
에칭 스토퍼막(41) 상에, 또한 예를 들면 두께 200∼1000㎚의 실로키산 결합을 주골격으로 갖는 저유전율 층간 절연막(52)을 배치하고, 저유전율 층간 절연막(52) 상에 두께 50∼100㎚의 상부 보호막(6)을 배치한다. 또, 저유전율 층간 절연막(51, 52)의 두께는, 필요로 되는 소자의 구조에 맞추어서 설정되는 것으로, 상기의 값은 기준이 되어야 하는 것이다. 예를 들면, 저유전율 층간 절연막(51)의 두께는 소정의 상하 배선 간의 스페이스에 맞추어서 설정하고, 저유전율 층간 절연막(52)의 두께는, 후에 형성하는 상층 배선의 두께에 상당하도록 설정하는 것이 바람직하다.
그리고, 상부 보호막(6) 상에는 하층 배선(20)과의 접속을 위한 비아홀을 형성하기 위한 레지스트 패턴 RM1을 사진 제판에 의해 형성한다. 레지스트 패턴 RM1은 비아홀의 형성 위치에 대응하는 부분이 개구부 OP1로 되어 있고, 화학 증폭 레지스트를 사용한다.
다음에, 도 21에 도시하는 공정에서, 레지스트 패턴 RM1을 에칭 마스크로 하여, 드라이 에칭법에 의해, 레지스트 패턴 RM1의 개구부 OP1에 대응하는 부분의 상부 보호막(6) 및 저유전율 층간 절연막(52)을 에칭하고, 또한 에칭 스토퍼막(41)을 제거할 수 있도록 에칭 조건을 바꾸어서 에칭 스토퍼막(41)을 제거하고, 다시 에칭 조건을 바꾸어서 저유전율 층간 절연막(51)을 에칭하여, 에칭 스토퍼막(4)에 도달하는 비아홀(7)을 형성한다. 이 때의 에칭 조건으로서는, 에칭 스토퍼막(4)이 제거되지 않는 조건을 채용한다. 또한, 에칭 조건을 적절하게 선택함으로써, 저유전율 층간 절연막(52), 에칭 스토퍼막(41) 및 저유전율 층간 절연막(51)을, 연속해서 1개의 조건으로 가공하는 것도 가능하다. 이 경우, 에칭 스토퍼막(4)의 노출 전에 조건을 변경하여, 선택비를 확보하는 등의 조정을 하는 것이 바람직하다. 그 후, 산소 등의 플라즈마를 이용한 산소 애싱으로 레지스트 패턴 RM1을 제거한다.
이 후, 비아홀(7)이 개구된 상태에서 300∼400℃에서 어닐링 처리를 행한다.
이에 의해 상부 보호막(6)과 저유전율 층간 절연막(52)과의 계면, 저유전율 층간 절연막(51, 52)과 에칭 스토퍼막(41)과의 계면, 및 에칭 스토퍼막(4)과 저유전율 층간 절연막(51)과의 계면에 체류한 부생성물이 방출되고, 부생성물의 잔류량을 감소시킬 수 있다.
또한, 이 때, 비아홀(7)의 내벽면에 형성되어 있는 열화층에 흡착된 수분도 방출되어, 열화층의 표면 상태를 개질할 수도 있다. 또, 헥사메틸디실라잔(HMDS) 등의 실란커플링재를 이용한 소수화 처리를 실시해도 되는 것은 물론이다.
다음에, 도 22에 도시하는 공정에서, 레지스트재 등의 유기 수지(8)를 기판 전면에 도포하고, 비아홀(7) 내에도 유기 수지(8)를 충전한다.
다음에, 도 23에 도시하는 공정에서, 기판 전면을 산소 플라즈마 등으로 에칭하여 적어도 상부 보호막(6) 상의 유기 수지(8)를 완전하게 제거한다. 이 때, 비아홀(7) 내에는 유기 수지(8)가 충전된 상태를 유지하도록 에칭 조건을 설정한다.
다음에, 도 24에 도시하는 공정에서, 기판 전면에 DUV 광(9)을 조사하여, 비아홀(7) 내에 남는 유기 수지(8)를 경화시켜 매립 플러그(81)를 형성한다. 여기서, DUV 광(9)은, 300㎚ 이하의 파장을 포함하는 자외광이고, 광원으로서는 일반적인 고압 수은 램프를 이용할 수 있다.
다음에, 도 25에 도시하는 공정에서, 기판 전면에 두께 80㎚ 정도의 반사 방지막(18)을 형성한다.
반사 방지막(18)의 형성 후, 반사 방지막(18) 상에 레지스트재를 도포하고, 사진 제판에 의해, 후에 형성하는 상층 배선의 배치 패턴에 합치하는 개구부 OP2를 갖는 레지스트 패턴 RM2를 형성한다.
다음에, 도 26에 도시하는 공정에서, 드라이 에칭법에 의해, 레지스트 패턴 RM2의 개구부 OP2에 대응하는 부분의 반사 방지막(18), 상부 보호막(6), 저유전율 층간 절연막(52), 에칭 스토퍼막(41) 및 매립 플러그(81)를 제거하고, 상층 배선을 매립하기 위한 홈 패턴(10)을 형성한다. 이 때, 형성하는 홈 패턴(10)의 깊이는, 거의 저유전율 층간 절연막(52)의 두께로 규정된다.
그 후, 도 27에 도시하는 공정에서, 산소 등의 플라즈마를 이용한 산소 애싱으로, 비아홀(7) 내에 남는 매립 플러그(81), 상부 보호막(6) 상의 반사 방지막(18), 레지스트 패턴 RM2를 제거한다.
그리고, 도 28에 도시하는 공정에서, 에칭에 의해 비아홀(7)의 바닥부에 노출하는 에칭 스토퍼막(4)을 제거하고, 하층 배선(20)을 노출시킨다.
다음에, 홈 패턴(10) 및 비아홀(7)의 내벽면을 배리어 메탈층으로 피복하고, 배리어 메탈층으로 둘러싸인 영역에, 구리로 구성되는 금속층을 매립한다. 그리고, 도 29에 도시하는 공정에서, 상부 보호막(6) 상에 남은 불필요한 배리어 메탈층 및 금속층을 제거함으로써, 배리어 메탈층(21) 및 금속층(31)으로 구성되는 상층 배선(13)을 얻음과 동시에, 비아홀(7) 내에도 배리어 메탈층(21) 및 금속층(31)이 매립되어, 비아 컨택트(14)를 얻을 수 있다. 이상의 공정을 거쳐서, 매립 다층 배선 구조의 반도체 장치(200)를 얻을 수 있다.
<B-2. 작용 및 효과>
이상 설명한 바와 같이, 실시 형태 2의 반도체 장치의 제조 방법에 따르면, 실시 형태 1의 반도체 장치의 제조 방법과 마찬가지로, 레지스트 패턴의 해상 불량의 발생을 억제하여, 해상 불량에 기인하는 불량 배선의 발생을 저감한 매립 다층 배선 구조를 갖는 반도체 장치를 얻을 수 있다.
또한, 저유전율 층간 절연막 도중에 에칭 스토퍼막(41)을 형성함으로써, 상층 배선을 매립하기 위한 홈 패턴(10)을 형성할 때에는, 에칭이 에칭 스토퍼막(41)에서 멈추기 때문에, 홈 패턴(10)의 깊이가 자기 정합적으로 규정되어, 에칭 시간을 엄격하게 관리하지 않아도 되어, 제조 공정을 간략화할 수 있다.
<B-3. 변형예>
이상 설명한 본 발명에 따른 실시 형태 2의 반도체 장치의 제조 방법에서는, 저유전율 층간 절연막 도중에 에칭 스토퍼막(41)을 형성하는 구성을 나타냈지만, 층간 절연막을 종류가 다른 2층 구조로 하는 것으로도 마찬가지의 효과를 얻을 수 있다.
즉, 도 30에 도시하는 반도체 장치(300)에 있어서는, 에칭 스토퍼막(4) 상에 산화 실리콘막으로 구성되는 층간 절연막(50)을 배치하고, 그 위에 실로키산 결합을 주골격으로 갖는 저유전율 층간 절연막(52)을 배치한다. 또, 저유전율 층간 절연막(52)의 두께는, 후에 형성하는 상층 배선의 두께에 상당하도록 설정한다.
그 결과, 저유전율 층간 절연막(52)과 층간 절연막(50)에 의해 큰 에칭 선택비가 얻어져, 상층 배선을 매립하기 위한 홈 패턴(10)을 형성할 때에는 에칭이 층간 절연막(50)에서 멈추기 때문에, 홈 패턴(10)의 깊이가 자기 정합적으로 규정되어, 에칭 시간을 엄격하게 관리하지 않아도 되어, 제조 공정을 간략화할 수 있다.
<C. 실시 형태 3>
이상 설명한 본 발명에 따른 실시 형태 1 및 2의 반도체 장치의 제조 방법에 있어서는, 기초층(1) 상에 배치하는 에칭 스토퍼막(4)으로서, 질화 실리콘이나 탄화 실리콘 등을 사용하는 예를 나타내었지만, 이들은 산화 실리콘보다도 유전율이 높기 때문에, 될 수 있는 한 얇게 하는 것이 바람직하지만, 비아홀의 에칭 조건에 따라서는, 에칭 스토퍼막으로서의 기능을 충분히 발휘시키기 위해서 막 두께를 일정 이하로 얇게 할 수 없는 경우가 있다.
그 경우는, 도 31에 도시하는 반도체 장치(400)와 같이, 에칭 스토퍼막(4)보다 유전율이 낮은 다른 재료와 조합하여 다층의 에칭 스토퍼막으로 하는 것으로, 실효적인 유전율은 낮은 상태에서, 에칭 저지 기능이나 보호막으로서의 기능을 유지할 수 있다.
즉, 도 31에 도시하는 반도체 장치(400)에 있어서는, 기초층(1) 상에는, 예를 들면 탄화 실리콘으로 구성되는 에칭 스토퍼막(4)을 배치하고, 에칭 스토퍼막(4) 상에는, 두께 50㎚ 정도의 산화 실리콘으로 구성되는 에칭 스토퍼막(17)을 배치하여 2층 구조로 해도 된다. 또, 도 31에서는 도 14에 도시한 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복하는 설명은 생략한다.
물론, 도 29에 도시하는 반도체 장치(200)의 구성이나, 도 30에 도시하는 반도체 장치(300)의 구성에 있어서 상기 구성을 조합해도 되는 것은 물론이다.
또한, 실시 형태 1∼3에 있어서는, 상층 배선과 하층 배선을 접속하는 비아 컨택트를 형성하는 경우를 예로 들어 설명하였지만, 본 발명은 반도체 기판 내의 불순물층과, 상층의 배선 등을 접속하는 컨택트홀에 대해서도 마찬가지로 적용할 수 있는 것은 물론이다.
<4. 전자 디바이스에의 적용>
이상 설명한 실시 형태 1∼3에 있어서는, 반도체 장치를 예로 들어 설명하였지만, 본 발명의 적용은 반도체 장치에 한정되지 않고, 다층 배선 구조를 갖고, 배선 간의 접속을 위한 구성의 형성 시에, 화학 증폭 레지스트를 이용하는 전자 디바이스, 예를 들면 자기 헤드나 레이저 다이오드, 포토다이오드, 센서 등의 제조에도 적용 가능하다.
본 발명에 따른 전자 디바이스의 제조 방법에 따르면, 층간 절연막을 관통하는 홀을 형성한 후에 열 처리를 행하기 때문에, 절연체의 에칭 스토퍼막과 층간 절연막과의 계면에 존재하는 부생성물이 방출되어, 부생성물의 잔류량을 감소시킬 수 있다. 이 때문에, 상층 배선을 매립하기 위한 홈 패턴을 형성하기 위해서 사용하는 화학 증폭 레지스트가 부생성물에 의해 비활성화하는 것이 방지되어, 레지스트 패턴의 해상 불량의 원인이 되는 레지스트 포이즈닝 현상이 발생하는 것을 방지할 수 있다. 그 결과, 레지스트 패턴의 해상 불량의 발생을 억제하고, 해상 불량에 기인하는 불량 배선의 발생을 저감한 매립 다층 배선 구조를 갖는 반도체 장치를 얻을 수 있다. 또한, 이 때, 홀의 내벽면에 형성되어 있는 열화층에 흡착된 수분도 방출되어, 열화층의 표면 상태를 개질할 수도 있기 때문에, 열화층의 존재에 의해 레지스트 포이즈닝 현상이 가속되는 것을 방지할 수도 있다. 또한, 홀 내에 매립 플러그를 배치하기 때문에, 예를 들면 층간 절연막 상에 반사 방지제를 형성하는 경우, 종류가 한정되는 반사 방지제에 의해서 홀을 충전할 필요가 없어, 재료 선택의 폭이 넓은 유기 수지를 사용할 수 있기 때문에 편리성이 좋고, 또한 전자 디바이스의 구조의 선택 폭을 넓힐 수도 있다. 또한, 홀 내에 반사 방지제를 충전하지 않아도 되기 때문에, 홀 밀도에 의존한 반사 방지막의 막 두께의 변동을 저감할 수 있다.
본 발명에 따른 전자 디바이스의 제조 방법에 따르면, 층간 절연막을 관통하는 홀을 형성한 후에 열 처리를 행하기 때문에, 절연체의 에칭 스토퍼막과 층간 절연막과의 계면에 존재하는 부생성물이 방출되고, 부생성물의 잔류량을 감소시킬 수 있다. 이 때문에, 상층 배선을 매립하기 위한 홈 패턴을 형성하기 위해서 사용하는 화학 증폭 레지스트가, 부생성물에 의해 비활성화하는 것이 방지되어, 레지스트 패턴의 해상 불량의 원인이 되는 레지스트 포이즈닝 현상이 발생하는 것을 방지할 수 있다. 그 결과, 레지스트 패턴의 해상 불량의 발생을 억제하여, 해상 불량에 기인하는 불량 배선의 발생을 저감한 매립 다층 배선 구조를 갖는 반도체 장치를 얻을 수 있다. 또한, 이 때, 홀의 내벽면에 형성되어 있는 열화층에 흡착된 수분도 방출되어, 열화층의 표면 상태를 개질할 수도 있기 때문에, 열화층의 존재에 의해 레지스트 포이즈닝 현상이 가속되는 것을 방지할 수도 있다. 또한, 홀 내에 매립 플러그를 배치하기 때문에, 예를 들면 층간 절연막 상에 반사 방지제를 형성하는 경우, 종류가 한정되는 반사 방지제에 의해서 홀을 충전할 필요가 없고, 재료 선택의 폭이 넓은 SOG 재료를 사용할 수 있기 때문에 편리성이 좋고, 또한 전자 디바이스의 구조의 선택 폭을 넓힐 수 있다. 또한, 홀 내에 반사 방지제를 충전하지 않아도 되기 때문에, 홀 밀도에 의존한 반사 방지막의 막 두께의 변동을 저감할 수 있다. 또, SOG 재료로 구성되는 매립 플러그는, 소수성을 갖고 또, 홀을 통한 부생성물의 확산을, 보다 효과적으로 억제하는 특성을 갖기 때문에, 레지스트 포이즈닝 현상에 기인하는 배선 불량을, 보다 효과적으로 방지하는 것이 가능하게 된다. 또, 50∼200℃의 열 처리에 의해서, 매립 플러그는, 불완전한 가교 상태로 되어 있고, 치밀도가 낮을 뿐만 아니라 활성기가 막 중에 남기 때문에, 홈 패턴을 형성할 때의 화학 증폭 레지스트를 애싱할 때의 산소 플라즈마로 용이하게 분해되어, 희불산 수용액이나 아민계의 세정액 등에 의해 용이하게 제거할 수 있기 때문에, 제거 시에 주위에 영향을 주는 것을 방지할 수 있다.
도 1은 정상적인 배선 패턴을 도시하는 평면도.
도 2는 레지스트 포이즈닝 현상을 설명하기 위한 배선 패턴을 도시하는 평면도.
도 3은 레지스트 포이즈닝 현상을 설명하기 위한 배선 패턴을 도시하는 평면도.
도 4는 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 5는 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 6은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 7은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 8은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 9는 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 10은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 11은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 12는 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 13은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 14는 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 15는 홀 밀도에 의존한 반사 방지막의 막 두께의 변동을 설명하는 단면도.
도 16은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정의 변형예를 도시하는 단면도.
도 17은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정의 변형예를 도시하는 단면도.
도 18은 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정의 변형예를 도시하는 단면도.
도 19는 본 발명에 따른 실시 형태 1의 전자 디바이스의 제조 공정의 변형예를 도시하는 단면도.
도 20은 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 21은 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 22는 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 23은 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 24는 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 25는 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 26은 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 27은 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 28은 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 29는 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정을 도시하는 단면도.
도 30은 본 발명에 따른 실시 형태 2의 전자 디바이스의 제조 공정의 변형예를 도시하는 단면도.
도 31은 본 발명에 따른 실시 형태 3의 전자 디바이스의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기초층
4, 41 : 에칭 스토퍼막
5 : 저유전율 층간 절연막
6 : 상부 보호막
7 : 비아홀
10 : 홈 패턴
13 : 상층 배선
14 : 비아 컨택트
18 : 반사 방지막
20 : 하층 배선
81, 161 : 매립 플러그
RM2, RM11 : 레지스트 패턴

Claims (7)

  1. 기초층과, 상기 기초층 상에 배치된 절연체의 에칭 스토퍼막과, 상기 에칭 스토퍼막 상에 배치된 층간 절연막과, 상기 기초층의 상부 주면 내에 매립된 하층 배선과, 상기 층간 절연막의 상부 주면 내에 매립된 상층 배선과, 상기 하층 배선과 상기 상층 배선을 전기적으로 접속하는 컨택트부를 포함하는 전자 디바이스의 제조 방법으로서,
    (a) 상기 층간 절연막을 선택적으로 제거하고, 상기 층간 절연막을 관통하여 상기 에칭 스토퍼막 상에 도달하는 홀을 형성하는 공정과,
    (b) 상기 홀을 개구한 상태에서 열 처리를 행하는 공정과,
    (c) 상기 홀 내에 딥 자외광으로 경화되는 유기 수지를 충전하고, 상기 유기 수지를 상기 딥 자외광으로 경화시켜 매립 플러그를 형성하는 공정과,
    (d) 화학 증폭 레지스트를 에칭 마스크로서 이용하여, 상기 층간 절연막 및 상기 매립 플러그를 선택적으로 제거하고, 상기 층간 절연막의 상기 상부 주면 내에, 상기 상층 배선을 매립하기 위한 홈 패턴을 형성하는 공정과,
    (e) 상기 홀 내에 남는 상기 매립 플러그를 제거하여, 상기 홈 패턴과 상기 홀이 연통된 구성을 얻는 공정과,
    (f) 상기 에칭 스토퍼막을 선택적으로 제거하여, 상기 하층 배선을 노출시키는 공정과,
    (g) 상기 홈 패턴 및 상기 홀 내에 도전체 재료를 충전하여 상기 상층 배선 및 상기 컨택트부를 동시에 형성하는 공정
    을 포함하는 전자 디바이스의 제조 방법.
  2. 기초층과, 상기 기초층 상에 배치된 절연체의 에칭 스토퍼막과, 상기 에칭 스토퍼막 상에 배치된 층간 절연막과, 상기 기초층의 상부 주면 내에 매립된 하층 배선과, 상기 층간 절연막의 상부 주면 내에 매립된 상층 배선과, 상기 하층 배선과 상기 상층 배선을 전기적으로 접속하는 컨택트부를 포함하는 전자 디바이스의 제조 방법으로서,
    (a) 상기 층간 절연막을 선택적으로 제거하고, 상기 층간 절연막을 관통하여 상기 에칭 스토퍼막 상에 도달하는 홀을 형성하는 공정과,
    (b) 상기 홀을 개구한 상태에서 열 처리를 행하는 공정과,
    (c) 상기 홀 내에 SOG 재료를 충전하고, 50∼200℃의 열처리를 행하여 상기 SOG 재료를 가교시켜, 상기 홀 내에 매립 플러그를 형성하는 공정과,
    (d) 화학 증폭 레지스트를 에칭 마스크로서 이용하여, 상기 층간 절연막 및 상기 매립 플러그를 선택적으로 제거하고, 상기 층간 절연막의 상기 상부 주면 내에, 상기 상층 배선을 매립하기 위한 홈 패턴을 형성하는 공정과,
    (e) 상기 홀 내에 남는 상기 매립 플러그를 제거하여, 상기 홈 패턴과 상기 홀이 연통된 구성을 얻는 공정과,
    (f) 상기 에칭 스토퍼막을 선택적으로 제거하여, 상기 하층 배선을 노출시키는 공정과,
    (g) 상기 홈 패턴 및 상기 홀 내에 도전체 재료를 충전하여 상기 상층 배선 및 상기 컨택트부를 동시에 형성하는 공정
    을 포함하는 전자 디바이스의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 층간 절연막은, 실리콘, 산소, 탄소 및 수소를 포함하며, 실로키산 결합을 주골격으로서 갖는 비유전률이 3.0 이하의 절연막인 전자 디바이스의 제조 방법.
  4. 제2항에 있어서,
    상기 공정 (c)는, 10분 이하의 열 처리를 행하는 공정을 포함하는 전자 디바이스의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 전자 디바이스는, 상기 층간 절연막의 상부 주면 위에 배치된 상부 보호막을 더 포함하고,
    상기 공정 (a)는,
    상기 상부 보호막도 관통하도록 상기 홀을 형성하는 공정을 포함하는 전자 디바이스의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 공정 (b)와 (c)와의 사이에,
    실란커플링재(silane coupling material)를 이용한 소수화(疏水化) 처리를 행하는 공정을 포함하는 전자 디바이스의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 에칭 스토퍼막은,
    하층측에 배치된 제1막과,
    상층측에 배치되며, 상기 제1막보다도 유전율이 낮은 제2막이 적층된 2층 구조를 갖는 전자 디바이스의 제조 방법.
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