KR100518565B1 - 반도체 온도 검출기, 이를 구비하여 셀프 리프레쉬 전류를감소시키는 반도체 메모리 장치, 및 그 셀프 리프레쉬 방법 - Google Patents

반도체 온도 검출기, 이를 구비하여 셀프 리프레쉬 전류를감소시키는 반도체 메모리 장치, 및 그 셀프 리프레쉬 방법 Download PDF

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Abstract

반도체 온도 검출기, 이를 구비하여 셀프 리프레쉬 전류를 감소시키는 반도체 메모리 장치, 및 그 셀프 리프레쉬 방법이 개시된다. 상기 반도체 메모리 장치는, 온도 변화에 따른 문턱 전압 변화율이 서로 다른 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가 시 증가되는 온도 감지 전압을 생성하고, 상기 온도 감지 전압 증가에 응답하는 증가 전류 및 감소 전류 각각을 생성하며, 상기 증가 전류 및 감소 전류 각각이 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들 및 제2 분배 전압들을 발생시키는 반도체 온도 검출기를 구비한다. 따라서, 소정 온도 기준 전압에 의하여 결정되는 셀프 리프레쉬 신호에 의하여, 온도 증가 시에는 셀프 리프레쉬 회수도 증가시키고, 온도 감소 시에는 셀프 리프레쉬 회수도 감소시켜서, 일정한 주기로 셀프 리프레쉬 하는 종래의 반도체 메모리 장치에 비하여 셀프 리프레쉬 전류를 저감할 수 있는 효과가 있다.

Description

반도체 온도 검출기, 이를 구비하여 셀프 리프레쉬 전류를 감소시키는 반도체 메모리 장치, 및 그 셀프 리프레쉬 방법{Semiconductor temperature detector, semiconductor memory device providing for reduced self-refresh current by the detector and self-refresh method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 셀프 리프레쉬(self refresh) 콘트롤 회로 및 그 방법에 관한 것이다.
DRAM 등 반도체 메모리 장치에서는, 점차 하이 스피드의 요구 못지 않게 이동 통신 단말기 등 이동성 시스템(hand-held system)에서의 저전력 요구가 증가됨에 따라, 저전압 동작 및 셀프 리프레쉬 시의 전력 감소에 대한 필요성이 증가하고 있다.
특히, DRAM 등 반도체 메모리 장치에서, 반도체 메모리 장치가 액티브 상태에 있지 않는 동안, 메모리 셀(memory cell)에 라이트(write) 된 데이터가 유지되도록 하기 위하여 주기적인 셀프 리프레쉬를 수행하지만, 이때 소모되는 전력이 매우 크므로 이를 감소시킬 필요가 있다.
일반적으로, 셀프 리프레쉬의 전력을 감소시키기 위하여, 메모리 셀의 데이터 유지 시간(data retention time)의 변화를 감지하여 셀프 리프레쉬 동작 주기를 변화시키는 방법이 많이 사용된다. 이와 같은 셀프 리프레쉬 방법은, 메모리 셀의 누설 전류를 모니터링하여 메모리 셀에 저장된 데이터의 레벨(level)이 일정정도 이상 변화하는 경우에 리프레쉬를 수행하도록 할 수 있지만, 모니터링되는 메모리 셀이 전체 메모리 셀의 평균적 특성을 가질 뿐, 주위 환경에 민감한 약한(weak) 셀을 대변할 수는 없다는 문제점이 있다.
한편, 메모리 셀의 누설 전류가 온도 변화와 직접적으로 관련되어 있으므로, 온-칩(on-chip), 또는 오프-칩(off-chip) 상에 구비되는 온도 검출기(temperature detector)에 의하여 검출되는 반도체 메모리 장치의 온도에 따라 셀프 리프레쉬 주기를 조절해주는 다른 셀프 리프레쉬의 전력 저감 방법이 있다.
이와 같은 셀프 리프레쉬의 전력 저감 방법은, 온도 검출기가 반도체 메모리 장치의 온도를 얼마나 정확하게 검출하는가에 의존한다. 그러나, 폴리 실리콘(poly-silicon) 저항과 엔웰(N-type doped well) 저항의 온도 계수가 다른 점을 이용하여 반도체 메모리 장치의 온도를 검출하는 종래의 온도 검출기는, 공정 변화에 따른 저항의 변화율이 높아 정확한 온도 검출에 대한 신뢰성이 떨어진다는 문제점이 있다.
또한, 온도 검출에 의한 종래의 다른 셀프 리프레쉬의 전력 저감 방법은, BJT(Bipolar Junction Transistor)나 PN 다이오드의 밴드 갭(bandgap)이 온도에 따라 달라지는 특성을 이용하여 반도체 메모리 장치의 온도를 검출하는 온도 검출기에 의한다. 이와 같은 온도 검출기에 대하여는 미국 특허, "US6,281,760"에 잘 나타나 있다. 그러나, BJT나 PN 다이오드를 이용하여 반도체 메모리 장치의 온도를 검출하는 방법은, DRAM 등 반도체 메모리 장치의 설계에서 추가적인 노력을 요한다. 즉, BJT나 PN 다이오드와 같은 소자들은 DRAM 등 반도체 메모리 장치의 공정에서 일반적으로 사용되지 않는 소자들이므로, 이와 같은 소자들의 안정적 동작을 보장할 수 있는 추가적인 공정 개발이 선행되어야 하며, 이에 따른 공정 파라미터(parameter)의 추출과 설계 시의 시뮬레이션(simulation) 등 일련의 추가 공정을 요한다는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, DRAM 등 반도체 메모리 장치의 공정에서 일반적으로 사용되는 MOSFET 소자들을 이용하는 반도체 온도 검출기, 및 이를 구비하여 셀프 리프레쉬 전류를 감소시키는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, DRAM 등 반도체 메모리 장치의 공정에서 일반적으로 사용되는 MOSFET 소자들을 이용하는 반도체 온도 검출기를 구비하여 셀프 리프레쉬 전류를 감소시키는 반도체 메모리 장치의 셀프 리프레쉬 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 온도 검출기는, 제1 오피앰프(OPAMP1), 제1 NMOSFET(N1), 상기 제1 NMOSFET(N1)를 접속시켜주는 수단, 제2 NMOSFET(N2), 저항(RCTAT), 상기 저항(RCTAT)을 접속시켜주는 수단, 제1 PMOSFET(P1), 및 제2 PMOSFET(P2)를 구비한다.
상기 제1 오피앰프(OPAMP1)는 제1 입력단과 제2 입력단 사이의 전압차를 증폭하여 출력한다. 상기 제1 NMOSFET(N1)는 게이트단이 드레인단과 접속된다. 상기 제1 NMOSFET(N1)를 접속시켜주는 수단에 의하여, 상기 제1 입력단과 DC 전원 저전압단 사이에 놓이도록 상기 제1 NMOSFET(N1)이 접속된다.
상기 제2 NMOSFET(N2)는 게이트단이 드레인단과 접속되고, 소스단은 상기 DC 전원 저전압단에 접속된다. 상기 제2 NMOSFET(N2)는, 제조 공정 상 채널 처리 시에 다른 NMOSFET들보다 추가적인 공정을 받아, 상기 다른 NMOSFET들보다 낮은 문턱 전압을 가지는 것을 특징으로 한다. 상기 저항(RCTAT)을 접속시켜주는 수단에 의하여, 상기 제2 입력단과 상기 제2 NMOSFET(N2)의 드레인단 사이에 놓이도록 상기 저항(RCTAT)이 접속된다.
상기 제1 PMOSFET(P1)는 드레인단 및 게이트단 각각이 상기 오피앰프의 제1 입력단 및 출력단에 접속되고, 소스단은 상기 DC 전원 고전압단에 접속된다. 상기 제2 PMOSFET(P2)는 드레인단 및 게이트단 각각이 상기 오피앰프의 제2 입력단 및 출력단에 접속되고, 소스단은 상기 DC 전원 고전압단에 접속된다.
상기 온도 검출기는, 증가 전압 발생부, 및 감소 전압 발생부를 더 구비할 수 있다.
상기 증가 전압 발생부는 상기 제1 오피앰프(OPAMP1)의 출력 전압 증가에 응답하는 증가 전류(IPTAT)를 생성하여, 상기 증가 전류(IPTAT)가 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들(VPTAT<0:N-1>) 을 발생시킨다. 상기 감소 전압 발생부는 상기 제1 오피앰프(OPAMP1)의 출력 전압 증가에 응답하는 감소 전류(ICTAT)를 생성하여, 상기 감소 전류(ICTAT)가 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제2 분배 전압들(VCTAT<0:N-1>) 을 발생시킨다.
상기 증가 전압 발생부는, 제2 오피앰프(OPAMP2), 제3 NMOSFET(N3), 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2), 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단을 접속시켜주는 수단, 상기 제2 오피앰프(OPAMP2)의 다른 입력단을 접속시켜주는 수단, 상기 제3 NMOSFET(N3)의 게이트단을 접속시켜주는 수단, 상기 제3 NMOSFET(N3)의 드레인단을 접속시켜주는 수단, 및 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)을 접속시켜주는 수단을 구비한다.
상기 제2 오피앰프(OPAMP2)는 두 입력단 사이의 전압차를 증폭하여 출력한다. 상기 제3 NMOSFET(N3)는 게이트단, 소스단, 및 드레인단을 가지며, 상기 증가 전류(IPTAT)를 생성한다. 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)은 다수개의 저항들이 직렬로 접속되어 상기 제1 분배 전압들(VPTAT<0:N-1>) 을 발생시킨다. 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단을 접속시켜주는 수단에 의하여, 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단과 상기 제1 오피앰프(OPAMP1)의 출력단이 접속된다. 상기 제2 오피앰프(OPAMP2)의 다른 입력단을 접속시켜주는 수단에 의하여, 상기 제2 오피앰프(OPAMP2)의 다른 입력단과 상기 제3 NMOSFET(N3)의 소스단이 접속된다. 상기 제3 NMOSFET(N3)의 게이트단을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 게이트단과 상기 제2 오피앰프(OPAMP2)의 출력단이 접속된다. 상기 제3 NMOSFET(N3)의 드레인단을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 드레인단과 상기 DC 전원 고전압단이 접속된다. 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 소스단과 상기 DC 전원 저전압단 사이에 놓이도록 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)이 접속된다.
상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)은, 상기 DC 전원 저전압단에 접속되는 저항(RPF2)을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있고, 상기 단락된 저항들 각각은 퓨즈 트리밍으로 사용되는 것을 특징으로 한다.
상기 감소 전압 발생부는, 제3 PMOSFET(P3), 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2), 상기 제3 PMOSFET(P3)의 게이트단을 접속시켜주는 수단, 상기 제3 PMOSFET(P3)의 소스단을 접속시켜주는 수단, 및 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)을 접속시켜주는 수단을 구비한다.
상기 제3 PMOSFET(P3)는 게이트단, 소스단, 및 드레인단을 가지며, 상기 감소 전류(ICTAT)를 생성한다. 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)은 다수개의 저항들이 직렬로 접속되어 상기 제2 분배 전압들(VCTAT<0:N-1>) 을 발생시킨다. 상기 제3 PMOSFET(P3)의 게이트단을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 게이트단과 상기 제1 오피앰프(OPAMP1)의 출력단이 접속된다. 상기 제3 PMOSFET(P3)의 소스단을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 소스단과 상기 DC 전원 고전압단이 접속된다. 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 드레인단과 상기 DC 전원 저전압단 사이에 놓이도록 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)이 접속된다.
상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)은, 상기 DC 전원 저전압단에 접속되는 저항(RCF2)을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있고, 상기 단락된 저항들 각각은 퓨즈 트리밍으로 사용되는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 온도 검출기, 비교부, 셀프 리프레쉬 주기 조정부, 및 셀 어레이부를 구비한다.
상기 온도 검출기는 온도 변화에 따른 문턱 전압 변화율이 서로 다른 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압(VT)을 생성하고, 상기 온도 감지 전압(VT) 증가에 응답하는 증가 전류(IPTAT) 및 감소 전류(ICTAT) 각각을 생성하며, 상기 증가 전류(IPTAT) 및 감소 전류(ICTAT) 각각이 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들(VPTAT<0:N-1>) 및 제2 분배 전압들(VCTAT<0:N-1>) 을 발생시킨다.
상기 비교부는 상기 제1 분배 전압들(VPTAT<0:N-1>) 및 상기 제2 분배 전압들(VCTAT<0:N-1>) 을 받아, 소정 인에이블 신호(PSEON)가 액티브 될 때, 상기 제1 분배 전압들(VPTAT<0:N-1>)을 고전압 순서로 배열한 전압들(VPTAT<0:N-1>) 각각이 상기 제2 분배 전압들(VCTAT<0:N-1>) 의 저전압 순서로 배열한 전압들(VCTAT<N-1:0>)보다 큰 경우와 작은 경우 각각에 대하여 서로 다른 논리 상태를 가지는 온도 기준 전압들(VREF<0:N-1>)을 발생시켜 출력한다. 상기 셀프 리프레쉬 주기 조정부는 상기 온도 기준 전압들(VREF<0:N-1>) 각각에 의하여 온오프되는 스위치들에 의하여, 공급받는 전류량을 제어받는 링오실레이터가 발진하여, 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기를 가지는 셀프 리프레쉬 신호(PSELF)를 출력한다. 상기 셀 어레이부는 어레이 형태의 다수개의 메모리 셀들을 구비하고, 상기 메모리 셀들 각각은 상기 셀프 리프레쉬 신호(PSELF)에 응답하는 리프레쉬를 수행한다.
상기 반도체 메모리 장치는, 소정 테스트 신호를 액티브 시킬 때, 상기 온도 기준 전압들(VREF<0:N-1>)을 DQ 패드로 출력시킬 수 있는 VREF 모니터부를 더 구비할 수 있다.
상기 셀프 리프레쉬 신호(PSELF)는, 상기 메모리 셀들의 데이터 유지 시간(data retention time) 내에 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기로 액티브되고, 액티브 될 때마다 상기 셀 어레이부에 구비된 상기 메모리 셀들 전체를 리프레쉬 할 수 있는 것을 특징으로 한다. 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기는, 내부 온도 증가 시에는 짧은 주기이며, 내부 온도 감소 시에는 긴 주기인 것을 특징으로 한다.
상기 온도 검출기는, 온도 감지부, 증가 전압 발생부, 및 감소 전압 발생부를 구비한다.
상기 온도 감지부는 온도 변화에 따른 문턱 전압 변화율이 서로 다른 상기 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압(VT)을 생성한다. 상기 증가 전압 발생부는 상기 온도 감지 전압(VT) 증가에 응답하는 상기 증가 전류(IPTAT)를 생성하여, 상기 증가 전류(IPTAT)가 흐르도록 되어 있는 다수개의 저항들로부터 상기 제1 분배 전압들(VPTAT<0:N-1>) 을 발생시킨다. 상기 감소 전압 발생부는 상기 온도 감지 전압(VT) 증가에 응답하는 상기 감소 전류(ICTAT)를 생성하여, 상기 감소 전류(ICTAT)가 흐르도록 되어 있는 다수개의 저항들로부터 상기 제2 분배 전압들(VCTAT<0:N-1>) 을 발생시킨다.
상기 온도 감지부는, 제1 오피앰프(OPAMP1), 제1 NMOSFET(N1), 상기 제1 NMOSFET(N1)를 접속시켜주는 수단, 제2 NMOSFET(N2), 저항(RCTAT), 상기 저항(RCTAT)을 접속시켜주는 수단, 제1 PMOSFET(P1), 및 제2 PMOSFET(P2)를 구비한다.
상기 제1 오피앰프(OPAMP1)는 제1 입력단과 제2 입력단 사이의 전압차를 증폭하여 출력한다. 상기 제1 NMOSFET(N1)는 게이트단이 드레인단과 접속된다. 상기 제1 NMOSFET(N1)를 접속시켜주는 수단에 의하여, 상기 제1 입력단과 DC 전원 저전압단 사이에 놓이도록 상기 제1 NMOSFET(N1)이 접속된다.
상기 제2 NMOSFET(N2)는 게이트단이 드레인단과 접속되고, 소스단은 상기 DC 전원 저전압단에 접속된다. 상기 제2 NMOSFET(N2)는, 제조 공정 상 채널 처리 시에 다른 NMOSFET들보다 추가적인 공정을 받아, 상기 다른 NMOSFET들보다 낮은 문턱 전압을 가지는 것을 특징으로 한다. 상기 저항(RCTAT)을 접속시켜주는 수단에 의하여, 상기 제2 입력단과 상기 제2 NMOSFET(N2)의 드레인단 사이에 놓이도록 상기 저항(RCTAT)이 접속된다.
상기 제1 PMOSFET(P1)는 드레인단 및 게이트단 각각이 상기 오피앰프의 제1 입력단 및 출력단에 접속되고, 소스단은 상기 DC 전원 고전압단에 접속된다. 상기 제2 PMOSFET(P2)는 드레인단 및 게이트단 각각이 상기 오피앰프의 제2 입력단 및 출력단에 접속되고, 소스단은 상기 DC 전원 고전압단에 접속된다.
상기 증가 전압 발생부는, 제2 오피앰프(OPAMP2), 제3 NMOSFET(N3), 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2), 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단을 접속시켜주는 수단, 상기 제2 오피앰프(OPAMP2)의 다른 입력단을 접속시켜주는 수단, 상기 제3 NMOSFET(N3)의 게이트단을 접속시켜주는 수단, 상기 제3 NMOSFET(N3)의 드레인단을 접속시켜주는 수단, 및 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)을 접속시켜주는 수단을 구비한다.
상기 제2 오피앰프(OPAMP2)는 두 입력단 사이의 전압차를 증폭하여 출력한다. 상기 제3 NMOSFET(N3)는 게이트단, 소스단, 및 드레인단을 가지며, 상기 증가 전류(IPTAT)를 생성한다. 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)은 다수개의 저항들이 직렬로 접속되어 상기 제1 분배 전압들(VPTAT<0:N-1>) 을 발생시킨다. 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단을 접속시켜주는 수단에 의하여, 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단과 상기 제1 오피앰프(OPAMP1)의 출력단이 접속된다. 상기 제2 오피앰프(OPAMP2)의 다른 입력단을 접속시켜주는 수단에 의하여, 상기 제2 오피앰프(OPAMP2)의 다른 입력단과 상기 제3 NMOSFET(N3)의 소스단이 접속된다. 상기 제3 NMOSFET(N3)의 게이트단을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 게이트단과 상기 제2 오피앰프(OPAMP2)의 출력단이 접속된다. 상기 제3 NMOSFET(N3)의 드레인단을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 드레인단과 상기 DC 전원 고전압단이 접속된다. 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 소스단과 상기 DC 전원 저전압단 사이에 놓이도록 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)이 접속된다.
상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)은, 상기 DC 전원 저전압단에 접속되는 저항(RPF2)을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있고, 상기 단락된 저항들 각각은 퓨즈 트리밍으로 사용되는 것을 특징으로 한다.
상기 감소 전압 발생부는, 제3 PMOSFET(P3), 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2), 상기 제3 PMOSFET(P3)의 게이트단을 접속시켜주는 수단, 상기 제3 PMOSFET(P3)의 소스단을 접속시켜주는 수단, 및 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)을 접속시켜주는 수단을 구비한다.
상기 제3 PMOSFET(P3)는 게이트단, 소스단, 및 드레인단을 가지며, 상기 감소 전류(ICTAT)를 생성한다. 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)은 다수개의 저항들이 직렬로 접속되어 상기 제2 분배 전압들(VCTAT<0:N-1>) 을 발생시킨다. 상기 제3 PMOSFET(P3)의 게이트단을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 게이트단과 상기 제1 오피앰프(OPAMP1)의 출력단이 접속된다. 상기 제3 PMOSFET(P3)의 소스단을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 소스단과 상기 DC 전원 고전압단이 접속된다. 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 드레인단과 상기 DC 전원 저전압단 사이에 놓이도록 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)이 접속된다.
상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)은, 상기 DC 전원 저전압단에 접속되는 저항(RCF2)을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있고, 상기 단락된 저항들 각각은 퓨즈 트리밍으로 사용되는 것을 특징으로 한다.
상기의 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 방법은, 다음과 같은 단계를 구비한다.
즉, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 방법은, 먼저, 반도체 메모리 장치가, 온도 변화에 따른 문턱 전압 변화율이 서로 다른 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압(VT)을 생성한다. 다음에, 상기 반도체 메모리 장치는, 상기 온도 감지 전압(VT) 증가에 응답하는 증가 전류(IPTAT) 및 감소 전류(ICTAT) 각각을 생성하며, 상기 증가 전류(IPTAT) 및 감소 전류(ICTAT) 각각이 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들(VPTAT<0:N-1>) 및 제2 분배 전압들(VCTAT<0:N-1>) 을 발생시킨다. 이에 따라, 상기 반도체 메모리 장치는, 상기 제1 분배 전압들(VPTAT<0:N-1>) 및 상기 제2 분배 전압들(VCTAT<0:N-1>) 을 받아, 소정 인에이블 신호(PSEON)가 액티브 될 때, 상기 제1 분배 전압들(VPTAT<0:N-1>)을 고전압 순서로 배열한 전압들(VPTAT<0:N-1>) 각각이 상기 제2 분배 전압들(VCTAT<0:N-1>) 의 저전압 순서로 배열한 전압들(VCTAT<N-1:0>)보다 큰 경우와 작은 경우 각각에 대하여 서로 다른 논리 상태를 가지는 온도 기준 전압들(VREF<0:N-1>)을 발생시켜 출력한다.
이어서, 상기 반도체 메모리 장치에서는, 상기 온도 기준 전압들(VREF<0:N-1>) 각각에 의하여 온오프되는 스위치들에 의하여, 공급받는 전류량을 제어받는 링오실레이터가 발진하여, 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기를 가지는 셀프 리프레쉬 신호(PSELF)를 출력한다. 결국, 어레이 형태의 다수개의 메모리 셀들을 구비하는 상기 반도체 메모리 장치에서는, 상기 메모리 셀들 각각이 상기 셀프 리프레쉬 신호(PSELF)에 응답하는 리프레쉬를 수행한다.
상기 반도체 메모리 장치의 셀프 리프레쉬 방법은, 상기 반도체 메모리 장치에 의하여, 소정 테스트 신호를 액티브 시킬 때, 상기 온도 기준 전압들(VREF<0:N-1>)을 DQ 패드로 출력시킬 수 있는 단계를 더 구비할 수 있다.
상기 셀프 리프레쉬 신호(PSELF)는, 상기 메모리 셀들의 데이터 유지 시간(data retention time) 내에 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기로 액티브되고, 액티브 될 때마다 상기 셀 어레이부에 구비된 상기 메모리 셀들 전체를 리프레쉬 할 수 있는 것을 특징으로 한다. 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기는, 내부 온도 증가 시에는 짧은 주기이며, 내부 온도 감소 시에는 긴 주기인 것을 특징으로 한다. 상기 서로 다른 두 개의 MOSFET들은, 반도체 메모리 장치의 메모리 셀을 구성하는 일반적인 MOSFET 하나와, 반도체 메모리 장치의 제조 공정 상 채널 처리 시에 상기 일반적인 NMOSFET보다 추가적인 공정을 받아 상기 일반적인 NMOSFET보다 낮은 문턱 전압을 가지는 다른 NMOSFET하나인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 반도체 온도 검출기를 구비한 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 온도 검출기를 구비한 반도체 메모리 장치는, 온도 검출기(110), 비교부(120), 셀프 리프레쉬 주기 조정부(130), 및 셀 어레이부(140)를 구비한다. 이외에도 VREF 모니터부(150)를 더 구비할 수 있다.
상기 온도 검출기(110)는 온도 변화에 따른 문턱 전압 변화율이 서로 다른 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압(VT)을 생성하고, 상기 온도 감지 전압(VT) 증가에 응답하는 증가 전류(IPTAT) 및 감소 전류(ICTAT) 각각을 생성하며, 상기 증가 전류(IPTAT) 및 감소 전류(ICTAT) 각각이 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들(VPTAT<0:N-1>) 및 제2 분배 전압들(VCTAT<0:N-1>)을 발생시킨다. 상기 서로 다른 두 개의 MOSFET들은, 반도체 메모리 장치의 메모리 셀, 비트 라인 감지 증폭기(bit line sense amplifier), 이퀄라이져(equalizer) 등에 사용되는 일반적인 MOSFET(노말 NMOSFET) 하나와, 반도체 메모리 장치의 제조 공정 상 채널 처리 시에 상기 일반적인 NMOSFET(노말 NMOSFET)보다 추가적인 공정을 받아 상기 일반적인 NMOSFET(노말 NMOSFET)보다 낮은 문턱 전압을 가지는 다른 NMOSFET(LVT NMOSFET) 하나이다.
도 2는 도 1의 반도체 온도 검출기(110)의 구체적인 회로도이다.
도 2를 참조하면, 상기 온도 검출기(110)는, 온도 감지부(113), 증가 전압 발생부(115), 및 감소 전압 발생부(117)를 구비한다.
상기 온도 감지부(113)는 온도 변화에 따른 문턱 전압 변화율이 서로 다른 상기 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압(VT)을 생성한다.
도 3은 MOSFET의 온도에 따른 문턱 전압 변화량을 설명하기 위한 도면이다.
도 3을 참조하면, 노말 NMOSFET의 문턱 전압(VTH1)과 LVT NMOSFET의 문턱 전압(VTH2)의 온도에 따른 변화 정도가 나타나있다. 도 3은, 0.2㎛ CMOS 공정 파라미터를 기준으로 시뮬레이션 한 결과이다. 온도 0℃~100℃ 구간에서, ΔVTH는 일정 기울기로 감소하는 특성을 가지며, 0℃에서 ΔVTH는 161㎷이고, 100℃에서 ΔVTH는 150㎷이므로, dΔVTH/dT는 0℃~100℃에서 약 -0.1mV/℃의 값을 가진다
한편, 상기 증가 전압 발생부(115)는 상기 온도 감지 전압(VT) 증가에 응답하는 상기 증가 전류(IPTAT)를 생성하여, 상기 증가 전류(IPTAT)가 흐르도록 되어 있는 다수개의 저항들로부터 상기 제1 분배 전압들(VPTAT<0:N-1>) 을 발생시킨다. 상기 감소 전압 발생부(117)는 상기 온도 감지 전압(VT) 증가에 응답하는 상기 감소 전류(ICTAT)를 생성하여, 상기 감소 전류(ICTAT)가 흐르도록 되어 있는 다수개의 저항들로부터 상기 제2 분배 전압들(VCTAT<0:N-1>) 을 발생시킨다.
도 2에서, 상기 온도 감지부(113)는, 제1 오피앰프(OPAMP1), 제1 NMOSFET(N1), 제2 NMOSFET(N2), 저항(RCTAT), 제1 PMOSFET(P1), 및 제2 PMOSFET(P2)를 구비하고, 이외에도 상기 제1 NMOSFET(N1)를 접속시켜주는 수단과 상기 저항(RCTAT)을 접속시켜주는 수단을 구비한다.
상기 제1 오피앰프(OPAMP1)는 제1 입력단과 제2 입력단 사이의 전압차를 증폭하여 상기 온도 감지 전압(VT)을 출력한다. 상기 제1 NMOSFET(N1)는 게이트단이 드레인단과 접속된다. 상기 제1 NMOSFET(N1)를 접속시켜주는 수단에 의하여, 상기 제1 입력단과 DC 전원 저전압단(VSS) 사이에 놓이도록 상기 제1 NMOSFET(N1)이 접속된다.
상기 제2 NMOSFET(N2)는 게이트단이 드레인단과 접속되고, 소스단은 상기 DC 전원 저전압단에 접속된다. 상기 저항(RCTAT)을 접속시켜주는 수단에 의하여, 상기 제2 입력단과 상기 제2 NMOSFET(N2)의 드레인단 사이에 놓이도록 상기 저항(RCTAT)이 접속된다. 상기 제2 NMOSFET는, 위에서 기술한 바와 같이, 제조 공정 상 채널 처리 시에 다른 NMOSFET들보다 추가적인 공정을 받아, 상기 다른 NMOSFET들보다 낮은 문턱 전압을 가진다. 상기 제2 NMOSFET(N2) 이외의 다른 NMOSFET들은 추가 공정 없이, 반도체 메모리 장치의 메모리 셀, 비트 라인 감지 증폭기(bit line sense amplifier), 이퀄라이져(equalizer) 등에 사용되는 일반적인 NMOSFET들이다.
상기 제1 PMOSFET(P1)는 드레인단 및 게이트단 각각이 상기 오피앰프의 제1 입력단 및 출력단에 접속되고, 소스단은 상기 DC 전원 고전압단(VCC)에 접속된다. 상기 제2 PMOSFET(P2)는 드레인단 및 게이트단 각각이 상기 오피앰프의 제2 입력단 및 출력단에 접속되고, 소스단은 상기 DC 전원 고전압단에 접속된다.
여기서, 상기 온도 감지부(113)에서는, 상기 제2 NMOSFET(N2)의 온도에 따른 문턱 전압 변화율이 작으므로, 온도 증가시, 상기 제2 NMOSFET(N2)에 흐르는 전류는 상기 제1 NMOSFET(N1)에 흐르는 전류보다 작게 되므로, 상기 제1 오피앰프(OPAMP1)의 출력 전압, 즉, 온도 감지 전압(VT)은 증가한다. 이에 따라, 온도 증가시, 상기 증가 전압 발생부(115)의 IPTAT는 증가하고, 상기 감소 전압 발생부(117)의 ICTAT는 감소한다.
한편, 도 2에서, 상기 증가 전압 발생부(115)는, 제2 오피앰프(OPAMP2), 제3 NMOSFET(N3), 및 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)을 구비하며, 이외에도 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단을 접속시켜주는 수단, 상기 제2 오피앰프(OPAMP2)의 다른 입력단을 접속시켜주는 수단, 상기 제3 NMOSFET(N3)의 게이트단을 접속시켜주는 수단, 상기 제3 NMOSFET(N3)의 드레인단을 접속시켜주는 수단, 및 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)을 접속시켜주는 수단을 구비한다. 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)을 구성하는 저항들의 개수는 반도체 메모리 장치의 사양에 따라 다를 수 있으며, 여기서는 8개의 노말 저항들(RP0~RP7)과 두 개의 퓨즈 트리밍(fuse trimming) 저항(RPF1, RPF2)으로 가정하였다. 퓨즈 트리밍(fuse trimming) 저항(RPF1, RPF2)은, 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2) 중, 상기 DC 전원 저전압단에 접속되는 저항(RPF2)을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있는 저항으로서, 상기 단락된 저항들 각각은 리페어(repair) 단계에서 퓨즈 트리밍으로 사용된다.
상기 제2 오피앰프(OPAMP2)는 두 입력단 사이의 전압차를 증폭하여 출력한다. 상기 제3 NMOSFET(N3)는 게이트단, 소스단, 및 드레인단을 가지며, 상기 증가 전류(IPTAT)를 생성한다. 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)은 다수개의 저항들이 직렬로 접속되어, [수학식 1]과 같은 상기 제1 분배 전압들(VPTAT<0:7>)을 발생시킨다. 여기서, 노말 저항들(RP0~RP7)이 N개인 것으로 가정하면, 상기 제1 분배 전압들(VPTAT<0:N-1>) 도 N개의 분배 전압들, 즉, VPTAT<0:N-1>로 발생될 수 있다. 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단을 접속시켜주는 수단에 의하여, 상기 제2 오피앰프(OPAMP2)의 한쪽 입력단(+)과 상기 제1 오피앰프(OPAMP1)의 출력단이 접속된다. 상기 제2 오피앰프(OPAMP2)의 다른 입력단(-)을 접속시켜주는 수단에 의하여, 상기 제2 오피앰프(OPAMP2)의 다른 입력단(-)과 상기 제3 NMOSFET(N3)의 소스단이 접속된다. 이때, 상기 제2 오피앰프(OPAMP2)는 (+) 입력단에서, 상기 온도 감지 전압(VT)을 받으므로, 상기 온도 감지 전압(VT)이 상기 제3 NMOSFET(N3)의 드레인단으로 공급된다. 상기 제3 NMOSFET(N3)의 게이트단을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 게이트단과 상기 제2 오피앰프(OPAMP2)의 출력단이 접속된다. 상기 제3 NMOSFET(N3)의 드레인단을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 드레인단과 상기 DC 전원 고전압단이 접속된다. 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)을 접속시켜주는 수단에 의하여, 상기 제3 NMOSFET(N3)의 소스단과 상기 DC 전원 저전압단 사이에 놓이도록 상기 증가 전압 분배 저항들(RP0~RP7, RPF1, RPF2)이 접속된다.
(여기서, i는 N-1까지의 값)
도 2에서, 상기 감소 전압 발생부(117)는, 제3 PMOSFET(P3), 및 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)을 구비하며, 이외에도 상기 제3 PMOSFET(P3)의 게이트단을 접속시켜주는 수단, 상기 제3 PMOSFET(P3)의 소스단을 접속시켜주는 수단, 및 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)을 접속시켜주는 수단을 구비한다. 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)을 구성하는 저항들의 개수는 반도체 메모리 장치의 사양에 따라 다를 수 있으며, 여기서는 8개의 노말 저항들(RC0~RC7)과 두 개의 퓨즈 트리밍(fuse trimming) 저항(RCF1, RCF2)으로 가정하였다. 퓨즈 트리밍(fuse trimming) 저항(RCF1, RCF2)은, 위에서 기술한 바와 같이, 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2) 중, 상기 DC 전원 저전압단에 접속되는 저항(RCF2)을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있는 저항으로서, 상기 단락된 저항들 각각은 리페어(repair) 단계에서 퓨즈 트리밍으로 사용된다.
상기 제3 PMOSFET(P3)는 게이트단, 소스단, 및 드레인단을 가지며, 상기 감소 전류(ICTAT)를 생성한다. 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)은 다수개의 저항들이 직렬로 접속되어, [수학식 2]와 같은 상기 제2 분배 전압들(VCTAT<0:7>)을 발생시킨다. 여기서, 노말 저항들(RC0~RC7)이 N개인 것으로 가정하면, 상기 제2 분배 전압들(VCTAT<0:N-1>) 도 N개의 분배 전압들, 즉, VCTAT<0:N-1>로 발생될 수 있다. 상기 제3 PMOSFET(P3)의 게이트단을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 게이트단과 상기 제1 오피앰프(OPAMP1)의 출력단이 접속된다. 상기 제3 PMOSFET(P3)의 소스단을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 소스단과 상기 DC 전원 고전압단이 접속된다. 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)을 접속시켜주는 수단에 의하여, 상기 제3 PMOSFET(P3)의 드레인단과 상기 DC 전원 저전압단 사이에 놓이도록 상기 감소 전압 분배 저항들(RC0~RC7, RCF1, RCF2)이 접속된다.
(여기서, i는 N-1까지의 값)
한편, 도 1에서, 상기 비교부(120)는 상기 제1 분배 전압들(VPTAT<0:N-1>) 및 상기 제2 분배 전압들(VCTAT<0:N-1>)을 받아, 소정 인에이블 신호(PSEON)가 액티브 될 때, 상기 제1 분배 전압들(VPTAT<0:N-1>)을 고전압 순서로 배열한 전압들(VPTAT<0:N-1>) 각각이 상기 제2 분배 전압들(VCTAT<0:N-1>) 의 저전압 순서로 배열한 전압들(VCTAT<N-1:0>)보다 큰 경우와 작은 경우 각각에 대하여 서로 다른 논리 상태를 가지는 온도 기준 전압들(VREF<0:N-1>)을 발생시켜 출력한다.
도 4는 도 1의 비교부(120)의 구체적인 회로도이다.
도 4를 참조하면, 비교부(120)는 다수개의 PMOSFET들(P41~P43)과 다수개의 NMOSFET들(N41~N45)을 사용하는 차동 증폭기기 일 수 있다. 도 4에서, 상기 소정 인에이블 신호(PSEON)가 로우 논리 상태일 때 액티브 상태로 되며, 이때, 상기 소정 인에이블 신호(PSEON) 및 인버터(INV1)에 의하여 반전된 신호를 받는 N43 및 P43은 비활성화 상태로되어, 상기 제1 분배 전압들(VPTAT<0:N-1>) 을 고전압 순서로 배열한 전압들(VPTAT<0:N-1>) 각각과 상기 제2 분배 전압들(VCTAT<0:N-1>) 의 저전압 순서로 배열한 전압들(VCTAT<N-1:0>)을 비교하여 정상적인 온도 기준 전압들(VREF<0:N-1>)을 발생시켜 출력한다.
도 5는 도 1 및 도 4의 VREF<i> 값의 결정 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 동작 전압이 2.2V이고, 온도 변화 -10℃~110℃ 구간에서, 도 2와 같이 N이 8인 경우에, VCTAT<i>와 VPTAT<i>에 대하여 시뮬레이션 한 결과이다. VCTAT<i>와 VPTAT<i>는 1(V) 정도에서 동작하도록 회로를 조절하였으며, 0℃~100℃ 구간에서 8개의 VREF<i>가 모두 트랜지션(transition)하도록 RPi, RCi 저항 값을 조절하였다. 도 5에 표시한 점들과 화살표들 각각은, 상기 제1 분배 전압들(VPTAT<0:N-1>) 을 고전압 순서로 배열한 전압들(VPTAT<0:N-1>) 각각과 상기 제2 분배 전압들(VCTAT<0:N-1>) 의 저전압 순서로 배열한 전압들(VCTAT<N-1:0>)이 비교될 때, 도 5에 표시된 점까지 VREF<i>가 하이 논리 상태를 출력함을 의미한다. 예를 들어, VREF<0>부터 VREF<2>까지 하이 논리 상태이고, 나머지는 로우 논리 상태라면, VPTAT<7>이 VCTAT<0>보다 크고, PTAT<6>이 VCTAT<1>보다 크며, PTAT<5>와 VCTAT<2>는 같은 값을 가지는 것을 의미한다.
상기 셀프 리프레쉬 주기 조정부(130)는 상기 온도 기준 전압들(VREF<0:N-1>) 각각에 의하여 온오프되는 스위치들에 의하여, 공급받는 전류량을 제어받는 링오실레이터가 발진하여, 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기를 가지는 셀프 리프레쉬 신호(PSELF)를 출력한다. 상기 셀프 리프레쉬 신호(PSELF)는, 상기 메모리 셀들의 데이터 유지 시간(data retention time) 내에 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기로 액티브되고, 액티브 될 때마다 상기 셀 어레이부(140)에 구비된 상기 메모리 셀들 전체를 리프레쉬 할 수 있다. 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기는, 내부 온도 증가 시에는 짧은 주기를 가지고, 내부 온도 감소 시에는 긴 주기를 가진다.
도 6은 도 1의 셀프 리프레쉬 주기 조정부(130)의 구체적인 회로도이다.
도 6을 참조하면, 셀프 리프레쉬 주기 조정부(130)는 다수개의 인버터들로 구성되는 링오실레이터와 그 인버터들이 공급받는 전류량을 제어하기 위한 다수개의 스위치들로 이루어질 수 있다. 여기서 다수개의 스위치들의 온오프는 상기 온도 기준 전압들(VREF<0:N-1>) 각각에 의하여 제어된다.
상기 셀 어레이부(140)는 어레이 형태의 다수개의 메모리 셀들을 구비하고, 상기 메모리 셀들 각각은 상기 셀프 리프레쉬 신호(PSELF)에 응답하는 리프레쉬를 수행한다.
이외에도, 상기 반도체 메모리 장치는, 소정 테스트 신호(VTEST)를 액티브 시킬 때, 상기 온도 기준 전압들(VREF<0:N-1>)을 DQ 패드로 출력시킬 수 있는 VREF 모니터부(150)를 더 구비할 수 있다.
도 7은 도 1의 VREF 모니터부(150)의 구체적인 회로도이다.
도 7을 참조하면, VREF 모니터부(150)는 일반적으로 반도체 메모리 장치에 구비되는 DQ 데이터(DI/DO) 입출력 패드, 즉, DQ 패드를 통하여 상기 온도 기준 전압들(VREF<0:N-1>)을 모니터링하기 위한 회로이다. 즉, 일반적인 동작의 경우에는, 소정 테스트 신호를 비활성화 상태, 즉, 로우 논리 상태로 만들어, DQ 패드를 통하여 DQ 데이터(DI/DO)가 출력되도록 하고, 상기 온도 기준 전압들(VREF<0:N-1>)을 모니터링할 때는 소정 테스트 신호를 액티브 상태, 즉, 하이 논리 상태로 만들어, DQ 패드를 통하여 상기 온도 기준 전압들(VREF<0:N-1>)을 출력시킨다.
이와 같이, 상기 온도 기준 전압들(VREF<0:N-1>)을 모니터링하는 이유는, 실제 제조 공정 후 회로의 동작이, 시뮬레이션과 차이를 보일 수 있기 때문이다. 시뮬레이션과 차이를 보이는 이유는, 제1 PMOSFET(P1) 내지 제3 PMOSFET(P3)의 미스 매치(mismatch)로 인한 전류 공급량의 오차, MOSFET들의 dΔVTH/dT 차이, 제1 오피앰프(OPAMP1) 및 제2 오피앰프의 옵셋(offset) 등이 있다.
도 1에 도시된 바와 같은 본 발명의 일실시예에 따른 반도체 메모리 장치에서, 온도 변화에 따라 셀프 리프레쉬 신호(PSELF)의 액티브 주기가 달라지는 과정을 도 8의 도면에 의하여 설명한다.
도 8은 온도 변화에 따라 셀프 리프레쉬 신호(PSELF)의 액티브 주기가 달라지는 것을 나타내는 도면이다.
도 8을 참조하면, 온도 변화에 따른 셀프 리프레쉬 신호(PSELF)의 액티브 주기는, 내부 온도 증가 시에는 짧은 주기를 가지고, 내부 온도 감소 시에는 긴 주기를 가진다. 즉, 도 8에서, TA < TB < TC인 경우에, 온도 TA의 경우에는 VREF<i-1>만이 하이 상태이므로, 셀프 리프레쉬 신호(PSELF)의 액티브 주기가 TREF1의 주기로 되고, 온도 TB의 경우에는 VREF<i-1> 및 VREF<i>가 하이 상태이므로, 셀프 리프레쉬 신호(PSELF)의 액티브 주기가 TREF2의 주기로 되며, 온도 TC의 경우에는 VREF<i-1>, VREF<i>, 및 VREF<i+1>이 하이 상태이므로, 셀프 리프레쉬 신호(PSELF)의 액티브 주기가 TREF3의 주기로 된다. 여기서, TREF1 > TREF2 > TREF3이다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 반도체 온도 검출기(110)를 구비하여, 온도 변화에 따른 문턱 전압 변화율이 서로 다른 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압(VT)을 생성하고, 상기 온도 감지 전압(VT) 증가에 응답하는 증가 전류(IPTAT) 및 감소 전류(ICTAT) 각각을 생성하며, 상기 증가 전류(IPTAT) 및 감소 전류(ICTAT) 각각이 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들(VPTAT<0:N-1>) 및 제2 분배 전압들(VCTAT<0:N-1>) 을 발생시킨다. 이에 따라, 비교부(120)가 소정 온도 기준 전압들(VREF<0:N-1>)을 발생시켜 출력하면, 셀프 리프레쉬 주기 조정부(130)에서는 상기 온도 기준 전압들(VREF<0:N-1>) 각각에 의하여 온오프되는 스위치들에 의하여, 공급받는 전류량을 제어받는 링오실레이터가 발진하여, 상기 온도 기준 전압들(VREF<0:N-1>)에 대응하는 주기를 가지는 셀프 리프레쉬 신호(PSELF)를 출력한다. 따라서, 어레이 형태의 다수개의 메모리 셀들을 구비하는 셀 어레이부(140)의 상기 메모리 셀들 각각은 상기 셀프 리프레쉬 신호(PSELF)에 응답하는 리프레쉬를 수행한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 온도 검출기를 구비한 반도체 메모리 장치는, 온도 증가에 따라 전류가 감소하는 전류원에 접속되는 전압 분배 저항으로부터 생성되는 여러 단계의 기준 전압을, 온도 증가에 따라 전류가 증가하는 전류원에 접속되는 전압 분배 저항으로부터 생성되는 여러 단계의 다른 기준 전압과 비교함으로써, 온도 변화에 따른 여러 단계의 셀프 리프레쉬 주기를 결정한다. 따라서, 온도 증가 시에는 셀프 리프레쉬 회수도 증가시키고, 온도 감소 시에는 셀프 리프레쉬 회수도 감소시켜서, 일정한 주기로 셀프 리프레쉬 하는 종래의 반도체 메모리 장치에 비하여 셀프 리프레쉬 전류를 저감할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 온도 검출기를 구비한 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 반도체 온도 검출기(110)의 구체적인 회로도이다.
도 3은 MOSFET의 온도에 따른 문턱 전압 변화량을 설명하기 위한 도면이다.
도 4는 도 1의 비교부(120)의 구체적인 회로도이다.
도 5는 도 1 및 도 4의 VREF<i> 값의 결정 방법을 설명하기 위한 도면이다.
도 6은 도 1의 셀프 리프레쉬 주기 조정부(130)의 구체적인 회로도이다.
도 7은 도 1의 VREF 모니터부(150)의 구체적인 회로도이다.
도 8은 온도 변화에 따가 셀프 리프레쉬 신호의 액티브 주기가 달라지는 것을 나타내는 도면이다.

Claims (23)

  1. 제1 입력단과 제2 입력단 사이의 전압차를 증폭하여 출력하는 제1 오피앰프;
    드레인 및 소스단 각각이 상기 제1 입력단과 DC 전원 저전압단 사이에 접속되고, 게이트단이 드레인단과 접속되는 제1 NMOSFET;
    게이트단이 드레인단과 접속되고, 소스단은 상기 DC 전원 저전압단에 접속되는 제2 NMOSFET;
    상기 제2 입력단과 상기 제2 NMOSFET의 드레인단 사이에 접속되는 저항;
    드레인단 및 게이트단 각각이 상기 오피앰프의 제1 입력단 및 출력단에 접속되고, 소스단은 DC 전원 고전압단에 접속되는 제1 PMOSFET; 및
    드레인단 및 게이트단 각각이 상기 오피앰프의 제2 입력단 및 출력단에 접속되고, 소스단은 상기 DC 전원 고전압단에 접속되는 제2 PMOSFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온도 검출기.
  2. 제 1항에 있어서, 상기 온도 검출기는,
    상기 제1 오피앰프의 출력 전압 증가에 응답하는 증가 전류를 생성하여, 상기 증가 전류가 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들을 발생시키는 증가 전압 발생부; 및
    상기 제1 오피앰프의 출력 전압 증가에 응답하는 감소 전류를 생성하여, 상기 감소 전류가 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제2 분배 전압들을 발생시키는 감소 전압 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온도 검출기.
  3. 제 2항에 있어서, 상기 증가 전압 발생부는,
    한쪽 입력단은 상기 제1 오피앰프의 출력단과 접속되고, 다른 입력단은 제1 노드에 접속되어, 두 입력단 사이의 전압차를 증폭하여 출력하는 제2 오피앰프;
    게이트단이 상기 제2 오피앰프의 출력단과 접속되고, 드레인 및 소스단 각각이 상기 DC 전원 고전압단 및 상기 제1 노드에 접속되어, 상기 증가 전류를 생성하는 제3 NMOSFET; 및
    상기 제1 노드 및 상기 DC 전원 저전압단 사이에 직렬로 다수개의 저항들이 접속되어 상기 제1 분배 전압들을 발생시키는 증가 전압 분배 저항들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온도 검출기.
  4. 제 3항에 있어서, 상기 증가 전압 분배 저항들은,
    상기 DC 전원 저전압단에 접속되는 저항을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있고, 상기 단락된 저항들 각각은 퓨즈 트리밍으로 사용되는 것을 특징으로 하는 반도체 메모리 장치의 온도 검출기.
  5. 제 2항에 있어서, 상기 감소 전압 발생부는,
    게이트단과 상기 제1 오피앰프의 출력단이 접속되고, 소스 및 드레인단 각각이 상기 DC 전원 고전압단 및 제1 노드와 접속되어, 상기 감소 전류를 생성하는 제3 PMOSFET; 및
    상기 제1 노드와 상기 DC 전원 저전압단 사이에 직렬로 다수개의 저항들이 접속되어 상기 제2 분배 전압들을 발생시키는 감소 전압 분배 저항들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온도 검출기.
  6. 제 5항에 있어서, 상기 감소 전압 분배 저항들은,
    상기 DC 전원 저전압단에 접속되는 저항을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있고, 상기 단락된 저항들 각각은 퓨즈 트리밍으로 사용되는 것을 특징으로 하는 반도체 메모리 장치의 온도 검출기.
  7. 제 1항에 있어서, 상기 제2 NMOSFET는,
    제조 공정 상 채널 처리 시에 다른 NMOSFET들보다 추가적인 공정을 받아, 상기 다른 NMOSFET들보다 낮은 문턱 전압을 가지는 것을 특징으로 하는 반도체 메모리 장치의 온도 검출기.
  8. 온도 변화에 따른 문턱 전압 변화율이 서로 다른 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압을 생성하고, 상기 온도 감지 전압 증가에 응답하는 증가 전류 및 감소 전류 각각을 생성하며, 상기 증가 전류 및 감소 전류 각각이 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들 및 제2 분배 전압들을 발생시키는 온도 검출기;
    상기 제1 분배 전압들 및 상기 제2 분배 전압들을 받아, 소정 인에이블 신호가 액티브 될 때, 상기 제1 분배 전압들을 고전압 순서로 배열한 전압들 각각이 상기 제2 분배 전압들의 저전압 순서로 배열한 전압들보다 큰 경우와 작은 경우 각각에 대하여 서로 다른 논리 상태를 가지는 온도 기준 전압들을 발생시켜 출력하는 비교부;
    상기 온도 기준 전압들 각각에 의하여 온오프되는 스위치들에 의하여, 공급받는 전류량을 제어받는 링오실레이터가 발진하여, 상기 온도 기준 전압들에 대응하는 주기를 가지는 셀프 리프레쉬 신호를 출력하는 셀프 리프레쉬 주기 조정부; 및
    어레이 형태의 다수개의 메모리 셀들을 구비하고, 상기 메모리 셀들 각각은 상기 셀프 리프레쉬 신호에 응답하는 리프레쉬를 수행하는 셀 어레이부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 셀프 리프레쉬 신호는,
    상기 메모리 셀들의 데이터 유지 시간 내에 상기 온도 기준 전압들에 대응하는 주기로 액티브되고, 액티브 될 때마다 상기 셀 어레이부에 구비된 상기 메모리 셀들 전체를 리프레쉬 할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8항에 있어서, 상기 온도 기준 전압들에 대응하는 주기는,
    내부 온도 증가 시에는 짧은 주기이며, 내부 온도 감소 시에는 긴 주기인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8항에 있어서, 상기 온도 검출기는,
    온도 변화에 따른 문턱 전압 변화율이 서로 다른 상기 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압을 생성하는 온도 감지부;
    상기 온도 감지 전압 증가에 응답하는 상기 증가 전류를 생성하여, 상기 증가 전류가 흐르도록 되어 있는 다수개의 저항들로부터 상기 제1 분배 전압들을 발생시키는 증가 전압 발생부; 및
    상기 온도 감지 전압 증가에 응답하는 상기 감소 전류를 생성하여, 상기 감소 전류가 흐르도록 되어 있는 다수개의 저항들로부터 상기 제2 분배 전압들을 발생시키는 감소 전압 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8항에 있어서, 상기 반도체 메모리 장치는,
    소정 테스트 신호를 액티브 시킬 때, 상기 온도 기준 전압들을 DQ 패드로 출력시킬 수 있는 VREF 모니터부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11항에 있어서, 상기 온도 감지부는,
    제1 입력단과 제2 입력단 사이의 전압차를 증폭하여 출력하는 제1 오피앰프;
    드레인 및 소스단 각각이 상기 제1 입력단과 DC 전원 저전압단 사이에 접속되고, 게이트단이 드레인단과 접속되는 제1 NMOSFET;
    게이트단이 드레인단과 접속되고, 소스단은 상기 DC 전원 저전압단에 접속되는 제2 NMOSFET;
    상기 제2 입력단과 상기 제2 NMOSFET의 드레인단 사이에 접속되는 저항;
    드레인단 및 게이트단 각각이 상기 오피앰프의 제1 입력단 및 출력단에 접속되고, 소스단은 DC 전원 고전압단에 접속되는 제1 PMOSFET; 및
    드레인단 및 게이트단 각각이 상기 오피앰프의 제2 입력단 및 출력단에 접속되고, 소스단은 상기 DC 전원 고전압단에 접속되는 제2 PMOSFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11항에 있어서, 상기 증가 전압 발생부는,
    한쪽 입력단은 상기 제1 오피앰프의 출력단과 접속되고, 다른 입력단은 제1 노드에 접속되어, 두 입력단 사이의 전압차를 증폭하여 출력하는 제2 오피앰프;
    게이트단이 상기 제2 오피앰프의 출력단과 접속되고, 드레인 및 소스단 각각이 상기 DC 전원 고전압단 및 상기 제1 노드에 접속되어, 상기 증가 전류를 생성하는 제3 NMOSFET; 및
    상기 제1 노드 및 상기 DC 전원 저전압단 사이에 직렬로 다수개의 저항들이 접속되어 상기 제1 분배 전압들을 발생시키는 증가 전압 분배 저항들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 증가 전압 분배 저항들은,
    상기 DC 전원 저전압단에 접속되는 저항을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있고, 상기 단락된 저항들 각각은 퓨즈 트리밍으로 사용되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 11항에 있어서, 상기 감소 전압 발생부는,
    게이트단과 상기 제1 오피앰프의 출력단이 접속되고, 소스 및 드레인단 각각이 상기 DC 전원 고전압단 및 제1 노드와 접속되어, 상기 감소 전류를 생성하는 제3 PMOSFET; 및
    상기 제1 노드와 상기 DC 전원 저전압단 사이에 직렬로 다수개의 저항들이 접속되어 상기 제2 분배 전압들을 발생시키는 감소 전압 분배 저항들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 감소 전압 분배 저항들은,
    상기 DC 전원 저전압단에 접속되는 저항을 포함하여 고전압측 방향으로 접속되는 다수개의 저항들 각각이 단락되어 있고, 상기 단락된 저항들 각각은 퓨즈 트리밍으로 사용되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 13항에 있어서, 상기 제2 NMOSFET는,
    제조 공정 상 채널 처리 시에 다른 NMOSFET들보다 추가적인 공정을 받아, 상기 다른 NMOSFET들보다 낮은 문턱 전압을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  19. 반도체 메모리 장치에 의하여, 온도 변화에 따른 문턱 전압 변화율이 서로 다른 두 개의 MOSFET들에 의하여 감지되는 내부 온도에 따라 변화되는 상기 두 개의 MOSFET들에 흐르는 전류에 응답하여, 온도 증가시 증가되는 온도 감지 전압을 생성하는 단계;
    상기 반도체 메모리 장치에 의하여, 상기 온도 감지 전압 증가에 응답하는 증가 전류 및 감소 전류 각각을 생성하며, 상기 증가 전류 및 감소 전류 각각이 흐르도록 되어 있는 다수개의 저항들 각각으로부터 제1 분배 전압들 및 제2 분배 전압들을 발생시키는 단계;
    상기 반도체 메모리 장치에 의하여, 상기 제1 분배 전압들 및 상기 제2 분배 전압들을 받아, 소정 인에이블 신호가 액티브 될 때, 상기 제1 분배 전압들을 고전압 순서로 배열한 전압들 각각이 상기 제2 분배 전압들의 저전압 순서로 배열한 전압들보다 큰 경우와 작은 경우 각각에 대하여 서로 다른 논리 상태를 가지는 온도 기준 전압들을 발생시켜 출력하는 단계;
    상기 반도체 메모리 장치에 의하여, 상기 온도 기준 전압들 각각에 의하여 온오프되는 스위치들에 의하여, 공급받는 전류량을 제어받는 링오실레이터가 발진하여, 상기 온도 기준 전압들에 대응하는 주기를 가지는 셀프 리프레쉬 신호를 출력하는 단계; 및
    어레이 형태의 다수개의 메모리 셀들을 구비하는 상기 반도체 메모리 장치에 의하여, 상기 메모리 셀들 각각이 상기 셀프 리프레쉬 신호에 응답하는 리프레쉬를 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법.
  20. 제 19항에 있어서, 상기 셀프 리프레쉬 신호는,
    상기 메모리 셀들의 데이터 유지 시간 내에 상기 온도 기준 전압들에 대응하는 주기로 액티브되고, 액티브 될 때마다 상기 셀 어레이부에 구비된 상기 메모리 셀들 전체를 리프레쉬 할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법의 셀프 리프레쉬 방법.
  21. 제 19항에 있어서, 상기 온도 기준 전압들에 대응하는 주기는,
    내부 온도 증가 시에는 짧은 주기이며, 내부 온도 감소 시에는 긴 주기인 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법.
  22. 제 19항에 있어서, 상기 반도체 메모리 장치의 셀프 리프레쉬 방법은,
    상기 반도체 메모리 장치에 의하여, 소정 테스트 신호를 액티브 시킬 때, 상기 온도 기준 전압들을 DQ 패드로 출력시킬 수 있는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법.
  23. 제 19항에 있어서, 상기 서로 다른 두 개의 MOSFET들은,
    반도체 메모리 장치의 메모리 셀을 구성하는 일반적인 MOSFET 하나와, 반도체 메모리 장치의 제조 공정 상 채널 처리 시에 상기 일반적인 NMOSFET보다 추가적인 공정을 받아 상기 일반적인 NMOSFET보다 낮은 문턱 전압을 가지는 다른 NMOSFET하나인 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법.
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