KR100518220B1 - Method for forming bit line of semiconductor device - Google Patents

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KR100518220B1 KR10-1999-0060296A KR19990060296A KR100518220B1 KR 100518220 B1 KR100518220 B1 KR 100518220B1 KR 19990060296 A KR19990060296 A KR 19990060296A KR 100518220 B1 KR100518220 B1 KR 100518220B1
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Abstract

본 발명은 텅스텐을 이용한 비트라인 형성방법에 관한 것으로, 본 발명의 반도체 소자의 비트라인 형성방법은, 반도체 기판 상에 게이트 전극 및 접합 영역을 포함하는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 덮도록, 상기 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 박막의 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 및 층간절연막을 식각해서, 상기 트랜지스터의 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록, 상기 폴리실리콘막 상에 텅스텐막을 증착하는 단계; 상기 접합 영역과 텅스텐막의 경계면에 텅스텐 실리콘 질화막이 형성되도록, 상기 결과물을 NH3 분위기에서 열처리하는 단계; 및 상기 텅스텐막 및 폴리실리콘막을 패터닝하는 단계를 포함한다.The present invention relates to a method for forming a bit line using tungsten, the method of forming a bit line of a semiconductor device of the present invention comprises: forming a transistor including a gate electrode and a junction region on a semiconductor substrate; Forming an interlayer insulating film on an entire surface of the semiconductor substrate so as to cover the transistor; Forming a thin polysilicon film on the interlayer insulating film; Etching the polysilicon film and the interlayer insulating film to form a contact hole exposing a junction region of the transistor; Depositing a tungsten film on the polysilicon film so as to fill the contact hole; Heat-treating the resultant product in an NH 3 atmosphere so that a tungsten silicon nitride film is formed at the interface between the junction region and the tungsten film; And patterning the tungsten film and the polysilicon film.

Description

반도체 소자의 비트라인 형성방법{METHOD FOR FORMING BIT LINE OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING BIT LINE OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 특히, 텅스텐을이용한 비트라인 형성방법에 관한 것이다. The present invention relates to a method for forming a bit line of a semiconductor device, and more particularly, to a method for forming a bit line using tungsten.

주지된 바와 같이, 소자 내에서 데이터의 입·출력 경로를 제공하는 비트라인은 인(phosphorus)이 도핑된 폴리실리콘, 또는, 상기 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드(polycide) 구조로 형성되어져 왔다. As is well known, a bit line providing an input / output path of data in a device is formed of a polysilicon doped with phosphorus or a polycide structure in which the polysilicon and the metal silicide are laminated. come.

그런데, 상기 폴리실리콘 또는 폴리사이드 구조의 비트라인은 그 형성이 안정하다는 장점은 있으나, 폴리실리콘이 갖는 높은 비저항 특성으로 인하여, 상기한 재질의 비트라인으로는 고집적 소자에서 요구되는 동작 속도의 향상에 한계가 있고, 특히, 상기 재질의 비트라인은 p+의 접합 영역과는 집적 접촉시킬 수 없다는 단점이 있다.By the way, the bit line of the polysilicon or polyside structure has the advantage that the formation is stable, but due to the high resistivity characteristics of the polysilicon, the bit line of the material as described above to improve the operation speed required in the highly integrated device There is a limitation, and in particular, the bit line of the material has the disadvantage that it can not be in integrated contact with the junction region of p + .

따라서, 상기한 문제를 해결하기 위한 다양한 연구들이 진행되고 있으며, 한 예로서, 텅스텐(W) 등의 고융점 금속을 비트라인의 재질로 이용하는 기술이 진행되고 있다. 상기 텅스텐과 같은 고융점 금속은 폴리실리콘에 비해 상대적으로 낮은 비저항을 갖기 때문에, 상기 고융점 금속 재질의 비트라인은 고집적 소자에서 요구하는 동작 속도를 만족시킬 수 있으며, 특히, 1G 이상의 고집적 메모리 소자의 제조에 적용될 수 있으리라 예상된다. Accordingly, various studies have been conducted to solve the above problems, and as an example, a technique of using a high melting point metal such as tungsten (W) as a material of a bit line has been advanced. Since the high melting point metal, such as tungsten, has a relatively low resistivity compared to polysilicon, the bit line of the high melting point metal material may satisfy the operation speed required for the high integration device, and particularly, the high integration memory device of 1G or more. It is expected to be applicable to manufacturing.

도 1은 종래의 따른 텅스텐을 이용한 비트라인 형성방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다. 1 is a cross-sectional view illustrating a conventional method for forming a bit line using tungsten, which will be described below.

먼저, 반도체 기판(1) 상에 게이트 산화막(2a), 게이트 전극(2b) 및 접합 영역(2c)을 포함하는 트랜지스터(2)를 형성하고, 상기 트랜지스터(2)를 덮도록 상기 반도체 기판(1) 상에 층간절연막(3)을 형성한다. 그런다음, 상기 층간절연막(3)의 일부분을 사진 식각하는 것에 의해 상기 접합 영역(2c)을 노출시키는 콘택홀을 형성한다. 이어서, 후속에서 증착될 텅스텐막과 산화막 재질의 층간절연막 사이의 접착성을 개선하기 위하여, 상기 콘택홀을 포함한 층간절연막(3) 상에 티타늄막(4a)과 티타늄 질화막(4b)의 적층막을 형성하고, 상기 티타늄 질화막(4b) 상에 상기 콘택홀을 완전히 매립시킬 수 있을 정도의 충분한 두께로 텅스텐막(5)을 증착한다. 그리고나서, 상기 텅스텐막(5), 티타늄질화막(4b) 및 티타늄막(4a)을 패터닝하여 텅스텐 재질의 비트라인(10)을 형성한다. First, a transistor 2 including a gate oxide film 2a, a gate electrode 2b, and a junction region 2c is formed on the semiconductor substrate 1, and the semiconductor substrate 1 is covered to cover the transistor 2. An interlayer insulating film 3 is formed on the substrate. Then, a part of the interlayer insulating film 3 is photoetched to form a contact hole exposing the junction region 2c. Subsequently, in order to improve the adhesion between the tungsten film to be subsequently deposited and the interlayer insulating film made of an oxide film, a laminated film of the titanium film 4a and the titanium nitride film 4b is formed on the interlayer insulating film 3 including the contact hole. Then, a tungsten film 5 is deposited on the titanium nitride film 4b with a thickness sufficient to completely fill the contact hole. Then, the tungsten film 5, the titanium nitride film 4b and the titanium film 4a are patterned to form a tungsten bit line 10.

그러나, 상기와 같은 종래의 텅스텐을 이용한 비트라인 형성방법은 접합 경계면에서 비정질의 티타늄 실리사이드막이 형성될 뿐만 아니라, 후속의 열 공정에 의해 상기 비정질 티타늄 실리사이드막이 응집(agglomeration)되는 현상이 초래됨으로서, 접합 영역의 특성 열화가 초래되는 문제점이 있다. However, in the conventional method of forming a bit line using tungsten as described above, not only an amorphous titanium silicide film is formed at the junction interface but also a phenomenon that the amorphous titanium silicide film is agglomerated by a subsequent thermal process results in the bonding. There is a problem that deterioration of characteristics of the area is caused.

자세하게, 전술한 바와 같이, 종래의 텅스텐을 이용한 비트라인 형성방법은 텅스텐막의 증착 이전에, 상기 텅스텐막과 산화막간의 접착성을 개선하기 위하여 티타늄막과 티타늄 질화막을 형성하게 되는데, 상기 티타늄막의 티타늄이 기판 실리콘과 반응되어, 도 1에 시된 바와 같이, 상기 티타늄막(4a)과 접합 영역(2c)의 접합 부위에서 비정질의 티타늄 실리사이드막이 형성되고, 상기 비정질의 티타늄 실리사이드막이 후속의 열 공정에 의해서 응집됨에 따라 접합 영역(2c)의 두께를 얇게 만듦으로써, 상기 접합 영역(2c)에서의 누설 전류의 증가를 초래하게 되고, 심한 경우에는 상기 접합 영역(2c)의 파괴를 초래하게 됨으로써, 결과적으로, 소자 특성 및 제조수율이 저하는 문제점이 있다. 도면부호 6은 티타늄 실리사이드막, 7은 접합 영역의 특성 열화 지점을 각각 나타낸다. In detail, as described above, in the conventional method of forming a bit line using tungsten, a titanium film and a titanium nitride film are formed to improve the adhesion between the tungsten film and the oxide film before deposition of the tungsten film. In reaction with the substrate silicon, as shown in Fig. 1, an amorphous titanium silicide film is formed at the junction between the titanium film 4a and the bonding region 2c, and the amorphous titanium silicide film is aggregated by a subsequent thermal process. As a result, by making the thickness of the junction region 2c thin, this results in an increase in the leakage current in the junction region 2c and, in severe cases, the destruction of the junction region 2c. There is a problem in that device characteristics and manufacturing yield are lowered. Reference numeral 6 denotes a titanium silicide film, and 7 denotes a characteristic deterioration point of the junction region.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 접합 영역의 특성 열화를 방지할 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데, 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a bit line of a semiconductor device capable of preventing deterioration of characteristics of a junction region.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 비트라인 형성방법은, 반도체 기판 상에 게이트 전극 및 접합 영역을 포함하는 트랜지스터를 형성하는 단계; 상기 트랜지스터를 덮도록, 상기 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 박막의 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 및 층간절연막을 식각해서, 상기 트랜지스터의 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록, 상기 폴리실리콘막 상에 텅스텐막을 증착하는 단계; 상기 접합 영역과 텅스텐막의 경계면에 텅스텐 실리콘 질화막이 형성되도록, 상기 결과물을 NH3 분위기에서 열처리하는 단계; 및 상기 텅스텐막 및 폴리실리콘막을 패터닝하는 단계를 포함한다.A bit line forming method of a semiconductor device of the present invention for achieving the above object comprises the steps of forming a transistor including a gate electrode and a junction region on a semiconductor substrate; Forming an interlayer insulating film on an entire surface of the semiconductor substrate so as to cover the transistor; Forming a thin polysilicon film on the interlayer insulating film; Etching the polysilicon film and the interlayer insulating film to form a contact hole exposing a junction region of the transistor; Depositing a tungsten film on the polysilicon film so as to fill the contact hole; Heat-treating the resultant product in an NH 3 atmosphere so that a tungsten silicon nitride film is formed at the interface between the junction region and the tungsten film; And patterning the tungsten film and the polysilicon film.

본 발명에 따르면, 텅스텐막과 접합 영역의 경계면에 텅스텐과 실리콘간의 실리사이드화 반응을 억제시킬 수 있는 텅스텐 실리콘 질화막을 형성시키는 것에 의해, 상기 접합 영역에서의 특성 열화를 방지할 수 있으며, 이에 따라, 소자의 특성 및 제조수율을 향상시킬 수 있다. According to the present invention, by forming a tungsten silicon nitride film capable of suppressing the suicided reaction between tungsten and silicon at the interface between the tungsten film and the junction region, it is possible to prevent deterioration of characteristics in the junction region. It is possible to improve the characteristics and manufacturing yield of the device.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A through 2D are cross-sectional views of respective processes for describing a method of forming a bit line of a semiconductor device according to an embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 공지된 공정을 통해 게이트 산화막(12a)을 갖는 게이트 전극(12b)과 접합 영역(12c)을 포함하는 트랜지스터(12)를 형성한다. 그런다음, 상기 트랜지스터(12)를 덮도록, 상기 반도체 기판(11)의 전면 상에 실리콘 산화물, 질화물, 또는, 이들의 혼합물로 이루어진 층간절연막(13)을 형성하고, 상기 층간절연막(13) 상에 100 내지 500Å 두께로 폴리실리콘막(14)을 형성한다. First, as shown in FIG. 2A, a transistor 12 including a gate electrode 12b having a gate oxide film 12a and a junction region 12c is formed on a semiconductor substrate 11 through a known process. . Then, an interlayer insulating film 13 made of silicon oxide, nitride, or a mixture thereof is formed on the entire surface of the semiconductor substrate 11 so as to cover the transistor 12, and on the interlayer insulating film 13. To form a polysilicon film 14 to a thickness of 100 to 500 mm 3.

여기서, 상기 폴리실리콘막(14)은 상기 층간절연막(14)과 이후에 형성될 텅스텐막 사이의 접착성을 개선하기 위하여 형성시킨 것이며, 비도핑된 폴리실리콘막, 또는, 인(phosphorus), 붕소(boron), 비소(arsenic) 중에서 선택되는 하나의 불순물로 도핑된 폴리실리콘막으로 형성한다. Here, the polysilicon film 14 is formed to improve the adhesion between the interlayer insulating film 14 and the tungsten film to be formed later, an undoped polysilicon film, or phosphorus, boron and a polysilicon film doped with one impurity selected from boron and arsenic.

그 다음, 도 2b에 도시된 바와 같이, 공지된 포토리소그라피 및 식각 공정을 통해 상기 폴리실리콘막(14) 및 층간절연막(13)을 식각해서, 상기 트랜지스터(12)의 접합 영역(12c)을 노출시키는 콘택홀(15)을 형성한다.Next, as shown in FIG. 2B, the polysilicon film 14 and the interlayer insulating film 13 are etched through a known photolithography and etching process to expose the junction region 12c of the transistor 12. Contact holes 15 are formed.

다음으로, 도 2c에 도시된 바와 같이, 상기 콘택홀(15)이 완전히 매립될 정도의 충분한 두께, 예를들어, 500 내지 1,500Å 두께로 상기 폴리실리콘막(15) 상에 화학기상증착 또는 물리기상증착 공정으로 텅스텐막(16)을 증착한다. 이때, 상기 텅스텐막(16)은 폴리실리콘막(14)과 접합 영역(12c) 상에 형성되는 것이므로, 그 접착성은 양호하다. 그런다음, 상기 결과물을 NH3 분위기에서 700 내지 850℃ 및 50 내지 100초 동안 급속열처리하여, 상기 텅스텐막(16)과 접합 영역(12c)의 접합 경계면에 대략 10Å 정도의 텅스텐 실리콘 질화막(WSiN : 17a)을 형성시킨다. 이때, 상기 텅스텐막(16)과 폴리실리콘막(14)의 접합 경계면에도 텅스텐 실리콘 질화막(17b)이 형성된다.Next, as illustrated in FIG. 2C, chemical vapor deposition or physical deposition on the polysilicon film 15 is performed to a thickness sufficient to completely fill the contact hole 15, for example, 500 to 1,500 mm 3. The tungsten film 16 is deposited by a vapor deposition process. At this time, since the tungsten film 16 is formed on the polysilicon film 14 and the bonding region 12c, the adhesion thereof is good. Then, the resultant was heat-treated rapidly for 700 to 850 ° C. and 50 to 100 seconds in an NH 3 atmosphere to have a tungsten silicon nitride film (WSiN: about 10 μs at a junction interface between the tungsten film 16 and the bonding region 12c). 17a). At this time, the tungsten silicon nitride film 17b is also formed at the junction interface between the tungsten film 16 and the polysilicon film 14.

상기 텅스텐 실리콘 질화막(17a, 17b)은 후속의 열공정이 수행되는 동안, 텅스텐막(16)의 텅스텐과 접합 영역(12c)의 기판 실리콘간의 실리사이드화 반응이 일어나는 것을 억제하는 기능을 수행하는 것으로, 상기 텅스텐막(16)과 접합 영역(12c) 사이에 상기 텅스텐 실리콘 질화막(17a, 17b)을 형성시킨 것으로 인해 상기 접합 영역(12c)에서의 특성 열화는 방지된다. The tungsten silicon nitride films 17a and 17b serve to suppress a silicide reaction between tungsten in the tungsten film 16 and the substrate silicon in the junction region 12c during the subsequent thermal process. Due to the formation of the tungsten silicon nitride films 17a and 17b between the tungsten film 16 and the junction region 12c, deterioration of characteristics in the junction region 12c is prevented.

이후, 도 2d에 도시된 바와 같이, 상기 텅스텐막(16), 텅스텐 실리콘 질화막(17b) 및 폴리실리콘막(14)을 패터닝하여, 텅스텐 재질의 비트라인(20)을 형성한다. Thereafter, as shown in FIG. 2D, the tungsten film 16, the tungsten silicon nitride film 17b, and the polysilicon film 14 are patterned to form a tungsten bit line 20.

여기서, 상기 비트라인(20)을 형성하기 위한 상기 텅스텐막(16), 텅스텐 실리콘 질화막(17b) 및 폴리실리콘막(14)의 패터닝은, 상기 텅스텐막(16) 상에 공지된 포토리소그라피 공정으로 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로해서 상기 적층막을 식각하고, 그런다음, 식각 마스크로 사용된 상기 감광막 패턴을 제거하는 방법으로 수행하거나, 또는, 상기 텅스텐막 상에 하드 마스크용 절연막, 즉, 포토리소그라피 공정의 용이성, 식각 공정시의 마스크 기능 및 후속의 자기 정렬된 콘택홀 형성을 고려한 절연막을 형성한 후에, 상기 절연막 상에 감광막 패턴을 형성하고, 그런다음, 절연막 패턴이 형성되도록 상기 감광막 패턴을 마스크로해서 상기 절연막을 식각한 후, 상기 감광막 패턴을 제거하고, 그리고나서, 상기 절연막 패턴을 식각 마스크로해서 상기 텅스텐막, 텅스텐 실리콘 질화막 및 폴리실리콘막을 식각하는 방법으로 수행된다. Here, the patterning of the tungsten film 16, the tungsten silicon nitride film 17b and the polysilicon film 14 for forming the bit line 20 is performed by a known photolithography process on the tungsten film 16. After the photoresist pattern is formed, the laminate film is etched using the photoresist pattern as a mask, and then the photoresist pattern used as an etching mask is removed, or an insulating film for a hard mask is formed on the tungsten film. That is, after forming an insulating film considering the ease of the photolithography process, the mask function during the etching process and the subsequent self-aligned contact hole formation, a photosensitive film pattern is formed on the insulating film, and then the insulating film pattern is formed. After etching the insulating film using the photoresist pattern as a mask, the photoresist pattern is removed, and then the insulating pattern is an etch mask. As a result, the tungsten film, the tungsten silicon nitride film, and the polysilicon film are etched.

이상에서와 같이, 본 발명은 티타늄막의 사용없이도 텅스텐 재질의 비트라인을 용이하게 형성할 수 있으며, 특히, 텅스텐막과 접합 영역 사이에 실리사이드화 반응을 억제시킬 수 있는 텅스텐 실리콘 질화막을 형성시키는 것에 의해 상기 접합 영역에서의 특성 열화를 방지할 수 있다. As described above, the present invention can easily form a tungsten bit line without using a titanium film, and in particular, by forming a tungsten silicon nitride film capable of suppressing a silicide reaction between the tungsten film and the junction region. It is possible to prevent deterioration of properties in the bonding region.

따라서, 소자 특성 및 제조수율을 향상시킬 수 있으며, 아울러, 고집적 소자의 제조에 매우 유리하게 적용시킬 수 있다. Therefore, device characteristics and manufacturing yield can be improved, and in addition, it can be very advantageously applied to the production of highly integrated devices.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

도 1은 종래 기술에 따른 텅스텐을 이용한 비트라인 형성방법을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a bit line forming method using tungsten according to the prior art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 비트라인 형성방법을 설명하기 위한 각 공정별 단면도. 2A to 2D are cross-sectional views of respective processes for describing a bit line forming method according to an exemplary embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

11 : 반도체 기판 12a : 게이트 산화막11 semiconductor substrate 12a gate oxide film

12b : 게이트 전극 12c : 접합 영역12b: gate electrode 12c: junction region

13 : 층간절연막 14 : 폴리실리콘막13 interlayer insulation film 14 polysilicon film

15 : 콘택홀 16 : 텅스텐막15 contact hole 16 tungsten film

17a,17b : 텅스텐 실리콘 질화막 20 : 비트라인17a, 17b: tungsten silicon nitride film 20: bit line

Claims (6)

반도체 기판 상에 게이트 전극 및 접합 영역을 포함하는 트랜지스터를 형성하는 단계; Forming a transistor comprising a gate electrode and a junction region on a semiconductor substrate; 상기 트랜지스터를 덮도록, 상기 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; Forming an interlayer insulating film on an entire surface of the semiconductor substrate so as to cover the transistor; 상기 층간절연막 상에 박막의 폴리실리콘막을 형성하는 단계; Forming a thin polysilicon film on the interlayer insulating film; 상기 폴리실리콘막 및 층간절연막을 식각해서, 상기 트랜지스터의 접합 영역을 노출시키는 콘택홀을 형성하는 단계; Etching the polysilicon film and the interlayer insulating film to form a contact hole exposing a junction region of the transistor; 상기 콘택홀이 매립되도록, 상기 폴리실리콘막 상에 텅스텐막을 증착하는 단계; Depositing a tungsten film on the polysilicon film so as to fill the contact hole; 상기 접합 영역과 텅스텐막의 경계면에 텅스텐 실리콘 질화막이 형성되도록, 상기 결과물을 NH3 분위기에서 열처리하는 단계; 및Heat-treating the resultant product in an NH 3 atmosphere so that a tungsten silicon nitride film is formed at the interface between the junction region and the tungsten film; And 상기 텅스텐막 및 폴리실리콘막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법. And patterning the tungsten film and the polysilicon film. 제 1 항에 있어서, 상기 폴리실리콘막은 100 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법. 2. The method of claim 1, wherein the polysilicon film is formed to a thickness of 100 to 500 microns. 제 1 항에 있어서, 상기 열처리는 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법. The method of claim 1, wherein the heat treatment is performed by rapid heat treatment. 제 3 항에 있어서, 상기 급속열처리는 700 내지 850℃에서 50 내지 100초 동안 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법. The method of claim 3, wherein the rapid heat treatment is performed at 700 to 850 ° C. for 50 to 100 seconds. 제 1 항에 있어서, 상기 텅스텐막 및 폴리실리콘막을 패터닝하는 단계는, The method of claim 1, wherein the patterning of the tungsten film and the polysilicon film is performed. 상기 텅스텐막 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로해서 상기 텅스텐막 및 폴리실리콘막을 식각하는 단계; 및 상기 감광막 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법. Forming a photoresist pattern on the tungsten film; Etching the tungsten film and the polysilicon film using the photosensitive film pattern as a mask; And removing the photosensitive film pattern. 제 1 항에 있어서, 상기 텅스텐막 및 폴리실리콘막을 패터닝하는 단계는, The method of claim 1, wherein the patterning of the tungsten film and the polysilicon film is performed. 상기 텅스텐막 상에 하드 마스크용 절연막을 형성하는 단계; 상기 절연막 상에 감광막 패턴을 형성하는 단계; 절연막 패턴이 형성되도록 상기 감광막 패턴을 마스크로해서 상기 절연막을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 절연막 패턴을 마스크로해서 상기 텅스텐막 및 폴리실리콘막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법. Forming an insulating film for a hard mask on the tungsten film; Forming a photoresist pattern on the insulating film; Etching the insulating film using the photosensitive film pattern as a mask to form an insulating film pattern; Removing the photoresist pattern; And etching the tungsten film and the polysilicon film using the insulating film pattern as a mask.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140599A (en) * 1992-10-29 1994-05-20 Toshiba Corp Semiconductor device and manufacture thereof
KR950021086A (en) * 1993-12-22 1995-07-26 김광호 Semiconductor device and manufacturing method
KR980012491A (en) * 1996-07-19 1998-04-30 김광호 Method for forming polysterized bit lines
KR19980060868A (en) * 1996-12-31 1998-10-07 김영환 Bit line formation method of semiconductor device
KR19990040754A (en) * 1997-11-19 1999-06-05 김영환 Metal wiring formation method of semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140599A (en) * 1992-10-29 1994-05-20 Toshiba Corp Semiconductor device and manufacture thereof
KR950021086A (en) * 1993-12-22 1995-07-26 김광호 Semiconductor device and manufacturing method
KR980012491A (en) * 1996-07-19 1998-04-30 김광호 Method for forming polysterized bit lines
KR19980060868A (en) * 1996-12-31 1998-10-07 김영환 Bit line formation method of semiconductor device
KR19990040754A (en) * 1997-11-19 1999-06-05 김영환 Metal wiring formation method of semiconductor device

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