KR100516597B1 - 반도체 장치, 반도체 장치의 실장 구조, 액정 장치 및 전자 기기 - Google Patents

반도체 장치, 반도체 장치의 실장 구조, 액정 장치 및 전자 기기 Download PDF

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Abstract

본 발명은 범프 전극의 구조를 개량함으로써, 범프 전극을 좁은 피치로 형성한 경우라도, 전기적 특성이나 신뢰성을 저하시키지 않고, 범프 전극과 전극 단자를 이방성 도전막을 개재시켜 전기적 접속할 수 있는 IC, 그 실장 구조, 액정 장치 및 전자 기기를 제공한다. 구동용 IC(13)의 범프 전극(130)은 근원 부분(132)이 가늘기 때문에, 범프 전극(130) 사이에서 근원 부분(132)은 서로 넓은 갭을 두고 있다. 따라서, 범프 전극(130) 사이에 복수의 도전 입자(60)가 잔류하여 범프 전극(130)은 서로 단락하는 일이 없다. 또, 제 2 투명 기판(2)의 전극 단자(16)와 범프 전극(130)이 대향하는 면적이 넓기 때문에, 범프 전극(130)과 전극 단자(16) 사이에 복수의 도전 입자(60)가 개재하게 되기 때문에, 범프 전극(130)과 전극 단자(16)와는 양호하게 전기적 접속한다.

Description

반도체 장치, 반도체 장치의 실장 구조, 액정 장치 및 전자 기기 {Semiconductor device, semiconductor device mounting structure, liquid crystal device, and electronic apparatus}
본 발명은 반도체 장치(이하, IC라 한다), 그 실장 구조, 상기 실장 구조를 사용한 액정 장치 및 상기 액정 장치를 사용한 전자 기기에 관한 것이다.
페이스 다운 본딩 형태의 IC를 이방성 도전막(Anisotropic conductive film/ACF)을 사용하여 COG(Chip On Glass) 실장, 혹은 COF(Chip On Film) 실장하는 방법은 파인 피치로의 대응이 가능함과 동시에, 다접점을 일괄하여 전기적으로 접속할 수 있기 때문에, 액정 패널에 구성되어 있는 복수의 스트라이프 형상 전극 등의 각 전극 단자나 플렉시블 배선 기판의 각 전극 단자에 대해 구동용 IC를 실장하는 데 적합하다.
상기 이방성 도전막을 사용하여 IC를 실장할 때에는, 도 8a에 도시된 바와 같이, 유리 기판 혹은 플렉시블 배선 기판 등과 같은 기판의 IC 실장 영역(9)에 이방성 도전막(6)을 남긴 후, 상기 이방성 도전막(6)의 표면 상에 구동용 IC(13′)를 배치한다. 다음으로, 도 8b에 도시된 바와 같이, 압착 헤드(5)를 사용하여 구동용 IC(13′)를 기판 측에 열 압착한다. 그 결과, 이방성 도전막(6)의 수지분이 용융하여 유동한다. 따라서, 도 8c에 도시된 바와 같이, 이방성 도전막(6)은 용융, 유동, 그리고 경화 반응 후, 이방성 도전막(6)의 수지분이 고화하기 때문에, 구동용 IC(13′)는 IC 실장 영역(9)에 실장됨과 동시에, 구동용 IC(13′)의 범프 전극(130′)은 이방성 도전막(6)에 포함되어 있는 도전 입자(60)를 개재시켜 기판 측의 전극 단자(16)에 전기적 접속한다. 여기서, 범프 전극(130′)과 전극 단자(16) 사이에 개재하는 도전 입자(60) 수가 전기적 저항이나 신뢰성에 큰 영향을 미친다.
이러한 실장 구조에 있어서, 종래는 구동용 IC(13′)의 범프 전극(130′)은 100㎛ 피치 정도로 형성되며, 범프 전극(130′)의 형상은 굵기가 일정한 스트레이트 형상 혹은 전극 단자(16)와 대향하는 표면이 만곡한 형상으로 되어 있다.
그러나, 액정 장치(액정 표시 장치)에서는 화소수의 증대에 따라, 범프 전극(130′)은 고밀도로 배치되는 경향이 있기 때문에, 종래의 범프 전극(130′)으로는 대응할 수 없다는 문제점이 있다. 즉, 구동용 IC(13′)에 있어서, 범프 전극(130′)의 피치가 40㎛ 정도가 될 때까지 고밀도화 하면, 도 8b에 도시된 바와 같이, 이방성 도전막(6)이 용융했을 때에, 인접하는 범프 전극(130′) 사이에 도전 입자(60)가 고밀도로 집중되며, 집중된 도전 입자(60)에 의해, 범프 전극(130′)은 서로 단락한다는 문제점이 있다. 그렇다고 해서, 범프 전극(103′)을 가늘게 하면, 범프 전극(130′)과 전극 단자(16) 사이에 개재하는 도전 입자(60) 수가 감소하여, 전기적 저항이나 신뢰성이 손상되어 버린다.
따라서, 본 발명의 과제는 범프 전극의 구조를 개량함으로써, 범프 전극을 좁은 피치로 형성한 경우라도, 전기적 특성이나 신뢰성을 저하시키지 않고, 범프 전극과 전극 단자를 이방성 도전막을 개재시켜 전기적 접속할 수 있는 IC, 그 실장 구조, 액정 장치 및 전자 기기를 제공함에 있다.
상기 과제를 해결하기 위해, 본 발명에서는, 도전 입자를 포함하는 이방성 도전막을 개재시킨 압착에 의해 기판 측의 전극 단자에 전기적 접속되는 페이스 다운 본딩용 복수의 범프 전극을 구비하는 반도체 장치에 있어서, 상기 범프 전극은 상기 기판의 전극 단자에 대향하는 해당 범프 전극의 표면 측과 비교하여 근원 부분쪽이 가늘게 되어 있는 것을 특징으로 한다.
본 발명을 적용한 반도체 장치를 이방성 도전막을 개재시켜 기판에 압착하여 기판 측의 전극 단자와 반도체 장치 측의 범프 전극을 전기적 접속할 때, 이방성 도전막은 수지분이 용융하여 도전 입자가 반도체 장치와 기판 사이에서 반도체 장치의 안쪽 영역에서 외주 측으로 유출하고자 한다. 여기서, 본 발명과 관련된 반도체 장치의 범프 전극은 근원 부분이 가늘게 되어 있기 때문에, 범프 전극을 고밀도로 형성해도, 인접하는 범프 전극 사이에서 근원 부분은 서로 넓은 갭을 두고 있다. 따라서, 이방성 도전막이 용융하여 도전 입자가 반도체 장치와 기판 사이에서 반도체 장치의 안쪽 영역에서 외주 측으로 유출하고자 할 때, 서로 인접하는 범프 전극의 근원은 그 사이에 복수의 도전 입자를 잔류시키지 않기 때문에, 도전 입자가 범프 전극 사이를 단락시키는 일이 없게 된다. 그 때문에, 반도체 장치의 범프 전극을 고밀도로 형성해도, 높은 신뢰성을 얻을 수 있다. 또, 범프 전극은 근원 부분이 가늘다고 해도, 기판의 전극 단자에 대향하는 표면 측이 굵게 되어 있기 때문에, 기판의 전극 단자와 범프 전극이 대향하는 면적이 넓다. 이 때문에, 범프 전극과 전극 단자의 사이에는 복수의 도전 입자가 개재하게 되기 때문에, 범프 전극과 전극 단자는 양호하게 전기적 접속한다.
본 발명과 관련된 반도체 장치의 실장 구조는 각종 반도체 장치에 적용할 수 있지만, 액정 장치에 있어서, 기판 사이에 액정이 봉입된 액정 패널을 구성하는 기판 및 해당 액정 패널에 회로 접속된 배선 기판 중 어느 한 기판에 본 발명과 관련된 반도체 장치를 실장하면 효과적이다. 즉, 이러한 액정 장치를 예를 들면 휴대 전화 등의 전자 기기의 표시 장치로서 사용했을 때, 액정 장치에 있어서 표시 품위를 향상시키기 위해 화소수를 늘릴 필요가 있게 되며, 그 결과, 액정 패널에 구성되는 전극수가 증대하여, 전극 단자가 고밀도로 배치되게 된다. 게다가, 본 발명과 관련된 반도체 장치의 실장 구조를 사용하면, 전극 단자 및 범프 전극이 고밀도로 배치되어도, 범프 전극은 서로 도전 입자에 의해 단락하는 일 없이, 또한, 범프 전극과 전극 단자 사이에 복수의 도전 입자를 확보하여 범프 전극과 전극 단자를 양호하게 전기적 접속할 수 있다.
(실시예)
첨부 도면을 참조하여, 본 발명의 실시예를 설명한다.
(전체 구성)
도 1은 패시브 매트릭스 형태의 액정 장치의 외관을 도시된 사시도이며, 도 2는 그의 분해 사시도이다. 이들 어느 도면도 액정 장치에 있어서 화소를 형성하기 위한 스트라이프 전극에 대해서는, 그 상세한 도시를 생략하여 그 일부만을 모식적으로 도시하고 있다.
도 1 및 도 2에 있어서, 액정 장치(10)는 예를 들면 투명한 유리에 의해 형성된 제 1 투명 기판(1)과, 마찬가지로 투명한 유리에 의해 형성된 제 2 투명 기판(2)을 갖는다. 이들 기판의 한쪽에는 시일제(seal material)(3)가 인쇄 등에 의해 형성되며, 상기 시일제(3)를 사이에 두고 제 1 투명 기판(1)과 제 2 투명 기판(2)이 접착 고정되어 있다. 제 1 투명 기판(1)과 제 2 투명 기판(2)의 갭(셀 갭) 중, 시일제(3)로 구획 형성된 액정 봉입 영역(40) 내에는 액정(41)이 봉입되어 있다. 제 1 투명 기판(1)의 바깥 측 표면에는 편광판(4a)이 점착제 등에 의해 점착되며, 제 2 투명 기판(2)의 바깥 측 표면에도 편광판(도시되지 않음)이 점착제 등으로 점착되어 있다.
제 2 투명 기판(2)은 제 1 투명 기판(1)보다도 크기 때문에, 제 2 투명 기판(2)에 제 1 투명 기판(1)을 겹친 상태에서, 제 2 투명 기판(2)은 그 일부가 제 1 투명 기판(1)의 하단 테두리로부터 돌출된다.
상기 돌출된 부분에는 IC 실장 영역(9)이 형성되어 있으며, 여기에 반도체 장치인 구동용 IC(13)가 페이스 다운 본딩에 의해 COG 실장된다. 상기 부분에서의 실장 구조는 상세하게는 후술하겠지만, 이방성 도전막을 제 2 투명 기판(2)과 구동용 IC(13) 사이에 끼운 후에, 그들을 가열 압착함으로써 행해진다. 따라서, 상기 부분에서는, 이방성 도전막을 개재시켜 제 2 투명 기판(2)의 IC 실장 영역(9)의 전극 단자에 구동용 IC(13)의 범프 전극이 전기적 접속하고 있는 상태를 갖는다.
또, 제 2 투명 기판(2)에 있어서, IC 실장 영역(9)보다 하단 측에는 입력 단자(12)가 형성되어 있으며, 이들 입력 단자(12)에는 플렉시블 프린트 배선 기판(도시되지 않음)이 가열 시일 등의 방법으로 접속된다.
더욱이, 도 1 및 도 2에서는 상세한 도시를 생략하고 있지만, 제 1 투명 기판(1)에는, 액정 봉입 영역(40)의 안쪽에서 가로 방향으로 연장되는 복수의 스트라이프 형상 전극 및 액정 봉입 영역(40)의 바깥 측에서 스트라이프 형상 전극을 각 단자에 배선 접속하기 위한 배선 패턴으로 이루어지는 전극 패턴(박막 패턴)이 형성되어 있다. 상기 전극 패턴은 투명한 ITO막(Indium Tin Oxide) 등으로 형성되어 있다. 또, 제 2 투명 기판(2)의 안쪽 표면에도, 액정 봉입 영역(40)의 안쪽에서 세로 방향으로 연장되는 복수의 스트라이프 형상 전극과, 액정 봉입 영역(40)의 바깥 측에서 스트라이프 형상 전극을 IC 실장 영역(9) 등에 배선 접속하기 위한 배선 패턴으로 이루어지는 전극 패턴(박막 패턴)이 형성되어 있다. 상기 전극 패턴도 투명한 ITO막 등으로 형성되어 있다.
상술된 바와 같이 구성된 제 1 투명 기판(1)과 제 2 투명 기판(2)을 소정 개소에서 전기적인 접속을 도모하면서, 도 1에 도시된 바와 같이 서로 맞붙인 패널(액정 패널)을 형성하면, 제 1 투명 기판(1)의 스트라이프 형상 전극과 제 2 투명 기판(2)의 스트라이프 형상 전극은 서로 교차하여, 각 교차 부분에 화소가 구성된다. 또, 제 1 투명 기판(1)과 제 2 투명 기판(2) 사이의 갭에 있어서, 액정 봉입 영역(40)에는 액정(41)이 봉입된다. 따라서, 구동용 IC(13)에 구동용 전력 및 구동 신호를 보내면, 구동용 IC(13)는 구동 신호에 근거하여 희망하는 적당한 스트라이프 형상 전극에 전압을 인가하여 각 화소에 있어서의 액정(41)의 배향 상태를 제어하기 때문에, 액정 장치(10)에 희망하는 상을 표시한다.
(구동용 IC(13)의 실장 구조)
도 3a 및 도 3b는 각각 구동용 IC(13)의 제 2 투명 기판(2)과의 실장면을 도시한 평면도 및 그 X-X′선 단면도이다. 도 4a 내지 도 4c는 구동용 IC(13)를 기판 상에 실장하는 방법을 도시된 공정도이다.
도 1 및 도 2에 도시된 액정 장치(10)에 있어서, IC 실장 영역(9)에는 복수의 배선 패턴의 끝 부분이 집중되어 있으며, 그 배선 패턴의 선단 부분이 전극 단자로 되어 있다. 따라서, 액정 장치(10)에 있어서 표시 품위를 향상하고자 하면, 화소수를 늘리게 되어, 그 결과, 액정 패널에 구성되는 스트라이프 형상 전극이 증대하며, 그 만큼 전극 단자(16)(도 4를 참조)가 고밀도로 배치된다.
따라서, 도 3a에 도시된 바와 같이, 구동용 IC(13)에서는, 제 2 투명 기판(2)과의 실장면(13a)에 형성되어 있는 페이스 다운 본딩용 복수의 범프 전극(130)도 액정 장치(10)에 있어서 화소수를 늘릴수록 고밀도로 배치된다. 즉, 범프 전극(130)은 칩 변(13b)을 따라 좁은 피치, 예를 들면, 40㎛ 정도의 피치로 형성된다. 범프 전극(130)의 표면 형상은 대략 15㎛ 각에서 20㎛ 각인 사각형이기 때문에, 인접하는 범프 전극(130)은 서로 그 표면(131)에서 대략 25㎛에서 20㎛ 정도의 좁은 갭을 두고 있을 뿐이다.
여기서, 구동용 IC(13)의 범프 전극(130)은 도 3b에 도시된 바와 같이, 제 2 투명 기판(2)의 전극 단자(16)에 대향하는 표면(131) 측보다도 근원 부분(132) 쪽이 가늘게 되어 있다. 이 때문에, 인접하는 범프 전극(130)은 서로 그 표면(131)에서 대략 25㎛에서 20㎛ 정도의 좁은 갭을 두고 있지만, 근원 부분(132)에서는 표면(131) 측보다도 넓은 갭을 두고 있는 상태에 있다.
이렇게 구성한 구동용 IC(13)의 실장 공정을 설명하면서, 본 형태에 관련되는 IC 실장 구조를 설명한다.
본 형태에 관련되는 구동용 IC(13)를 제 2 투명 기판(2)의 IC 실장 영역(9)에 실장할 때, 우선, 도 4a에 도시된 바와 같이, 제 2 투명 기판(2)의 IC 실장 영역(9)에 이방성 도전막(6)을 남긴 후, 상기 이방성 도전막(6)의 표면 상에, 범프 전극(130)을 하향으로 하여 구동용 IC(13)를 배치한다. 상기 이방성 도전막(6)에서는, 플라스틱제 볼 표면에 금속막이 형성된 도전 입자(60)가 열경화성 수지 속으로 분산한 상태에 있다.
다음에, 도 4b에 도시된 바와 같이, 압착 헤드(5)를 사용하여 구동용 IC(13)를 기판 측에 열 압착한다. 그 결과, 이방성 도전막(6)의 수지분이 용융한다.
따라서, 도 4c에 도시된 바와 같이, 이방성 도전막(6)은 용융, 유동, 그리고 경화 반응 후, 이방성 도전막(6)의 수지분이 고화하기 때문에, 구동용 IC(13)는 IC 실장 영역(9)에 실장됨과 동시에, 구동용 IC(13)의 범프 전극(130)은 이방성 도전막(6)에 포함되어 있는 도전 입자(60)를 개재시켜 기판 측의 전극 단자(16)에 전기적 접속한다.
이렇게 하여 구동용 IC(13)를 실장했을 때, 이방성 도전막(6)은 수지분이 용융하여, 도 3a에 화살표(A)로 도시된 바와 같이, 수지분이나 도전 입자(60)가 구동용 IC(13)와 제 2 투명 기판(2) 사이에서, 범프 전극(130) 사이를 통과해 구동용 IC(13)의 안쪽 영역에서 외주 측으로 유출하고자 한다. 여기서, 본 형태로서는, 구동용 IC(13)의 범프 전극(130)은 도 3b 및 도 4a 내지 도 4c에 도시된 바와 같이, 근원 부분(132)이 가늘게 되어 있기 때문에, 범프 전극(130)을 고밀도로 형성해도, 인접하는 범프 전극(130) 사이에서 근원 부분(132)은 서로 넓은 갭을 갖게 된다. 따라서, 이방성 도전막(6)의 수지분이나 도전 입자(60)가 범프 전극(130) 사이를 빠져 나가려 할 때, 근원 부분(132) 사이가 넓은 갭을 빠져 나간다. 이 때문에, 범프 전극(130) 사이에 복수의 도전 입자(60)가 집중되는 일이 없기 때문에, 도전 입자(60)는 범프 전극(130)을 서로 단락시키는 일이 없다. 그 때문에, 구동용 IC(13)의 범프 전극(130)을 고밀도로 형성해도 높은 신뢰성을 얻을 수 있다. 또, 범프 전극(130)은 제 2 투명 기판(2)의 전극 단자(16)에 대향하는 표면(131) 측이 굵게 되어 있기 때문에, 제 2 투명 기판(2)의 전극 단자(16)와 범프 전극(130)이 대향하는 면적은 넓게 된다. 이 때문에, 범프 전극(130)과 전극 단자(16) 사이에는 복수의 도전 입자(60)가 개재하므로, 범프 전극(130)과 전극 단자(16)와는 양호하게 전기적 접속한다.
(구동용 IC(13)의 범프 전극(130)의 제조 방법)
상술된 바와 같은 실장 구조에 사용하는 구동용 IC(13)의 제조 공정 중, 범프 전극(130)을 형성하는 방법을 도 5를 참조하여 설명한다. 도 5a 내지 도5e는 범프 전극(130)을 형성하는 방법을 도시된 공정 단면도이다.
우선, 도 5a에 도시된 바와 같이, 구동용 IC(13)를 구성하는 반도체 기판(135)의 표면에 전극(136)을 형성한 후, 도 5b에 도시된 바와 같이, 감광성 레지스트(150)를 도포한다. 상기 감광성 레지스트(150)는 네거티브 형태이다. 따라서, 노광 마스크(151)를 개재시켜 감광성 레지스트(150)를 노광했을 때, 감광성 레지스트(150) 중, 노광 마스크(151)의 차광 부분(152)으로 덮여 있는 영역만이 도 5c에 도시된 바와 같이 에칭 공정(현상 공정)에서 제거된다.
이렇게 하여 소정 패턴의 레지스트(150)를 형성할 때, 도 5b에 도시된 노광 공정에서는, 조사된 광이 감광성 레지스트(150) 내에서 가로 방향으로도 확산하기 때문에, 노광 부분(155)과 비노광 부분(156)의 경계는 역 테이퍼 형상이 된다. 따라서, 도 5c에 도시된 바와 같이, 레지스트(150)의 구멍 부분(157)은 측면 벽이 역 테이퍼 형상을 갖게 된다.
이렇게 하여 소정 패턴의 레지스트(150)를 형성한 후에, 전극(136) 표면에 도금을 실시한다. 그 결과, 도 5d에 도시된 바와 같이, 전극(136)의 표면 측에서는, 레지스트(150)의 구멍 부분(157)을 채우도록 도금(135)이 실시된다.
따라서, 도금을 끝낸 후, 레지스트(150)를 제거하면, 도 5e에 도시된 바와 같이, 표면(131) 측보다도 근원 부분(132) 쪽에 가는 범프 전극(130)을 형성할 수 있다.
(전자 기기로의 탑재예)
도 7은 본 발명과 관련된 전자 기기의 한 실시예인 휴대 전화기를 도시하고 있다. 여기에 도시된 휴대 전화기(30)는 안테나(31), 스피커(32), 액정 장치(10), 키 스위치(33), 마이크로폰(34) 등과 같은 각종 구성 요소를 본체로서의 외장 케이스(36)에 격납함으로써 구성된다. 또, 외장 케이스(36)의 내부에는, 상기 각 구성 요소의 동작을 제어하기 위한 제어 회로를 탑재한 제어 회로 기판(37)이 설치된다. 액정 장치(10)는 도 1에 도시한 액정 장치(10)에 의해 구성된다.
상기 휴대 전화기(30)에서는, 키 스위치(33) 및 마이크로폰(34)을 통해 입력되는 신호나 안테나(31)에 의해 수신한 수신 데이터 등이 제어 회로 기판(37) 상의 제어 회로로 입력된다. 그리고 그 제어 회로는 입력한 각종 데이터에 근거하여 액정 장치(10)의 표시면 내에 숫자, 문자, 도안 등과 같은 상을 표시하며, 더욱이, 안테나(31)로부터 송신 데이터를 송신한다. 또, 도 7의 실시예에서는, 전자 기기로서의 휴대 전화기에 본 발명의 액정 장치를 사용하는 경우를 예시했지만, 본 발명의 액정 장치는 그 이외의 전자 기기, 예를 들면 휴대 정보 단말, 전자 수첩, 비디오 카메라의 파인더 등에 적용할 수도 있다.
또한, 도 6a 및 도 6b는 본 형태의 액정 장치(10)를 탑재한 휴대 전화(전자 기기)의 요부를 도시된 단면도이다.
본 형태의 액정 장치(10)를 탑재한 전자 기기의 일례로서, 도 6에 도시된 휴대 전화(100)에서는, 액정 장치(10)의 제 1 투명 기판(1) 측에는 아크릴 수지제 혹은 폴리카보네이트제의 투명한 도광판(19)이 겹쳐 배치되고, 상기 도광판(19)과 제 2 투명 기판(2) 사이로부터 플렉시블 배선 기판(120)이 인출되며, 휴대 전화(100) 본체의 회로 기판인 프린트 배선 기판(90)에 전기적 및 기계적으로 접속되어 있다. 도광판(19) 측부(또는 끝 부분)에 인접하여, 도광판(19)의 끝 부분(광 입사부)을 향해 광을 출사하는 백 라이트용 발광 소자(50)가 배치된다. 그와 같은 백 라이트용 발광 소자(50)로서는 LED 등이 사용되며, 프린트 배선 기판(90) 상에 실장되어 있다. 본 실시예에서는 백 라이트용 발광 소자(50)가 프린트 배선 기판(90) 상에 실장되어 있지만, 도광판(19)으로의 입사가 가능한 위치이면 플렉시블 배선 기판(120) 상에 실장되어 있어도 되며, 또 프린트 배선 기판(90)과는 별도의 서브 기판에 실장되어 있어도 된다. 여기서, 액정 장치(10)는 도광판(19)에 양면 테이프 등에 의해 고정됨과 동시에 프레임(110)으로 눌려 있다. 또, 도광판(19)은 액정 장치(10)를 고정함과 동시에 프린트 배선 기판(90)과의 끼워맞춤 등의 방법에 의해 일체적으로 보존하며, 동시에 휴대 전화(100)의 프레임(110)에도 고정되어 있다. 또, 제 2 투명 기판(2) 측에는 커버 유리(111)가 씌워진다.
(그 밖의 실시예)
또한, 상기 형태에서는, 액정 패널을 구성하는 제 2 투명 기판(2)에 대해 구동용 IC(13)를 COG 실장하는 예였지만, 구동용 IC(13)는 액정 패널에 대해 회로 접속하는 플렉시블 배선 기판에 대해 COF 실장되는 경우도 있다. 이러한 경우라도, 도 4a 내지 도 4c를 참조하여 설명한 실장 공정에 있어서, 제 2 투명 기판(2) 대신 플렉시블 배선 기판 상에 구동용 IC(13)를 이방성 도전막(6)을 개재시켜 실장하면 된다.
이상 설명한 바와 같이, 본 발명에서는, IC의 범프 전극은 근원 부분이 가늘게 되어 있기 때문에, 범프 전극을 고밀도로 형성하여도, 인접하는 범프 전극 사이에서 근원 부분은 서로 넓은 갭을 갖게 된다. 따라서, IC를 이방성 도전막을 개재시켜 기판에 실장할 때 이방성 도전막이 용융하여 범프 전극의 사이로부터 유출하고자 할 때, 서로 인접하는 범프 전극의 근원은 그 사이에 복수의 도전 입자가 집중되는 일이 없기 때문에, 도전 입자는 범프 전극들 사이를 단락시키는 일이 없다. 그 때문에, IC의 범프 전극을 고밀도로 형성해도, 높은 신뢰성을 얻을 수 있다. 또, 범프 전극은 기판의 전극 단자에 대향하는 표면 측이 굵게 되어 있으므로, 기판의 전극 단자와 범프 전극이 대향하는 면적이 넓다. 따라서, 범프 전극과 전극 단자 사이에는, 복수의 도전 입자가 개재하므로, 범프 전극과 전극 단자와는 양호하게 전기적 접속한다.
도 1은 본 발명을 적용한 액정 장치의 외관을 도시된 사시도.
도 2는 도 1에 도시된 액정 장치의 분해 사시도.
도 3a 및 도 3b는 각각 도 1에 도시된 구동용 IC에 형성한 범프 전극의 배치를 도시된 평면도 및 그 X-X′단면도.
도 4a 내지 도 4c는 도 3에 도시된 구동용 IC를 액정 패널을 구성하는 제 2 투명 기판 상에 실장하는 공정을 도시된 공정 단면도.
도 5a 내지 도 5e는 도 3에 도시된 구동용 IC의 범프 전극을 형성하는 방법을 도시된 공정 단면도.
도 6a 및 도 6b는 각각 본 발명을 적용한 액정 장치를 탑재한 휴대 전화(전자 기기)의 요부를 도시된 단면도.
도 7은 본 발명을 적용한 액정 장치를 탑재한 휴대 전화(전자 기기)를 도시된 설명도.
도 8a 내지 도 8c는 기판에 대한 종래의 구동용 IC의 실장 공정을 도시된 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 제 1 투명 기판 2: 제 2 투명 기판
3: 시일제(seal material) 6: 이방성 도전막
9: IC 실장 영역 10: 액정 장치
13: 구동용 IC 16: 전극 단자
19: 도광판 40: 액정 봉입 영역
41: 액정 50: 백 라이트용 발광 소자
60: 이방성 도전막의 도전 입자 90: 프린트 배선 기판
100: 휴대 전화(전자 기기) 110: 프레임
111: 커버 유리 120: 플렉시블 배선 기판
130: 범프 전극 131: 범프 전극의 표면
132: 범프 전극의 근원 부분(base portions of bump electrodes)

Claims (4)

  1. 도전 입자를 포함하는 이방성 도전막을 개재시킨 압착에 의해 기판 측의 전극 단자에 전기적 접속되는 페이스 다운 본딩용의 복수의 범프 전극을 구비하는 반도체 장치에 있어서,
    상기 범프 전극은 상기 반도체 장치의 4변을 따라서 형성되고,
    상기 기판에 상기 이방성 도전막을 개재시켜 압착하는 경우에, 상기 도전 입자가 상기 범프 전극 사이를 통과하여 상기 반도체 장치의 내측 영역으로부터 외주 측으로 유출하도록 상기 범프 전극은 상기 기판의 전극 단자에 대향하는 해당 범프 전극의 표면 측과 비교하여 근원(根元) 부분 쪽이 가늘게 되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 규정하는 반도체 장치를 상기 이방성 도전막을 사용하여 상기 기판에 압착한 것을 특징으로 하는 반도체 장치의 실장 구조.
  3. 제 2 항에 규정하는 반도체 장치의 실장 구조를 사용한 액정 장치에 있어서,
    기판 사이에 액정이 봉입된 액정 패널을 구성하는 기판 및 해당 액정 패널에 전기적 접속된 배선 기판 중 적어도 한쪽 기판에 상기 반도체 장치가 실장되어 있는 것을 특징으로 하는 액정 장치.
  4. 제 3 항에 규정하는 액정 장치를 탑재한 것을 특징으로 하는 전자 기기.
KR10-2000-0010619A 1999-03-08 2000-03-03 반도체 장치, 반도체 장치의 실장 구조, 액정 장치 및 전자 기기 KR100516597B1 (ko)

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JP06045999A JP3826605B2 (ja) 1999-03-08 1999-03-08 半導体装置の実装構造の製造方法、液晶装置、および電子機器
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI240241B (en) * 2000-05-04 2005-09-21 Koninkl Philips Electronics Nv Assembly of a display device and an illumination system
US6642613B1 (en) * 2000-05-09 2003-11-04 National Semiconductor Corporation Techniques for joining an opto-electronic module to a semiconductor package
US6995753B2 (en) * 2000-06-06 2006-02-07 Semiconductor Energy Laboratory Co., Ltd. Display device and method of manufacturing the same
JP3892650B2 (ja) * 2000-07-25 2007-03-14 株式会社日立製作所 液晶表示装置
JP3781967B2 (ja) * 2000-12-25 2006-06-07 株式会社日立製作所 表示装置
JP3756418B2 (ja) * 2001-02-28 2006-03-15 株式会社日立製作所 液晶表示装置及びその製造方法
US6806938B2 (en) 2001-08-30 2004-10-19 Kyocera Corporation Liquid crystal display device with particular on substrate wiring, portable terminal and display equipment provided with the liquid crystal display device
JP2003121815A (ja) * 2001-10-16 2003-04-23 Nec Access Technica Ltd Lcdの保持構造
JP3573150B2 (ja) 2002-01-25 2004-10-06 セイコーエプソン株式会社 半導体装置及びこれを含む電気光学装置
KR100499134B1 (ko) * 2002-10-28 2005-07-04 삼성전자주식회사 압축 접합 방법
JP2004184805A (ja) * 2002-12-05 2004-07-02 Tohoku Pioneer Corp 導電配線の接続構造
KR20040075377A (ko) * 2003-02-20 2004-08-30 삼성전자주식회사 구동 아이씨 및 이를 갖는 디스플레이 장치
CN1325983C (zh) * 2003-05-27 2007-07-11 友达光电股份有限公司 液晶显示面板的封装结构及其制作工艺
JP4004994B2 (ja) 2003-06-05 2007-11-07 株式会社アドバンスト・ディスプレイ 表示装置
CN100356559C (zh) * 2003-09-24 2007-12-19 财团法人工业技术研究院 倒装芯片封装结构及其制造方法
TWI277815B (en) * 2004-01-16 2007-04-01 Hannstar Display Corp Liquid crystal display and manufacturing method of liquid crystal display including substrate
CN100416343C (zh) * 2004-01-21 2008-09-03 友达光电股份有限公司 增加金属连线可靠度的结构
CN1297840C (zh) * 2004-03-25 2007-01-31 友达光电股份有限公司 显示器的导线结构
US7767516B2 (en) * 2005-05-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Semiconductor device, manufacturing method thereof, and manufacturing method of antenna
JP4851255B2 (ja) * 2006-07-14 2012-01-11 株式会社 日立ディスプレイズ 表示装置
JP4920330B2 (ja) * 2006-07-18 2012-04-18 ソニー株式会社 実装構造体の実装方法、発光ダイオードディスプレイの実装方法、発光ダイオードバックライトの実装方法および電子機器の実装方法
JP2008235556A (ja) * 2007-03-20 2008-10-02 Sumitomo Electric Ind Ltd 配線板モジュール及び該配線板モジュールの製造方法
KR101285273B1 (ko) * 2007-06-15 2013-07-23 엘지디스플레이 주식회사 이동통신기기
CN101216619B (zh) * 2008-01-10 2010-09-22 友达光电股份有限公司 平面显示器及其制造方法和光电装置及其制造方法
CN101556838B (zh) * 2008-04-09 2011-06-01 北京京东方光电科技有限公司 各向异性导电膜
TW201123377A (en) * 2009-12-16 2011-07-01 Raydium Semiconductor Corp Electronic chip and substrate with void
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
KR101375298B1 (ko) * 2011-12-20 2014-03-19 제일모직주식회사 전도성 미립자 및 이를 포함하는 이방 전도성 필름
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US8950011B2 (en) 2013-05-22 2015-02-03 International Business Machines Corporation Targeted sequencing of biomolecules by pulling through a liquid-liquid interface with an atomic force microscope
JP6645730B2 (ja) * 2014-01-28 2020-02-14 デクセリアルズ株式会社 接続体及び接続体の製造方法
KR20150094125A (ko) * 2014-02-10 2015-08-19 한국전자통신연구원 반도체 소자 및 이를 제조하는 방법
JP6476747B2 (ja) * 2014-10-28 2019-03-06 デクセリアルズ株式会社 異方性導電フィルム及び接続構造体
US10170403B2 (en) * 2014-12-17 2019-01-01 Kinsus Interconnect Technology Corp. Ameliorated compound carrier board structure of flip-chip chip-scale package
WO2016190197A1 (ja) * 2015-05-22 2016-12-01 シャープ株式会社 半導体装置
CN106486511B (zh) * 2015-08-25 2020-04-28 上海和辉光电有限公司 一种显示器件及制备有机发光二极管显示面板的方法
TWI696300B (zh) * 2016-03-15 2020-06-11 晶元光電股份有限公司 半導體裝置及其製造方法
JP6769721B2 (ja) * 2016-03-25 2020-10-14 デクセリアルズ株式会社 電子部品、異方性接続構造体、電子部品の設計方法
KR20180065162A (ko) * 2016-12-07 2018-06-18 서울바이오시스 주식회사 디스플레이 장치 및 그의 전극 연결 방법
CN109037998B (zh) * 2018-08-08 2020-06-05 武汉华星光电半导体显示技术有限公司 电连接组件及显示装置、电连接方法
US11139262B2 (en) * 2019-02-07 2021-10-05 Micron Technology, Inc. Use of pre-channeled materials for anisotropic conductors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473197A (en) * 1993-05-28 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having bump electrodes with a trapezoidal cross-section along one axis
US5844314A (en) * 1996-12-18 1998-12-01 Lg Electronics Inc. Bump comprising protuberances and a method of forming the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5226232A (en) * 1990-05-18 1993-07-13 Hewlett-Packard Company Method for forming a conductive pattern on an integrated circuit
JP3225800B2 (ja) * 1995-08-09 2001-11-05 三菱電機株式会社 半導体装置
US5903056A (en) * 1997-04-21 1999-05-11 Lucent Technologies Inc. Conductive polymer film bonding technique

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473197A (en) * 1993-05-28 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having bump electrodes with a trapezoidal cross-section along one axis
US5844314A (en) * 1996-12-18 1998-12-01 Lg Electronics Inc. Bump comprising protuberances and a method of forming the same

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Publication number Publication date
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