KR100512349B1 - 전계 효과 트랜지스터 및 그의 제조 방법 - Google Patents

전계 효과 트랜지스터 및 그의 제조 방법 Download PDF

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Abstract

전류 채널(22) 내의 응력에 기인하는 증가된 전하 캐리어 이동도(charge carrier mobility)를 갖는 전계 효과 트랜지스터를 제공한다. 응력의 방향은 전류 흐름 방향(수직 방향)이다. PFET 장치에서, 응력은 압축 응력이고, NFET 장치에서, 응력은 인장 응력이다. 응력은 채널 아래의 영역(32) 내의 압축막(compressive film)(34)에 의해서 생성된다. 압축막은 채널(22)을 밀어올려서 구부러지게 한다. PFET 장치에서, 압축막은 채널의 단부(31) 아래(예를 들면, 소스 및 드레인의 아래)에 배치되어, 채널의 상부 부분(22A) 내에 압축 응력을 발생시킨다. NFET 장치에서, 압축막은 채널의 중간 부분(40) 아래(예를 들면, 게이트 아래)에 배치되어, 채널의 상부 부분에 장력을 발생시킨다. 그러므로, NFET 및 PFET 장치를 강화시킬 수 있다. 또한, 이 장치를 제조하는 방법이 포함된다.

Description

전계 효과 트랜지스터 및 그의 제조 방법{FIELD EFFECT TRANSISTOR WITH STRESSED CHANNEL AND METHOD FOR MAKING SAME}
본 발명은 일반적으로 CMOS 트랜지스터 등의 전계 효과 트랜지스터(field effect transistor)에 관한 것이다. 보다 구체적으로, 본 발명은 다른 이점들 중에서도 증가된 구동 전류 용량(drive current capability)을 제공하는, 응력이 가해진(stressed) 채널 영역을 갖는 전계 효과 트랜지스터를 형성하는 방법에 관한 것이다.
CMOS 트랜지스터 등과 같은 전계 효과 트랜지스터는 전자 산업계에서 널리 이용되고 있다. 전계 효과 트랜지스터(FETs)는, 신호 프로세싱(signal processing), 컴퓨터 및 무선 통신 등의 거의 모든 전자 회로 애플리케이션에서 채용된다. 전계 효과 트랜지스터의 성능을 향상시키려는 요구가 지속적으로 존재해 왔다. 관심 대상이 되는 성능 메트릭(performance metrics)은 스위칭 속도, 온 상태 전류 능력 및 온 상태 대 오프 상태의 전류 비율을 포함한다. 이들 메트릭은 FET의 전하 캐리어 이동도(charge carrier mobility)를 증가시키는 것에 의해 향상되는 경향이 있다. 그러므로, 연구자들은 FET의 전하 캐리어 이동도를 증가시키는 기법을 모색하고 있다.
FET의 전류 채널(current channel)에 인가된 기계적 응력(mechanical stress)이 전하 캐리어 이동도를 증가시킬 수 있다는 것이 발견되었다. 예를 들면, Hamada 등에 의한 "A New Aspect of Mechanical Stress Effects in Scaled MOS Devices"(IEEE Transactions on Electron Devices, Vol.38, No.4, 1991년 4월호)에서는 P형 FET(PFET) 및 N형 FET(NFET) MOS 트랜지스터의 성능 특성이 기계적 응력(mechanical stress)의 함수로서 측정될 수 있다는 실험 결과를 제시하였다. PFET 장치 내의 수직(전류 흐름의 방향) 압축 응력은 캐리어 이동도(carrier mobility)를 증가시키고, NFET 장치 내의 수직 장력(longitudinal tension)은 캐리어 이동도를 증가시킨다는 것이 보고되었다.
그러나, 기계적 응력을 미세 제조형 FET(microfabricated FET) 및 CMOS 장치에 적용하는 것은 어려운 일로 확인되고 있다. 과거에, 연구자들은 단순히 트랜지스터 기판을 구부렸었다. 그러나, 이 기법은 대량 생산 집적 회로에서 실용적이지 않다. 응력을 적용하는 것에 대한 중대한 문제는, PFET 및 NFET 장치가 반대의 응력을 필요로 한다는 것이다. 또한, 장치 내에 응력을 발생시키기 위한 기법은 현행의 FET 제조 관행 및 패키지 기법에 적합해야 한다.
응력이 가해진 채널 영역을 갖는 FET를 제공하는 것은 본 기술 분야에서의 진보가 될 것이다. 동일 기판 상에 반대되는 응력을 갖는 PFET 및 NFET를 생성하여 PFET 및 NFET의 양자를 강화시킬 수 있다는 것은 특히 유용할 것이다. 또한, 종래의 FET 제조 프로세스에서 변형된 채널 영역을 갖는 FET를 제조할 수 있는 것도 진보가 될 것이다.
본 발명은 전류 채널(current channel), 채널 아래의 언더컷 영역(undercut area) 및 채널 상에 배치된 게이트 전극(gate electrode)을 갖는 전계 효과 트랜지스터를 포함한다. 압축막(compressive film)을 언더컷 영역 내에 배치하고, 압축막은 전류 채널 내에 수직(전류 흐름의 방향에서) 응력을 발생시킨다.
바람직하게는, 트랜지스터가 증가된 전하 캐리어 이동도를 갖도록, 응력의 타입(압축 응력 또는 인장 응력)을 선택한다. 특히, 응력은 PFET 트랜지스터에서는 압축 응력이어야 하고, NFET 트랜지스터에서는 인장 응력이어야 한다. PFET 트랜지스터 내에서 압축 응력을 생성하기 위해서, 압축막은 채널의 단부(end) 아래에 위치되어야 한다. NFET 트랜지스터 내에서 인장 응력을 생성하기 위해서, 압축막은 채널의 중간 부분 아래에 위치되어야 한다.
압축막은 산화 폴리실리콘, 산화 비정질 실리콘, 실리콘 질화물, 산화 SiGe, 또는 다른 압축막 등의 여러 재료로 이루어질 수 있다.
본 발명은 수직 응력을 갖는 전계 효과 트랜지스터를 생성하는 방법을 포함한다. 본 방법은, 채널 아래에 언더컷 영역을 형성하고, 다음에 언더컷 영역 내에 압축막을 형성하는 것을 포함한다. 언더컷 영역 내의 압축막은 채널을 밀어올리고, 이것에 의해 채널에 응력을 생성한다. 채널은 중간 부분에서 탈착될 수 있다. 채널 아래의 매립형 산화물 층(buried oxide layer)을 에칭하는 것에 의해 언더컷 영역을 형성할 수 있다.
또한, 본 발명은 매립형 산화물 층, 매립형 산화물 층 상에 배치된 채널, 채널 아래의 언더컷 영역 및 채널 상에 배치된 게이트를 갖는 전계 효과 트랜지스터를 포함한다. 압축막은 언더컷 영역 내에 배치되고, 압축막은 채널 내에 수직 응력을 생성한다. 언더컷 영역은 매립형 산화물 층을 에칭하여 형성할 수 있다.
본 발명은 전하 캐리어 이동도를 강화하기 위해서 응력이 가해진 채널 영역을 갖는 NFET 및 PFET 전계 효과 트랜지스터(예를 들면, CMOS 장치 등)의 양자를 제공한다. 본 발명은 또한 응력이 가해진 채널을 갖는 FET를 제조하는 방법을 제공한다. 본 발명에 있어서, 채널 영역의 가장자리는, 예를 들면, 등방성 에천트(isotropic etchant)에 의한 언더컷(undercut)이다. 그 다음, 언더컷 영역 내에 압축막을 증착한다. 압축막은 언더컷 영역으로부터 채널을 위로 밀어올리는 것에 의해서 채널을 구부리고, 채널 내에 응력을 유발한다. 압축 박막(compressive thin film)의 배치에 따라, 채널 내의 수직 응력은 압축 응력이 되거나 인장 응력이 될 것이다. FET 내의 요구되는 성능 변화를 생성하기 위해 응력의 종류(즉, 압축 응력 또는 인장 응력)를 선택한다. 특히, PFET 장치는 전하 이동도의 증가를 위해서 수직 압축 응력을 필요로 하고, NFET 장치는 전하 이동도의 증가를 위해서 수직 인장 응력을 필요로 한다.
도 1은 본 발명에 따른 PFET의 측면도를 도시한다. 매립형 산화물 층(buried oxide layer : BOX)을 기판(20) 상에 배치한다. 기판(20)은 실리콘 또는 다른 재료로 이루어질 수 있고 BOX는 실리콘 이산화물로 이루어질 수 있다. 전류 채널(current channel)(22)을 BOX 상에 배치한다. 소스 영역(24) 및 드레인 영역(26)은 채널(22)에 접속된다. 게이트(28)를 채널(22) 상에 배치하고, 예를 들면 열 산화막(thermal oxide)으로 이루어질 수 있는 게이트 절연체(30)에 의해 채널로부터 절연시킨다. 채널(22)의 단부(31A, 31B)에 언더컷 영역(32)이 존재하도록, 예를 들면, 등방성 에칭 등에 의해서 BOX를 에칭한다. 압축 박막(34)을 언더컷 영역(32) 내에 배치한다. 압축 박막(34)은, 예를 들면, 화학 기상 증착(chemical vapor-deposited)된 폴리실리콘 또는 증착 후에 산화되는 비정질 실리콘 또는 실리콘-게르마늄, 실리콘 질화물, 또는 실리콘 이산화물을 포함할 수 있다. 수직 방향(즉, 채널(22)을 통과하는 전류 흐름의 방향)을 화살표(36)로 표시한다. 실리콘 채널의 경우에, 본 기술 분야에서 알려져 있듯이, 수직 방향(36)은 <111> 방향으로 향하고, 웨이퍼 표면은 [100]면 내에 있어야 한다. 본 발명은 또한 다른 결정 배향(crystal orientation)을 갖는 트랜지스터에도 적용될 수 있다. 도 1은 반드시 기능형 장치(functioning device)인 것은 아니고, 부가적인 층(예를 들면, 패시베이션 층(passivation layer) 등)은 도 2에 도시하지 않았으며, 전기적 컨택트 및 배선은 최종 기능성 장치 내에 존재할 수 있다.
도 1의 장치에서, 채널(22)의 상부 부분(22A)은 수직 압축 응력 상태이고, 채널(22)의 하부 부분(22B)은 수직 인장 응력 상태이다. 채널의 상부 부분 및 하부 부분에서의 응력은 언더컷 영역(32) 내의 압축 박막(34)에 의해 기인한다. 특히, 압축 박막(34)은 채널(22)의 단부(31A, 31B)를 상측으로 밀어올려서, 채널(22)이 도시된 바와 같이 구부러지게 한다(즉, 위에서 볼 때 채널이 오목하게 되도록 구부러짐). 도 1의 장치는 PFET이므로, 상부 부분(22A)의 수직 압축은 전하 캐리어 이동도를 증가시키는 경향이 있다. 전하 캐리어 이동도의 증가는, 오프 상태 전류를 증가시키지 않으면서 온 상태 전류 능력을 증가시키는 것에 의해서 스위칭 속도를 증가시킨다. 증가된 전하 캐리어 이동도의 다른 장점은 본 기술 분야에서 알려져 있다.
도 2는 장치가 NFET인 본 발명의 실시예를 도시한다. NFET에서, 전하 캐리어 이동도를 증가시키기 위해서 수직 인장 응력이 필요하다. 도 2의 실시예는 소스(24), 드레인(26), 게이트(28), BOX, 및 게이트 절연체(30)를 갖는다. NFET에서, 언더컷 영역(32)은, 대략 게이트(28)의 하부인 채널의 중간 부분(40) 내에 배치된다. 채널(22)의 단부(31A, 31B)(소스(24) 및 드레인(26)의 아래)는 언더컷이 아니다. 압축 박막(34)은 언더컷 영역(32) 내에 배치된다.
도 2의 NFET에서, 압축 박막(34)은 채널의 중간 부분(40)을 상측으로 밀어올려서, 도시된 바와 같이 채널(22)이 중간 부분(40)이 상측으로 구부러지게 한다. 채널은, 상측에서 관찰할 때 채널(22)이 볼록하게 되도록 구부러진다. 결과적으로, 상부 부분(22A)은 수직 인장 응력 상태에 있고, 하부 부분(22B)은 압축 응력 상태에 있다. 상부 부분 내의 수직 인장 응력은 증가된 전하 캐리어 이동도를 제공한다. 하부 부분(22B)은 캐리어 이동도 증가에 필요한 응력과는 반대 타입을 가지고 있으므로, 하부 부분(22B)에서 전하 캐리어 이동도는 전형적으로 감소될 것이다.
대부분의 FET에서, 채널의 일부분만이 전류를 전달한다는 것을 주지하라. 특히, 전류는 게이트(28) 아래의 얇은 층(예를 들면, 대략 2∼20㎚ 두께) 내에서 흐른다. 바람직하게는, 채널(22)의 전류 전달 체적은 전체적으로 또한 대부분 상부 부분(22A) 내에 위치되도록 본 장치를 설계한다. 상부 부분(22A)은 PFET 장치 내에서는 압축 하에 있고, NFET 장치 내에서는 장력(tension) 하에 있다. 전하 전달 층(charge carrying layer)이 두꺼우면, 상부 부분(22A)은 두꺼워야 한다. 몇몇 장치에서, 전하 전달 층은 항상 BOX에 대해 연장될 수 있다. 이 경우에, 상부 부분(22A)은 항상 BOX에 대해 연장될 수 있다. 모든 전류를 전달하도록 설계되는 상부 부분(22A)을 가지고, 강화된 전하 캐리어 이동도를 확인한다.
다음은 본 발명에 따른 PFET(도 1의 장치)를 생성하는 방법에 대한 설명이다. 도 3(a) 내지 도 8(b)는 본 발명의 단계를 나타낸다. '(b)' 도면들은 측단면도(crosssectional side view)이고, '(a)' 도면들은 점선(41)을 따라서 절단한 것으로, '(a)' 도면은 평면도이다.
도 3(a), 도 3(b) : 도 3(a)는 평면도이고, 도 3(b)는 본 발명의 장치를 형성하기 위한 개시 구조물(starting structure)에 대한 측단면도이다. 도 3(a) 및 도 3(b)의 구조물을 형성하는 방법은 본 기술 분야에서 공지되어 있다. 도 3(b)는 도 3(a)의 점선(41)을 통과하는 측단면도이다. 본 기술 분야에서 알려진 바와 같은 STI(shallow trench isolation : STI) 재료를 채널 및 패드에 인접하게 증착한다. STI 재료는 전형적으로 TEOS(tetraortho silicate)이거나 고밀도 플라즈마 프로세스에 의해서 증착된 실리콘 이산화물이다. 채널(22)은 실리콘으로 이루어질 수 있고, 패드(pad)(44)는 실리콘 질화물로 이루어질 수 있다. 채널은, 도 3(a)의 평면도에 도시된 바와 같이, 패드와 동일 형상을 갖는다(패드(44)를 마스크로서 이용하여 채널을 형성할 수 있음). 채널은 예를 들면 2∼200㎚의 넓은 범위의 두께를 가질 수 있다.
도 4(a), 도 4(b) : 마스크 층(46)을 증착하고 패터닝한다. 마스크(46)는 패드(44)의 단부를 노출하는 개구(opening)(48) 및 STI(42)의 U 형상 영역을 갖는다. 마스크(46)는 예를 들면, 포토레지스트 또는 패터닝된 하드 마스크 재료로 이루어질 수 있다. 개구(48)는, 압축막(34)이 증착될 채널(22)의 단부 주위에 위치된다.
도 5(a), 도 5(b) : STI가 개구(48) 내에서 제거되고 BOX가 노출되도록 에칭(예를 들면, 이방성 플라즈마 에칭)을 수행한다. 또한, 패드(44)를 에칭하지 않는다.
도 6(a), 도 6(b) : 채널(22)이 언더컷 영역(32) 내의 언더컷이 되도록 BOX를 에칭한다. 도 6(a) 내의 점선(45)은 언더컷 영역(32)의 경계를 나타낸다. 언더컷 영역(32)은 채널(22)의 단부에 위치되며, 이는 PFET 장치를 제조하는 데 적당하다. 또한 이 프로세스 도중에 STI를 에칭할 수 있는데, 이는 STI층의 하부 모서리가 둥근 형태가 되게 한다. 이와 다른 실시예에서, STI(42)의 측벽에 실리콘 질화물 스페이서(silicon nitride spacers)를 형성하여 STI 측벽이 에칭되는 것으로부터 보호한다. 또 다른 실시예에서, 기판이 노출되도록, 몇몇 위치에서 BOX를 완전히 제거한다.
도 7(a), 도 7(b) : 압축막(34)을 언더컷 영역(32) 내에 증착한다. 압축막(34)은 저압 화학 기상 증착 프로세스에 의해서 생성되는 것과 같이 등각(conformal)인 것이 바람직하다. 압축 박막(34)은 화살표(50)의 방향에서 채널(22)을 상측으로 밀어올려서, 상측에서 볼 때, 채널이 오목한 형상을 갖게 한다. 채널의 상부 부분(22A)은 압축 응력 상태이고, 하부 부분(22B)은 압축막으로부터 밀리고 있으므로 신장된 상태에 있다. 압축막이 산화 실리콘 또는 산화 SiGe인 경우에, 압축 박막은 예를 들면, 대략 5∼1000㎚ 범위의 두께를 가질 수 있다. 두께는 채널 내에서 요구되는 응력의 양 및 압축막(34) 내에 존재하는 압축 응력의 양에 의존할 것이다.
도 8(a), 도 8(b) : 홀(hole)을 산화물(49) 등의 재료로 충진한 다음, 예를 들면, CMP(chemical mechanical planarizing) 등에 의해서 장치를 평탄화(planarize)한다. 다음에, 패드 제거, 게이트 산화, 게이트 스택 패터닝, 스페이서, 소스 드레인 임플란트(implants), 활성화 어닐링(activation anneal) 및 규소화(silicidation)를 수행하여, 마이크로 전자 제조 분야에서 알려진 바와 같이 기능성 FET를 생성한다. 또한 전형적으로 패시베이션 층 및 배선 패턴을 추가한다.
이하는 본 발명에 따라 NFET(도 2의 장치)를 형성하는 방법에 대한 설명이다. 도 9(a) 내지 도 13(c)는 이 방법의 단계를 설명한다. '(b)' 도면은 점선(43)을 따라서 절단된 '(a)' 도면의 측단면도이고, '(a)' 도면은 평면도이다. '(b)' 도면은 명료성을 위해 2배로 확대하였다.
도 9(a), 도 9(b) : 마스크(46)를 도 3(a) 및 도 3(b)의 구조물의 상부에 증착하고, NFET를 형성하기에 적절하게, 채널(222)의 중간 부분(40) 상에 개구(52)를 갖도록 마스크(46)를 패터닝한다. STI(42)의 일부가 노출되도록, 채널(22) 및 패드(44)보다 개구(52)를 더 넓게 한다.
도 10(a), 도 10(b) : 개구(52) 내에서 STI가 제거되고 및 BOX가 노출되도록 예를 들면, 이방성 플라즈마 에칭 등의 에칭을 수행한다. 패드(44)는 에칭되지 않는다.
도 11(a), 도 11(b) : 채널이 중간 부분(70) 내에서 언더컷이 되도록 BOX를 등방적으로 에칭하고, 언더컷 영역(32)을 형성한다. 점선(55)은 언더컷 영역(32)의 가장자리를 도시한다. 언더컷 영역(32)은 채널(22)의 중간 부분에 위치된다. 이와 다른 실시예에서, 실리콘 질화물 스페이서를 STI(42)의 측벽에 형성하여 STI 측벽을 에칭으로부터 보호한다. 이와 다른 실시예에서, 언더컷 영역(32)이 연결될 때까지 BOX를 에칭하고, 중간 부분(40)은 기판에서 탈착된다.
도 12(a), 도 12(b) : 언더컷 영역(32) 내에 압축막(34)을 증착한다. 압축막(34)은 채널(22)의 중간 부분(40) 내에서 채널(22)을 밀어올린다.
도 13(a), 도 13(b) : 홀을 산화물(49)로 충진한 다음, 장치를 평탄화한다. 다음에, 마이크로 전자 제조 분야에서 알려진 바와 같이 소스 및 드레인 컨택트를 형성하고, 게이트를 형성하며, 도펀트를 추가하여 전계 효과 트랜지스터를 생성한다.
도 13(c)는 점선(57)을 따라 절단된 도 13(a)의 장치에 대한 측단면도이다. 압축막(34)은 채널(22)의 중간 부분(40)에서 화살표(59) 방향으로 밀어올린다. 이는 채널의 상부 부분에 수직 인장 응력을 형성하는 데, 이는 전류를 전달하는 채널 부분이다. 그러므로, NFET 장치의 캐리어 이동도가 증가된다.
PFET 및 NFET 장치를 동시에 제조할 수 있다. 예를 들면, 마스크(46)는 PFET 및 NFET 장치에 있어서 동일 마스크일 수 있고, PFET 및 NFET 장치의 양자에 있어서 압축막(34)을 동일 단계로 증착할 수 있다. 이는 본 발명에 따른 트랜지스터의 효율적인 제조를 제공한다.
다른 압축막 재료도 또한 적합하기는 하지만, 본 발명의 바람직한 실시예에서, 압축 박막은 산화 폴리실리콘 또는 산화 비정질 실리콘을 포함할 수 있다.
본 발명에서 제공된 수직 응력은, 수직 응력이 없는 등가 트랜지스터(equivalent transistor)에 비해서, 스위칭 속도 및 온 상태 전류 능력에 있어서 10∼20%의 증가를 제공할 수 있다. 이 성능 향상은 상당한 것이며 비용의 감소와 전자 회로의 성능을 증가시킬 수 있게 할 것이다.
본 발명의 트랜지스터에서 게르마늄, 탄화 실리콘 및 갈륨 아세나이드 등의 실리콘 이외의 재료를 포함하는 여러 재료로 이루어질 수 있다. 이들 및 다른 재료들에서, 응력에 대한 이동도의 의존성은 실리콘 내에서와는 달라질 수 있다는 것을 주지하라. 예를 들면, 몇몇 재료 시스템에서, PFET 내의 이동도는 수직 인장 응력에 의해서 증가될 수 있고, NFET 내의 이동도는 수직 압축 응력에 의해서 증가될 수 있다. 이 경우에, 본 명세서에서 설명된 PFET 및 NFET 구조물은 반전될 수 있다. 또한, 결정 배향이 채널의 응력 의존성에 영향을 미칠 수 있다는 것도 주지하라. 또한, 인가된 응력으로부터의 이점을 획득하기 위해서, 서로 다른 재료는 전류 흐름에 대해서 서로 다른 결정 배향을 필요로 할 수 있다.
당업자라면, 본 발명의 범주를 벗어나지 않는 한도 내에서, 위의 실시예를 여러 방식으로 변경할 수 있다는 것이 명백할 것이다. 따라서, 본 발명의 범주는 이하의 청구항 및 그들의 법적 등가물에 의해서만 판정되어야 할 것이다.
본 발명에 의하면, 응력이 가해진 채널 영역을 갖는 FET를 제공하는 것으로서, 동일 기판 상에 반대되는 응력을 갖는 PFET 및 NFET를 생성하여 PFET 및 NFET의 양자를 강화시킬 수 있다는 것은 특히 유용한 점이다. 또한, 종래의 FET 제조 프로세스에서 변형된 채널 영역을 갖는 FET를 제조하는 방법을 제공한다.
도 1은 본 발명에 따른 PFET를 도시하는 도면,
도 2는 본 발명에 따른 NFET를 도시하는 도면,
도 3(a) 내지 도 8(b)는 본 발명에 따른 PFET의 형성 방법을 도시하는 도면,
도 9(a) 내지 도 13(c)는 본 발명에 따른 NFET의 형성 방법을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
34 : 압축막 22 : 채널
20 : 기판 24 : 소스 영역
26 : 드레인 영역 28 : 게이트

Claims (15)

  1. a) 채널(channel)과,
    b) 상기 채널 아래의 언더컷 영역(undercut area)과,
    c) 상기 채널 상에 배치된 게이트 전극(gate electrode)과,
    d) 상기 언더컷 영역 내의 압축막(compressive film)
    을 포함하며,
    상기 압축 박막은 상기 게이트 전극 아래의 상기 채널 영역 내에 수직 응력(longitudinal stress)을 생성하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 PFET이고, 상기 채널의 상부 부분은 수직 압축 응력(longitudinal compressive stress) 하에 있는 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 트랜지스터는 NFET이고, 상기 채널의 상부 부분은 수직 인장 응력(longitudinal tensile stress) 하에 있는 전계 효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 트랜지스터는 PFET이고, 상기 언더컷 영역은 상기 채널의 단부 아래에 배치되는 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 트랜지스터는 NFET이고, 상기 언더컷 영역은 상기 채널의 중간 부분 아래에 배치되는 전계 효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 트랜지스터는 PFET이고, 상기 트랜지스터는 소스(source) 아래의 언더컷 영역 및 드레인(drain) 아래의 언더컷 영역을 포함하는 전계 효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 압축막은 산화 폴리실리콘, 산화 비정질 실리콘, 실리콘 질화물, 산화 SiGe, 및 열 실리콘 이산화물(thermal silicon dioxide)로 이루어진 그룹에서 선택된 재료로 이루어지는 전계 효과 트랜지스터.
  8. 수직 응력 상태의 전류 채널을 갖는 전계 효과 트랜지스터의 제조 방법에 있어서,
    a) 상기 채널 아래에 언더컷 영역을 형성하는 단계와,
    b) 상기 채널 내에 수직 응력이 생성되도록 상기 언더컷 영역 내에 압축막을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 언더컷 영역 상기 채널의 단부(end)에 위치되는 전계 효과 트랜지스터의 제조 방법.
  10. 제 8 항에 있어서,
    상기 언더컷 영역은 상기 채널의 중간 부분 아래에 위치되는 전계 효과 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 채널은 상기 중간 부분이 탈착되어 있는 전계 효과 트랜지스터의 제조 방법.
  12. 제 8 항에 있어서,
    상기 채널 아래에서부터 매립형 산화물 층(buried oxide layer)을 에칭하여 상기 언더컷 영역을 형성하는 전계 효과 트랜지스터의 제조 방법.
  13. 제 8 항에 있어서,
    폴리실리콘을 증착한 다음 상기 폴리실리콘을 산화하는 것에 의해 상기 압축막을 형성하는 전계 효과 트랜지스터의 제조 방법.
  14. a) 매립형 산화물 층과,
    b) 상기 매립형 산화물 층 상에 배치된 채널과,
    c) 상기 채널 아래의 언더컷 영역과,
    d) 상기 채널 상에 배치된 게이트 전극과,
    e) 상기 언더컷 영역 내의 압축막
    을 포함하며,
    상기 압축 박막은 상기 게이트 전극 아래의 상기 채널 영역 내에 수직 응력을 발생시키는 전계 효과 트랜지스터.
  15. 제 14 항에 있어서,
    상기 언더컷 영역은 에칭된 매립형 산화물 재료 영역인 전계 효과 트랜지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101408743B1 (ko) * 2007-12-11 2014-06-18 삼성전자주식회사 반도체 패키지 및 반도체 패키지 제조 방법

Families Citing this family (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7041575B2 (en) * 2003-04-29 2006-05-09 Micron Technology, Inc. Localized strained semiconductor on insulator
US7115480B2 (en) 2003-05-07 2006-10-03 Micron Technology, Inc. Micromechanical strained semiconductor by wafer bonding
US6987037B2 (en) * 2003-05-07 2006-01-17 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
US7662701B2 (en) * 2003-05-21 2010-02-16 Micron Technology, Inc. Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers
US7008854B2 (en) * 2003-05-21 2006-03-07 Micron Technology, Inc. Silicon oxycarbide substrates for bonded silicon on insulator
US7501329B2 (en) * 2003-05-21 2009-03-10 Micron Technology, Inc. Wafer gettering using relaxed silicon germanium epitaxial proximity layers
US7273788B2 (en) * 2003-05-21 2007-09-25 Micron Technology, Inc. Ultra-thin semiconductors bonded on glass substrates
US7081395B2 (en) * 2003-05-23 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon strain engineering accomplished via use of specific shallow trench isolation fill materials
US7202118B1 (en) * 2003-06-13 2007-04-10 Advanced Micro Devices, Inc. Fully depleted SOI MOSFET arrangement with sunken source/drain regions
US7439158B2 (en) * 2003-07-21 2008-10-21 Micron Technology, Inc. Strained semiconductor by full wafer bonding
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US7410846B2 (en) * 2003-09-09 2008-08-12 International Business Machines Corporation Method for reduced N+ diffusion in strained Si on SiGe substrate
US6887751B2 (en) 2003-09-12 2005-05-03 International Business Machines Corporation MOSFET performance improvement using deformation in SOI structure
US6872641B1 (en) * 2003-09-23 2005-03-29 International Business Machines Corporation Strained silicon on relaxed sige film with uniform misfit dislocation density
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
JP4004448B2 (ja) * 2003-09-24 2007-11-07 富士通株式会社 半導体装置およびその製造方法
US7119403B2 (en) * 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US8008724B2 (en) * 2003-10-30 2011-08-30 International Business Machines Corporation Structure and method to enhance both nFET and pFET performance using different kinds of stressed layers
US7129126B2 (en) * 2003-11-05 2006-10-31 International Business Machines Corporation Method and structure for forming strained Si for CMOS devices
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7029964B2 (en) 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7198995B2 (en) * 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7118999B2 (en) * 2004-01-16 2006-10-10 International Business Machines Corporation Method and apparatus to increase strain effect in a transistor channel
US7381609B2 (en) * 2004-01-16 2008-06-03 International Business Machines Corporation Method and structure for controlling stress in a transistor channel
US7202132B2 (en) 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices
US8450806B2 (en) * 2004-03-31 2013-05-28 International Business Machines Corporation Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby
US7005302B2 (en) * 2004-04-07 2006-02-28 Advanced Micro Devices, Inc. Semiconductor on insulator substrate and devices formed therefrom
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
JP4102334B2 (ja) * 2004-06-16 2008-06-18 株式会社東芝 半導体装置及びその製造方法
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
JP4568041B2 (ja) * 2004-07-05 2010-10-27 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7329941B2 (en) * 2004-07-20 2008-02-12 International Business Machines Corporation Creating increased mobility in a bipolar device
US7384829B2 (en) * 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US7268399B2 (en) * 2004-08-31 2007-09-11 Texas Instruments Incorporated Enhanced PMOS via transverse stress
WO2006030505A1 (ja) * 2004-09-16 2006-03-23 Fujitsu Limited Ｍｏｓ型電界効果トランジスタ及びその製造方法
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
JP2006165335A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 半導体装置
US7348635B2 (en) * 2004-12-10 2008-03-25 International Business Machines Corporation Device having enhanced stress state and related methods
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
FR2881273B1 (fr) * 2005-01-21 2007-05-04 St Microelectronics Sa Procede de formation d'un substrat semi-conducteur de circuit integre
US7256081B2 (en) * 2005-02-01 2007-08-14 International Business Machines Corporation Structure and method to induce strain in a semiconductor device channel with stressed film under the gate
US7224033B2 (en) 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
JP4888385B2 (ja) * 2005-03-01 2012-02-29 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2006269473A (ja) * 2005-03-22 2006-10-05 Seiko Epson Corp 半導体装置および昇圧回路
JP2006278754A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US20060226492A1 (en) * 2005-03-30 2006-10-12 Bich-Yen Nguyen Semiconductor device featuring an arched structure strained semiconductor layer
US7396724B2 (en) * 2005-03-31 2008-07-08 International Business Machines Corporation Dual-hybrid liner formation without exposing silicide layer to photoresist stripping chemicals
US7545004B2 (en) * 2005-04-12 2009-06-09 International Business Machines Corporation Method and structure for forming strained devices
US7262484B2 (en) * 2005-05-09 2007-08-28 International Business Machines Corporation Structure and method for performance improvement in vertical bipolar transistors
JP4630733B2 (ja) * 2005-05-31 2011-02-09 株式会社東芝 半導体装置
FR2887370B1 (fr) * 2005-06-17 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un transistor isole a canal contraint
US7892905B2 (en) * 2005-08-02 2011-02-22 Globalfoundries Singapore Pte. Ltd. Formation of strained Si channel and Si1-xGex source/drain structures using laser annealing
JP2007073799A (ja) * 2005-09-08 2007-03-22 Seiko Epson Corp 半導体装置
JP2007073800A (ja) * 2005-09-08 2007-03-22 Seiko Epson Corp 半導体装置
US7759739B2 (en) * 2005-10-27 2010-07-20 International Business Machines Corporation Transistor with dielectric stressor elements
US7221024B1 (en) * 2005-10-27 2007-05-22 International Business Machines Corporation Transistor having dielectric stressor elements for applying in-plane shear stress
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US20070099360A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation Integrated circuits having strained channel field effect transistors and methods of making
US7307320B2 (en) 2005-11-07 2007-12-11 Samsung Electronics Co., Ltd. Differential mechanical stress-producing regions for integrated circuit field effect transistors
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7348638B2 (en) * 2005-11-14 2008-03-25 International Business Machines Corporation Rotational shear stress for charge carrier mobility modification
US20100010692A1 (en) * 2005-11-14 2010-01-14 Honeywell International Inc. Integrating avionics system with single event upset autonomous recovery
US7476938B2 (en) * 2005-11-21 2009-01-13 International Business Machines Corporation Transistor having dielectric stressor elements at different depths from a semiconductor surface for applying shear stress
US7659581B2 (en) * 2005-11-30 2010-02-09 International Business Machines Corporation Transistor with dielectric stressor element fully underlying the active semiconductor region
US7564081B2 (en) 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7544584B2 (en) * 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
US7691698B2 (en) 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
US20070224838A1 (en) * 2006-03-27 2007-09-27 Honeywell International Inc. Method of straining a silicon island for mobility improvement
US7566605B2 (en) * 2006-03-31 2009-07-28 Intel Corporation Epitaxial silicon germanium for reduced contact resistance in field-effect transistors
US7608489B2 (en) * 2006-04-28 2009-10-27 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7615418B2 (en) * 2006-04-28 2009-11-10 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US7462916B2 (en) * 2006-07-19 2008-12-09 International Business Machines Corporation Semiconductor devices having torsional stresses
JP2008028357A (ja) * 2006-07-24 2008-02-07 Hynix Semiconductor Inc 半導体素子及びその製造方法
US7485544B2 (en) * 2006-08-02 2009-02-03 Micron Technology, Inc. Strained semiconductor, devices and systems and methods of formation
US8962447B2 (en) * 2006-08-03 2015-02-24 Micron Technology, Inc. Bonded strained semiconductor with a desired surface orientation and conductance direction
US7968960B2 (en) 2006-08-18 2011-06-28 Micron Technology, Inc. Methods of forming strained semiconductor channels
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US7462522B2 (en) * 2006-08-30 2008-12-09 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
US8754446B2 (en) * 2006-08-30 2014-06-17 International Business Machines Corporation Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material
US7829407B2 (en) 2006-11-20 2010-11-09 International Business Machines Corporation Method of fabricating a stressed MOSFET by bending SOI region
US7572712B2 (en) 2006-11-21 2009-08-11 Chartered Semiconductor Manufacturing, Ltd. Method to form selective strained Si using lateral epitaxy
JP2008153515A (ja) * 2006-12-19 2008-07-03 Fujitsu Ltd Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置
US7538391B2 (en) * 2007-01-09 2009-05-26 International Business Machines Corporation Curved FINFETs
US20080173950A1 (en) * 2007-01-18 2008-07-24 International Business Machines Corporation Structure and Method of Fabricating Electrical Structure Having Improved Charge Mobility
US7615435B2 (en) * 2007-07-31 2009-11-10 International Business Machines Corporation Semiconductor device and method of manufacture
US7525162B2 (en) * 2007-09-06 2009-04-28 International Business Machines Corporation Orientation-optimized PFETS in CMOS devices employing dual stress liners
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) * 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US7737498B2 (en) * 2008-05-07 2010-06-15 International Business Machines Corporation Enhanced stress-retention silicon-on-insulator devices and methods of fabricating enhanced stress retention silicon-on-insulator devices
US20100019322A1 (en) * 2008-07-23 2010-01-28 International Business Machines Corporation Semiconductor device and method of manufacturing
US8218353B1 (en) 2009-09-16 2012-07-10 Altera Corporation Memory element circuitry with stressed transistors
US8084822B2 (en) * 2009-09-30 2011-12-27 International Business Machines Corporation Enhanced stress-retention fin-FET devices and methods of fabricating enhanced stress retention fin-FET devices
US8138523B2 (en) * 2009-10-08 2012-03-20 International Business Machines Corporation Semiconductor device having silicon on stressed liner (SOL)
US8138791B1 (en) * 2010-01-27 2012-03-20 Altera Corporation Stressed transistors with reduced leakage
US8598006B2 (en) * 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
US8647935B2 (en) 2010-12-17 2014-02-11 International Business Machines Corporation Buried oxidation for enhanced mobility
CN102184847B (zh) * 2011-04-22 2017-02-22 上海华虹宏力半导体制造有限公司 半导体结构及形成方法、pmos晶体管及形成方法
CN103855025B (zh) * 2012-12-05 2017-06-13 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其制作方法
CN103745928B (zh) * 2013-12-24 2016-08-24 上海新傲科技股份有限公司 具有应变沟道的晶体管制备方法以及具有应变沟道的晶体管
CN108122992B (zh) * 2016-11-28 2020-04-17 昆山工研院新型平板显示技术中心有限公司 沟道层结构及制备方法、以及薄膜晶体管器件及制备方法
KR102510397B1 (ko) * 2017-09-01 2023-03-16 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 디스플레이 장치
US10374089B2 (en) 2017-12-22 2019-08-06 International Business Machines Corporation Tensile strain in NFET channel
KR102563569B1 (ko) * 2021-07-12 2023-08-04 한양대학교 산학협력단 컴팩트 드레인 및 이종 물질 구조에 기반하는 트랜지스터

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376286B1 (en) * 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6624478B2 (en) * 2002-01-30 2003-09-23 International Business Machines Corporation High mobility transistors in SOI and method for forming
US6680240B1 (en) * 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101408743B1 (ko) * 2007-12-11 2014-06-18 삼성전자주식회사 반도체 패키지 및 반도체 패키지 제조 방법

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