KR100507699B1 - Method for manufacturing semiconductor flash memory cell - Google Patents
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Abstract
본 발명은 혼합 이온주입 방법과 저온 어닐을 이용한 반도체 플래시 메모리 셀의 제조방법에 관하여 개시한다. 본 발명은, 자기정렬 소오스 식각을 수행하여 공통 소오스 라인에 형성된 트렌치형 소자분리막을 제거하고, 혼합 이온주입 방법을 이용하여 상기 공통 소오스 라인 영역에 제1차 및 제2차 이온주입을 수행하고, 상기 2차 이온주입된 불순물만을 선택적으로 활성화하기 위하여 저온 어닐을 실시한 후, 소오스/드레인을 형성하기 위하여 제3차 이온주입을 수행하는 반도체 플래시 메모리 셀 제조방법을 제공한다. 본 발명에 의하면, 도펀트들의 게더링 효과로 인한 결함이 발생되는 것을 방지할 수 있고, 자기정렬 소오스 식각에서 발생하는 소오스 영역의 경사로 인한 저항을 낮출 수 있으며, 도펀트의 TED(Transient Enhanced Diffusion)를 효과적으로 억제할 수 있다.The present invention discloses a method of manufacturing a semiconductor flash memory cell using a mixed ion implantation method and a low temperature annealing. According to an embodiment of the present invention, a trench type isolation layer formed in a common source line is removed by performing self-aligned source etching, and primary and secondary ion implantations are performed in the common source line region using a mixed ion implantation method. Provided is a method of manufacturing a semiconductor flash memory cell in which low temperature annealing is performed to selectively activate only the secondary ion implanted impurities, followed by a third ion implantation to form a source / drain. According to the present invention, defects due to the gathering effect of the dopants can be prevented, resistance due to the inclination of the source region generated in the self-aligned source etching can be lowered, and TED (Transient Enhanced Diffusion) of the dopant can be effectively suppressed. can do.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 플래시 메모리 셀의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of manufacturing a semiconductor flash memory cell.
플래시 메모리 소자를 제조함에 있어서, 일반적으로 소자분리 공정으로 얕은 트렌치 소자분리(Shallow Trench Isolation; 이하 'STI'라 함) 공정을 이용하여 플래시 메모리 셀을 구현하고 있는데, 플로팅 게이트의 격리를 위한 마스크 패터닝이 고집적화되는 설계 특성상 0.15㎛ 이하의 작은 스페이스(space) 구현시에 마스크 작업 등의 문제가 더욱 어려워지고 있으므로 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래시 메모리 제조 공정의 난이도가 한층 높아지고 있다. In manufacturing a flash memory device, a flash memory cell is generally implemented using a shallow trench isolation (STI) process as a device isolation process, and mask patterning for isolation of a floating gate is performed. Due to this highly integrated design characteristic, a problem such as masking becomes more difficult when a small space of 0.15 μm or less is realized, and thus, the difficulty of a flash memory manufacturing process in which a uniform floating gate is an important factor is increasing.
이러한 이유로 자기정렬 플로팅 게이트(Self Aligned Floating Gate; 이하 'SAFG'라 함)를 이용하여 플래시 메모리 소자를 구현하고 있으나, 이러한 SAFG를 이용한 셀의 형성에 있어서 SAFG의 특성상 셀 소오스 형성을 자기정렬 소오스(Self Aligned Source; 이하 'SAS'라 함)를 이용하여 형성하고 이렇게 형성된 SAS 영역에 셀 소오스를 형성하고 있다. 그러나, SAS 식각의 영향으로 소오스 영역에 경사(slope)가 발생하고 이렇게 형성된 경사(slope)에 의해서 셀 영역내 소오스 영역의 저항이 급격히 증가하는 원인이 되고 있다. 이렇게 형성된 저항을 감소시키기 위하여 일반적으로 고전류 이온 주입기(high current ion implanter)를 이용하여 과도한 접합을 형성 이온주입을 실시하고 있으나, 이것 역시 활성화되지 못하고 접합영역내에 잔류하는 도펀트(dopant)들의 게더링 효과(gathering effect)로 인하여 결함(defect) 형성의 원인으로 되어 누설 전류 특성을 취약하게 하고 있다. For this reason, a flash memory device is implemented using a self-aligned floating gate (SAFG). However, in the formation of a cell using the SAFG, a cell source is formed by a self-aligned source. It is formed using a Self Aligned Source (hereinafter referred to as a 'SAS'), and a cell source is formed in the SAS region thus formed. However, due to SAS etching, slopes are generated in the source region, and the slopes thus formed cause a rapid increase in resistance of the source region in the cell region. In order to reduce the resistance thus formed, ion implantation is performed by using a high current ion implanter. However, the gathering effect of dopants remaining in the junction region that is not activated is also maintained. Due to the gathering effect, defects are formed and the leakage current characteristics are weak.
또 다른 방법으로 기존 후속 열처리에 비해 과도한 열처리를 통하여 접합 영역내에 활성화되지 못한 도펀트의 활성화를 극대화하는 방법이 있으나, 이 방법 역시 문턱전압 조절 도펀트(threshold voltage adjust dopant)의 TED(Transient Enhanced Diffusion)를 제어할 수 없어 문턱전압이 낮아지는 현상(NMOS의 경우)을 피할 수 없다.Another method is to maximize the activation of dopants that are not activated in the junction region through excessive heat treatment, compared to the existing subsequent heat treatment, but this method also uses the transient enhanced diffusion (TED) of the threshold voltage adjust dopant. Uncontrollable, the threshold voltage lowers (in the case of NMOS) is inevitable.
본 발명이 이루고자 하는 기술적 과제는 도펀트들의 게더링 효과로 인한 결함이 발생되는 것을 방지할 수 있고, 자기정렬 소오스 식각에서 발생하는 소오스 영역의 경사로 인한 저항을 낮출 수 있으며, 도펀트의 TED를 효과적으로 억제할 수 있는 플래시 메모리 셀의 제조방법을 제공함에 있다. The technical problem to be achieved by the present invention is to prevent the defects due to the gathering effect of the dopants, to reduce the resistance due to the slope of the source region generated in the self-aligned source etching, it is possible to effectively suppress the TED of the dopant The present invention provides a method of manufacturing a flash memory cell.
상기 기술적 과제를 달성하기 위하여 본 발명은, (a) 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 반사방지 코팅막을 형성하는 단계와, (b) 상기 반도체 기판에 공통 소오스 라인을 형성하기 위하여 자기정렬 소오스 식각 공정을 이용하여 상기 공통 소오스 라인이 형성될 영역에 있는 소자분리막을 식각하는 단계와, (c) 상기 공통 소오스 라인이 형성될 영역에 제1 불순물을 이온주입하는 단계와, (d) 상기 공통 소오스 라인이 형성될 영역에 상기 제1 불순물보다 질량이 작은 동일 타입의 제2 불순물을 이온주입하는 단계 및 (e) 소오스/드레인을 형성하기 위하여 소오스/드레인이 형성될 영역에 제3 불순물을 이온주입하는 단계를 포함하되, 상기 제1 불순물과 상기 제3 불순물은 동일한 종류의 불순물인 것을 특징으로 하는 반도체 플래시 메모리 셀의 제조방법을 제공한다.In order to achieve the above technical problem, the present invention comprises the steps of (a) forming a tunnel oxide film, a floating gate, a dielectric film, a control gate and an antireflective coating film on a semiconductor substrate, and (b) forming a common source line on the semiconductor substrate. Etching the device isolation film in the region where the common source line is to be formed by using a self-aligned source etching process to form the oxide, and (c) ion implanting first impurities into the region where the common source line is to be formed; (d) ion implanting a second impurity of the same type having a smaller mass than the first impurity in a region where the common source line is to be formed, and (e) a region where the source / drain is to be formed to form a source / drain Ion implanting a third impurity into the semiconductor substrate, wherein the first impurity and the third impurity are impurities of the same kind. It provides a method of making a flash memory cell body.
상기 (d) 단계의 이온주입은 상기 (c) 단계의 이온주입보다 투영범위가 작도록 실시하고, 상기 (e) 단계의 이온주입은 상기 (d) 단계의 이온주입보다 투영범위가 작도록 실시한다. 상기 제1 불순물은 비소(As)이고, 상기 제2 불순물은 인(P)일 수 있다.The ion implantation of step (d) is performed so that the projection range is smaller than the ion implantation of step (c), and the ion implantation of step (e) is performed so that the projection range is smaller than the ion implantation of step (d). do. The first impurity may be arsenic (As), and the second impurity may be phosphorus (P).
상기 자기정렬 소오스 식각은 식각 가스로 CF4 가스 및 Ar 가스를 사용하고, 압력은 200 내지 400mT로 하며, 고주파 파워는 1000 내지 1200W로 유지하여 30 내지 50초 동안 실시한다.The self-aligned source etching is performed using CF 4 gas and Ar gas as an etching gas, the pressure is 200 to 400mT, and the high frequency power is maintained at 1000 to 1200W for 30 to 50 seconds.
상기 (a) 단계는, (f) 반도체 기판의 소자분리영역에 상기 반도체 기판의 표면보다 높게 돌출된 돌출부를 구비하는 트렌치형 소자분리막을 형성하는 단계와, (g) 상기 반도체 기판 상에 터널 산화막을 형성하는 단계와, (h) 상기 터널 산화막이 형성된 상기 반도체 기판 상에 상기 돌출부에 의해 격리되는 플로팅 게이트용 도전막을 형성하는 단계와, (i) 상기 플로팅 게이트용 도전막 사이에 형성된 상기 트렌치형 소자분리막의 돌출부를 식각하는 단계와, (j) 상기 반도체 기판 상에 유전체막, 컨트롤 게이트용 도전막 및 반사방지 코팅막을 증착하는 단계 및 (k) 상기 반사방지 코팅막, 상기 컨트롤 게이트용 도전막, 상기 유전체막 및 상기 플로팅 게이트용 도전막을 패터닝하는 단계를 포함한다. In the step (a), (f) forming a trench type device isolation layer having a protrusion protruding higher than the surface of the semiconductor substrate in the device isolation region of the semiconductor substrate, and (g) a tunnel oxide film on the semiconductor substrate. Forming (h) forming a conductive film for floating gates isolated by the protrusions on the semiconductor substrate on which the tunnel oxide film is formed, and (i) the trench type formed between the conductive films for floating gates. Etching the protrusions of the device isolation layer, (j) depositing a dielectric film, a control gate conductive film and an antireflective coating film on the semiconductor substrate, and (k) the antireflective coating film, the conductive gate conductive film, Patterning the dielectric film and the conductive film for the floating gate.
상기 (f) 단계는, 상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계와, 소자분리영역을 정의하는 마스크를 사용하여 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 패터닝된 상기 패드 질화막의 상부 표면까지 상기 트렌치를 매립하는 트렌치형 소자분리막을 형성하는 단계와, 상기 트렌치 측벽을 산화막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계 및 상기 패드 산화막을 제거하는 단계를 포함한다. The step (f) may include forming a pad oxide film and a pad nitride film on the semiconductor substrate, and etching the pad nitride film, the pad oxide film, and the semiconductor substrate using a mask defining a device isolation region to form a trench. Forming a trench type isolation layer that fills the trench to an upper surface of the pad nitride film, forming an oxide film on the sidewalls of the trench, removing the pad nitride film, and removing the pad oxide film Removing the step.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. In the drawings, the thickness and size of each layer are exaggerated for clarity and convenience of explanation. Like numbers refer to like elements in the figures.
도 1은 반도체 플래시 메모리 셀의 레이 아웃도이다. 도 2 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 셀의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 2 내지 도 8은 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도들이고, 도 9 내지 도 11은 도 1의 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다. 도 1에서 참조부호 '140' 및 '150'은 '워드라인' 및 '비트라인'을 각각 나타내며, 도 1에서 점선으로 표시한 비트라인(150)은 단지 설명의 편의를 위하여 도시하였다. 1 is a layout view of a semiconductor flash memory cell. 2 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor flash memory cell according to a preferred embodiment of the present invention. 2 to 8 are cross-sectional views taken along the line II ′ of FIG. 1, and FIGS. 9 to 11 are cross-sectional views taken along the line II-II ′ of FIG. 1. In FIG. 1, reference numerals '140' and '150' denote 'word lines' and 'bit lines', respectively, and the bit lines 150 indicated by dotted lines in FIG. 1 are shown for convenience of description only.
도 2를 참조하면, 반도체 기판(100) 상에 반도체 기판(100) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(102)을 형성한다. 패드 산화막(102)은 건식 또는 습식 산화 방식으로 형성하며, 750℃∼900℃의 온도범위에서 70Å∼100Å 정도의 두께로 형성하는 것이 바람직하다. Referring to FIG. 2, a pad oxide layer 102 is formed on the semiconductor substrate 100 to suppress or defect-treat crystal defects on the upper surface of the semiconductor substrate 100. The pad oxide film 102 is formed by a dry or wet oxidation method, and is preferably formed to a thickness of about 70 Pa to about 100 Pa in the temperature range of 750 ° C to 900 ° C.
패드 산화막(102) 상에 패드 질화막(104)을 증착한다. 패드 질화막(104)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성하며, 후속 공정에 의해 형성되는 트렌치 절연막(112)의 돌출부가 충분히 높이 돌출될 수 있는 정도의 두께, 예컨대 2500Å∼3500Å 정도의 두께로 형성하는 것이 바람직하다. The pad nitride film 104 is deposited on the pad oxide film 102. The pad nitride film 104 is formed by a Low Pressure-Chemical Vapor Deposition (LP-CVD) method, and has a thickness such that the protrusion of the trench insulating film 112 formed by a subsequent process can protrude sufficiently high, for example, 2500Å to 35003 It is preferable to form in the thickness of the grade.
이어서, 소자분리막 형성을 위한 패터닝을 통해 반도체 기판(100) 내에 트렌치(106)를 형성하여 소자분리 영역과 액티브 영역을 정의한다. 즉, 소자분리영역을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 패드 질화막(104), 패드 산화막(102) 및 반도체 기판(100)을 식각하여 트렌치(106)를 형성한다. 이때, 반도체 기판(100) 내에 형성된 트렌치(106)는 소정 각도 범위의 기울기(slope)(θ)를 갖도록 형성한다. 예컨대, 75°∼85°범위의 각도로 경사지게 형성한다. Subsequently, a trench 106 is formed in the semiconductor substrate 100 through patterning for forming an isolation layer to define an isolation region and an active region. That is, a photoresist pattern (not shown) defining an isolation region is formed, and the pad nitride film 104, the pad oxide film 102, and the semiconductor substrate 100 are etched using the photoresist pattern as an etching mask. 106). In this case, the trench 106 formed in the semiconductor substrate 100 is formed to have a slope θ of a predetermined angle range. For example, it is formed to be inclined at an angle in the range of 75 ° to 85 °.
트렌치(106) 측벽 및 바닥의 식각 손상을 보상하고, 트렌치(106) 상부 및 바닥 코너를 라운딩(rounding) 처리하고, 액티브 영역의 임계 치수(Critical Dimension; CD)를 줄이기 위하여 트렌치(106) 내벽에 희생 산화막(미도시)을 형성한다. 상기 희생 산화막은 건식 산화 방식으로 형성하며, 1000℃∼1150℃ 정도의 온도 범위에서 150Å∼250Å 정도의 두께로 형성하는 것이 바람직하다. Into the trench 106 inner wall to compensate for etch damage in the trench 106 sidewalls and bottom, rounding the top and bottom corners of the trench 106, and reducing the critical dimension (CD) of the active area. A sacrificial oxide film (not shown) is formed. The sacrificial oxide film is formed by a dry oxidation method, and is preferably formed in a thickness of about 150 Pa to 250 Pa in a temperature range of about 1000 ° C to 1150 ° C.
도 3을 참조하면, 상기 희생 산화막을 식각액을 사용하여 제거한 후, 측벽 산화를 진행하여 트렌치(106) 내에 상기 희생 산화막보다 더 두껍게 측벽 산화막(108)을 형성한다. 상기 희생 산화막은 DHF 용액(Diluted HF; 예를 들면, 물과 HF가 50:1 정도의 비율로 희석된 HF 용액) 또는 BOE 용액(Buffer Oxide Etchant; 예를 들면, HF와 NH4F가 100:1 또는 300:1 정도로 혼합된 용액)을 사용하여 제거할 수 있다. 측벽 산화막(108) 형성 공정은 트렌치(106) 측벽을 항아리형으로 변형시키면서 트렌치(106) 상부 코너가 라운딩되도록 하며, 패드 산화막(102) 두께를 증가시킨다. 측벽 산화막(108)은 습식 산화 방식을 이용하여 750℃∼850℃ 정도의 온도 범위에서 300Å∼450Å 정도의 두께로 형성하는 것이 바람직하다.Referring to FIG. 3, after the sacrificial oxide film is removed using an etchant, sidewall oxidation is performed to form the sidewall oxide film 108 in the trench 106 to be thicker than the sacrificial oxide film. The sacrificial oxide film may be a DHF solution (Diluted HF; for example, HF solution diluted with water and HF at a ratio of about 50: 1) or a BOE solution (Buffer Oxide Etchant; for example, HF and NH 4 F is 100: 1 or 300: 1 mixed solution). The process of forming the sidewall oxide layer 108 causes the upper corner of the trench 106 to be rounded while deforming the trench 106 sidewall into a jar shape, and increases the thickness of the pad oxide layer 102. The sidewall oxide film 108 is preferably formed to have a thickness of about 300 Pa to 450 Pa in a temperature range of about 750 ° C. to 850 ° C. using a wet oxidation method.
전체 구조 상부에 라이너(110)를 형성한다. 라이너(110)는 후속 공정에서 형성되는 트렌치 절연막(112)과의 접착을 강화하고, 후속 식각 공정에 의해 트렌치 절연막(112)과 반도체 기판(100) 사이가 움푹 파여서 형성되는 모트(moat) 또는 덴트(dent) 현상을 방지하는 역할을 한다. 라이너(110)는 고온 산화막(High Temperature Oxide; HTO)으로 형성하는 것이 바람직하다. 예컨대 SiH2Cl2(dichlorosilane; DCS)와 산소를 반응시켜 고온(예컨대, 1000℃∼1100℃ 정도의 온도)에서 증착하여 형성한다. 라이너(110)는 100Å∼120Å 정도의 두께로 형성한다.The liner 110 is formed on the entire structure. The liner 110 may enhance the adhesion to the trench insulating layer 112 formed in a subsequent process, and may be formed by a pit formed between the trench insulating layer 112 and the semiconductor substrate 100 by a subsequent etching process. It prevents the dent phenomenon. The liner 110 may be formed of a high temperature oxide (HTO). For example, SiH 2 Cl 2 (dichlorosilane; DCS) is reacted with oxygen and formed at a high temperature (for example, a temperature of about 1000 ° C. to 1100 ° C.). The liner 110 is formed to a thickness of about 100 kPa to about 120 kPa.
도 4를 참조하면, 트렌치 절연막(112)을 증착하여 상기 트렌치(106)내를 매립한다. 이때, 트렌치 절연막(112)은 트렌치(106)내를 충분히 매립하면서 패드 질화막(104)의 상부 표면 위까지 충분히 증착되는 정도의 두께, 예컨대 5000Å∼10000Å 정도의 두께로 증착한다. 트렌치 절연막(112)은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 트렌치(106) 내에 보이드(void) 등이 형성되지 않도록 매립한다. Referring to FIG. 4, the trench insulating layer 112 is deposited to fill the trench 106. At this time, the trench insulating film 112 is deposited to a thickness that is sufficiently deposited on the upper surface of the pad nitride film 104 while filling the trench 106 sufficiently, for example, a thickness of about 5000 kPa to about 10000 kPa. The trench insulating film 112 is preferably formed of an HDP (High Density Plasma) oxide film, and is buried so that voids or the like are not formed in the trench 106.
이어서, 트렌치 절연막(112) 및 라이너(110)를 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 화학기계적 연마 공정은 패드 질화막(104)이 노출될 때까지 진행하는 것이 바람직하다. Subsequently, the trench insulating layer 112 and the liner 110 are planarized by chemical mechanical polishing. The chemical mechanical polishing process is preferably performed until the pad nitride film 104 is exposed.
도 5를 참조하면, 패드 질화막(104)을 제거한다. 패드 질화막(104)은 스트립(strip) 공정을 이용하여 제거할 수 있다. 예컨대, 인산(H3PO4) 용액을 사용하여 제거할 수 있다.Referring to FIG. 5, the pad nitride film 104 is removed. The pad nitride film 104 may be removed using a strip process. For example, it can be removed using a solution of phosphoric acid (H 3 PO 4 ).
웰 정션(well junction) 형성과 문턱전압 조절을 위하여 이온주입을 실시한다. 웰 정션, 즉 PMOS와 NMOS로 사용할 영역 형성을 위한 이온주입은 고에너지를 사용하여 실시하고, 문턱전압 조절을 위한 이온주입은 웰 형성을 위한 이온주입보다는 낮은 정도의 에너지를 사용하여 이온주입을 실시한다. Ion implantation is performed for well junction formation and threshold voltage regulation. Ion implantation to form well junctions, that is, regions to be used as PMOS and NMOS, is carried out using high energy, and ion implantation to control threshold voltage is carried out using a lower level of energy than ion implantation to form wells. do.
도 6을 참조하면, 패드 산화막(102)을 제거한다. 패드 산화막(102)을 제거할 때, 라이너(110) 및 트렌치 절연막(112)도 어느 정도 리세스(recess)되어 상부가 돌출된 구조를 갖는 트렌치 절연막(112)이 형성되게 된다. Referring to FIG. 6, the pad oxide film 102 is removed. When the pad oxide layer 102 is removed, the liner 110 and the trench insulating layer 112 are also recessed to some extent to form the trench insulating layer 112 having a structure in which the upper portion protrudes.
도 7을 참조하면, 터널 산화막(114)을 형성한다. 터널 산화막(114)은 습식 산화 방식을 이용하여 형성하는 것이 바람직하다. 예컨대, 750℃∼800℃ 정도의 온도에서 습식 산화를 진행하고 900℃∼910℃ 정도의 온도에서 질소(N2) 분위기에서 20∼30분간 어닐링을 진행하여 형성한다.Referring to FIG. 7, a tunnel oxide film 114 is formed. The tunnel oxide film 114 is preferably formed using a wet oxidation method. For example, wet oxidation is performed at a temperature of about 750 ° C to 800 ° C, and annealing is performed for 20 to 30 minutes in a nitrogen (N 2 ) atmosphere at a temperature of about 900 ° C to 910 ° C.
이어서, 플로팅 게이트로 사용될 제1 폴리실리콘막(116)을 증착한다. 제1 폴리실리콘막(116)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성한다. 이때, 제1 폴리실리콘막(116)의 그레인 크기(grain size)가 최소화되도록 증착하는 것이 바람직하다. 제1 폴리실리콘막(116)은 580 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력 조건에서 형성한다.Subsequently, a first polysilicon film 116 to be used as a floating gate is deposited. The first polysilicon film 116 is formed by a low pressure-chemical vapor deposition (LP-CVD) method using SiH 4 or Si 2 H 6 and PH 3 gases. At this time, it is preferable to deposit so that the grain size of the first polysilicon film 116 is minimized. The first polysilicon film 116 is formed at a temperature of about 580 to 620 ° C. and a low pressure of about 0.1 to 3 Torr.
다음에, 제1 폴리실리콘막(116)을 트렌치 절연막(112)의 돌출부가 노출될 때 까지 화학기계적 연마하여 제1 폴리실리콘막(116)이 트렌치 절연막(112)에 의해 완전히 고립될 수 있도록 한다. 상기 제1 폴리실리콘막(116)의 화학기계적 연마에 의하여 제1 폴리실리콘막(116)은 1000Å∼1400Å 정도의 균일한 두께를 갖는다. Next, the first polysilicon film 116 is chemically mechanically polished until the protrusion of the trench insulating film 112 is exposed so that the first polysilicon film 116 can be completely isolated by the trench insulating film 112. . By chemical mechanical polishing of the first polysilicon film 116, the first polysilicon film 116 has a uniform thickness of about 1000 kPa to about 1400 kPa.
도 8을 참조하면, 제1 폴리실리콘막(116) 사이에 돌출된 트렌치 절연막(112)을 원하는 타겟(target)만큼 식각한다. 이로써, 트렌치 절연막(112)의 돌출부와 접하던 제1 폴리실리콘막(116)의 측벽이 노출되면서 제1 폴리실리콘막(116)의 노출 면적이 증가하여 커플링 비를 높일 수 있다. Referring to FIG. 8, the trench insulating layer 112 protruding between the first polysilicon layers 116 is etched by a desired target. As a result, the sidewall of the first polysilicon layer 116, which is in contact with the protrusion of the trench insulating layer 112, may be exposed to increase the exposed area of the first polysilicon layer 116, thereby increasing the coupling ratio.
이어서, 플로팅 게이트(116) 및 트렌치 절연막(112) 상부에 유전체막(118)을 형성한다. 유전체막(118)은 산화막/질화막/산화막/질화막 형태의 구조, 즉 ONON(SiO2/Si3N4/SiO2/Si3N4) 구조로 형성하는 것이 바람직하다. 유전체막(118)의 산화막은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 SiH2Cl2(dichlorosilane; DCS)와 H2O 가스를 소스 가스로 이용하여 고온산화막(High Temperature Oxide; HTO)으로 형성한다. 유전체막(118)의 질화막은 반응가스로서 NH3와 SiH2Cl2(dichlorosilane; DCS) 가스를 이용하고, 0.1 내지 3Torr 정도의 낮은 압력과 650 내지 800℃ 정도의 온도범위에서 LP-CVD 방식으로 형성한다.Subsequently, a dielectric film 118 is formed over the floating gate 116 and the trench insulating layer 112. The dielectric film 118 is preferably formed in the structure of an oxide film / nitride film / oxide film / nitride film, that is, an ONON (SiO 2 / Si 3 N 4 / SiO 2 / Si 3 N 4 ) structure. The oxide film of the dielectric film 118 is a high temperature oxide film (HTO) using SiH 2 Cl 2 (dichlorosilane; DCS) and H 2 O gas having excellent breakdown voltage and excellent time dependent dielectric breakdown (TDDB) characteristics as a source gas. To form. The nitride film of the dielectric film 118 uses NH 3 and SiH 2 Cl 2 (dichlorosilane; DCS) gas as a reaction gas, and is LP-CVD at a low pressure of about 0.1 to 3 Torr and a temperature range of about 650 to 800 ° C. Form.
다음에, 유전체막(118) 상부에 컨트롤 게이트로 사용될 제2 폴리실리콘막(120) 및 실리사이드막(122)을 증착한다. 실리사이드막(122)은 텅스텐실리콘(WSi)막으로 형성하는 것이 바람직하다. 제2 폴리실리콘막(120)은 510℃∼550℃ 정도의 온도에서 0.1∼3 torr 이하의 낮은 압력 조건으로 증착된 비정질 실리콘 박막을 사용하는 것이 바람직하다. 실리사이드막(122)인 텅스텐실리콘(WSi)막은 낮은 플루오린(F) 함유와 어닐링 후의 낮은 스트레스, 좋은 접착 강도를 갖는 SiH4(momosilane; MS) 또는 SiH2Cl2(dichlorosilane; DCS)와 WF6의 반응을 이용하여 300℃∼500℃ 사이의 온도에서 형성한다. 텅스텐실리콘(WSi)막은 화학양론적 비를 2.0∼2.8 정도로 하여 성장시켜 적절한 스텝 커버리지(step coverage)를 구현하며 면저항(Rs)을 최소화시키는 것이 바람직하다. 다음에, 실리사이드막(122) 상에 반사방지 코팅막(Anti-Reflective Coating; 124)을 형성한다. 반사방지 코팅막(124)으로는 SiOxNy 또는 Si3N4막 등이 사용될 수 있다.Next, a second polysilicon film 120 and a silicide film 122 to be used as a control gate are deposited on the dielectric film 118. The silicide film 122 is preferably formed of a tungsten silicon (WSi) film. As the second polysilicon film 120, it is preferable to use an amorphous silicon thin film deposited under a low pressure of 0.1 to 3 torr at a temperature of about 510 ° C to 550 ° C. The tungsten silicon (WSi) film, which is the silicide film 122, is composed of SiH 4 (momosilane; MS) or SiH 2 Cl 2 (dichlorosilane; DCS) and WF 6 having low fluorine (F) content, low stress after annealing, and good adhesive strength. It is formed at a temperature between 300 ° C and 500 ° C using the reaction of. The tungsten silicon (WSi) film is preferably grown to have a stoichiometric ratio of about 2.0 to 2.8 to achieve proper step coverage and minimize sheet resistance (Rs). Next, an anti-reflective coating 124 is formed on the silicide layer 122. As the antireflective coating 124, a SiO x N y or Si 3 N 4 film may be used.
도 9를 참조하면, 게이트 패터닝 공정을 수행한다. 즉, 콘트롤 게이트 형성용 마스크를 이용하여 반사방지 코팅막(124), 실리사이드막(122), 제2 폴리실리콘막(120) 및 유전체막(118)을 패터닝하고, 패터닝된 반사방지 코팅막(124)을 이용한 자기정렬 식각 공정으로 제1 폴리실리콘막(116)을 패터닝한다. Referring to FIG. 9, a gate patterning process is performed. That is, the antireflective coating layer 124, the silicide layer 122, the second polysilicon layer 120, and the dielectric layer 118 are patterned using a mask for forming a control gate, and the patterned antireflective coating layer 124 is formed. The first polysilicon film 116 is patterned by using the self-aligned etching process.
도 10을 참조하면, 공통 소오스 라인이 형성될 영역을 개방하는 포토레지스트 패턴(126)을 형성하고, 자기정렬 소오스(Self Aligned Source; SAS) 식각을 수행한다. 상기 자기정렬 소오스 식각에 의하여 소오스 영역(도 1의 '130' 참조) 사이에 형성된 트렌치형 소자분리막(도 8의 '113' 참조)이 제거되게 된다. 상기 자기정렬 소오스 식각은 건식 식각 방식으로 30 내지 50초 동안 실시하되, 식각 가스는 CF4 가스 및 Ar 가스로 하고, 압력은 200 내지 400mT로 하며, 고주파 파워(RF power)는 1000 내지 1200W로 유지하여 실시한다. 이때, CF4 가스의 유량은 10 내지 20sccm으로 하고, Ar 가스의 유량은 200 내지 300sccm으로 한다.Referring to FIG. 10, a photoresist pattern 126 is formed to open a region where a common source line is to be formed, and a self aligned source (SAS) etching is performed. The trench alignment device isolation layer (see '113' in FIG. 8) formed between the source regions (see '130' in FIG. 1) is removed by the self-aligned source etching. The self-aligned source etching is performed for a dry etching method for 30 to 50 seconds, the etching gas is CF 4 gas and Ar gas, the pressure is 200 to 400mT, the RF power is maintained at 1000 to 1200W Do it. At this time, the flow rate of the CF 4 gas is 10 to 20 sccm, the flow rate of Ar gas is 200 to 300 sccm.
이렇게 공통 소오스 라인(132)이 형성될 영역에 자기정렬 소오스 식각을 수행할 경우, 소오스(130) 영역에 경사(slope)가 형성되고 이는 셀 소오스 저항의 증가 원인이 된다. 이러한 저항을 감소시키기 위하여 소오스(130) 영역에 고에너지 이온 주입을 실시하기도 하나, 과도한 이온 주입시 접합 형성 영역 내에 이온주입된 도펀트에 의한 결함 증가의 원인이 된다. 또한, 이러한 도펀트에 의한 결함을 억제하고 도펀트의 활성화를 극대화를 위해 후속 공정에서 고온의 열처리를 과도하게 진행할 경우, 셀 누설의 원인이 되기도 한다. 상술할 문제들을 해결하기 위하여 본 발명은 후술하는 혼합 이온주입(mixed implantation) 방법을 이용한다. When the self-aligned source etching is performed on the region where the common source line 132 is to be formed, a slope is formed in the region 130, which causes an increase in cell source resistance. In order to reduce this resistance, high energy ion implantation may be performed in the source 130 region, but excessive ion implantation may cause an increase in defects caused by dopants implanted into the junction formation region. In addition, excessive heat treatment at a high temperature in a subsequent process in order to suppress defects caused by the dopant and maximize activation of the dopant may cause cell leakage. In order to solve the above problems, the present invention uses a mixed implantation method described below.
소오스 영역의 콘택 형성으로 소오스 면저항(sheet resistance)이 감소하는 것을 방지하기 위하여 공통 소오스 라인이 형성될 영역(소오스(130) 영역 및 소오스 영역 사이에 트렌치형 소자분리막이 제거된 영역(도 1의 '128' 참조))만의 혼합 이온주입을 실시한다. 즉, 공통 소오스 라인(132)이 형성될 영역에 비소(As)를 도펀트로 이용하여 이온주입을 실시하고 동일한 영역에 인(P) 이온을 이용하여 이온주입한다. 비소(As)의 이온주입은 40∼60KeV 정도의 에너지에서 5E14∼5E15 atoms/㎠ 정도의 도우즈(dose)로 충분한 접합 깊이(junction depth)를 확보하기 위하여 0°틸트(tilt)에서 이온주입을 실시한다. 인(P)의 이온주입은 5∼30KeV의 에너지에서 5E14∼5E15 atoms/㎠ 정도의 도우즈로 충분한 접합 깊이를 확보하기 위하여 0°틸트(tilt)에서 이온주입을 실시한다. 이때, 인(P)의 투영 범위(projected range)가 비소(As)의 투영 범위보다 깊게 이온주입되지 않도록 진행한다. 또한, 비소(As)의 도우즈 량은 접합형성영역의 결정질 실리콘이 비정질화가 발생하는 범위까지만 이온주입을 실시한다. 상술한 혼합 이온주입을 수행한 후, 포토레지스트 패턴(126)을 제거한다. In order to prevent source sheet resistance from decreasing due to contact formation of the source region, a region in which a common source line is to be formed (a region where the trench type isolation layer is removed between the source 130 region and the source region (' Mixed ion implantation) only. That is, ions are implanted using arsenic (As) as a dopant in the region where the common source line 132 is to be formed and ions are implanted using phosphorus (P) ions in the same region. Ion implantation of arsenic (As) is ion implanted at 0 ° tilt to ensure sufficient junction depth with a dose of about 5E14 to 5E15 atoms / cm2 at an energy of about 40 to 60 KeV. Conduct. The ion implantation of phosphorus (P) is ion implanted at 0 ° tilt to secure a sufficient junction depth with a dose of about 5E14 to 5E15 atoms / cm 2 at an energy of 5 to 30 KeV. At this time, the projected range of phosphorus (P) proceeds so as not to ion implant deeper than the projected range of arsenic (As). In addition, the dose of arsenic (As) is ion implanted only to the extent that crystalline silicon in the junction formation region is amorphous. After the mixed ion implantation described above is performed, the photoresist pattern 126 is removed.
이어서, 이온주입된 인(P)의 활성화를 위하여 열처리를 실시한다. 비소(As)와 인(P)의 경우, 반도체 기판(100)에 용해되어 재결정화가 이루어지는 온도에 있어서 상당한 차이를 보인다. 비소(As)의 경우 대략 1000℃가 넘어야 일정량 이상의 용해도(solubility)를 얻을 수 있고, 인(P)의 경우에는 600℃ 이상의 온도에서도 용해를 시작한다. 이러한 비소(As)와 인(P)의 용해도 차이를 이용하여 비소(As)의 이온주입층(implanted layer)에는 영향을 주지 않으면서 인(P)의 용해도만을 극대화할 수 있도록 열처리를 실시한다. 즉, 상기 열처리는 반도체 기판(100) 내에 문턱전압 조절을 위해 이온주입된 도펀트의 거동을 최대한 억제하고, 비소(As) 도펀트의 거동을 최대한 억제하며, 인(P)만을 선택적으로 활성화하기 위하여 저온 어닐(low temperature anneal)을 실시한다. 상기 저온 어닐은 고온 산화에 대한 효과(접합 영역의 이상 산화)를 억제하기 위하여 N2 또는 NH3 가스 분위기에서 실시한다. 상기 저온 어닐은 램프-업 속도(ramp-up rate)를 10∼25℃/sec 정도로 하여 진행하고, 800℃ 이하의 온도, 예컨대 600∼800℃ 정도의 온도에서 실시한다. 상기 저온 어닐에 사용되는 장비는 배치 타입(batch-type)과 싱글 타입(single-type) 장비 모두를 사용할 수 있다.Subsequently, heat treatment is performed to activate the ion-implanted phosphorus (P). In the case of arsenic (As) and phosphorus (P), there is a significant difference in the temperature at which the semiconductor substrate 100 is dissolved and recrystallized. In the case of arsenic (As), the solubility of a certain amount or more may be obtained when the temperature is about 1000 ° C. or higher, and in the case of phosphorus (P), dissolution may be started even at a temperature of 600 ° C. or more. By using the difference in solubility of arsenic (As) and phosphorus (P), heat treatment is performed to maximize the solubility of phosphorus (P) without affecting the implanted layer of arsenic (As). In other words, the heat treatment is to minimize the behavior of the dopant implanted in the ion to the threshold voltage in the semiconductor substrate 100, to minimize the behavior of the arsenic (As) dopant, and to selectively activate only the phosphorus (P) low temperature Low temperature anneal is performed. The low temperature annealing is carried out in an N 2 or NH 3 gas atmosphere to suppress the effect on the high temperature oxidation (abnormal oxidation of the junction region). The low temperature annealing is carried out at a ramp-up rate of about 10 to 25 ° C / sec, and is carried out at a temperature of 800 ° C or lower, for example, at a temperature of 600 to 800 ° C. The equipment used for the low temperature annealing may use both batch-type and single-type equipment.
도 11을 참조하면, 셀 영역의 소오스(130)/드레인(134) 접합을 형성하기 위하여 마스크 작업(주변회로영역을 차폐)을 실시한 후, 비소(As) 도펀트를 이용하여 이온주입을 실시한다. 비소(As)의 이온주입은 10∼30KeV 에너지에서 5E14∼5E15 atoms/㎠의 도우즈로 충분한 접합 깊이를 확보하기 위하여 0°틸트(tilt)에서 이온주입을 실시한다. 이때, 이온주입되는 비소(As)의 경우 공통 소오스 라인(132) 영역에 이온주입된 비소(As)와 인(P)의 투영 범위를 넘지않도록 실시한다. 즉, 소오스(130)/드레인(134) 형성을 위한 이온주입의 투영 범위는 적어도 공통 소오스 라인(132) 영역에 이온주입된 인(P)의 투영 범위보다는 낮게 실시한다. 이렇게 하여 소오스 접합의 깊이 방향 도펀트층(dopant layer)은 비소(As)/인(P)/비소(As)로 이루어진 층이 형성된다. 또한, 이에 의해 결함이 없는 소오스 영역(130)을 형성할 수 있다. Referring to FIG. 11, a mask operation (shielding the peripheral circuit region) is performed to form a source 130 / drain 134 junction of the cell region, followed by ion implantation using an arsenic (As) dopant. Ion implantation of arsenic (As) is ion implanted at 0 ° tilt to secure sufficient junction depth with doses of 5E14 to 5E15 atoms / cm 2 at 10 to 30 KeV energy. At this time, in the case of the arsenic (As) is ion implanted so as not to exceed the projection range of the arsenic (As) and phosphorus (P) implanted into the common source line 132 region. That is, the projection range of the ion implantation for forming the source 130 / drain 134 is at least lower than the projection range of phosphorus (P) implanted into the common source line 132 region. In this way, a depth dopant layer of the source junction is formed of a layer consisting of arsenic (As) / phosphorus (P) / arsenic (As). In addition, the source region 130 can be formed without defects.
이 후 진행되는 공정은 통상적인 플래시 메모리 소자의 공정과 동일하게 실시한다. The process proceeds afterwards in the same manner as in the conventional flash memory device.
본 발명에 의한 플래시 메모리 셀의 제조방법에 의하면, SAFG(Self Aligned Floating Gate)에서 발생하는 셀 소오스 영역의 경사(slope)로 인한 소오스 영역의 면저항 증가를 조절할 수 있어 셀 사이즈(cell size) 대비 넓은 채널 길이 유지가 가능하고, STI(Shallow Trench Isolation) 부분에서 형성된 공통 소오스 라인 영역에서는 안정된 전류 조절(current control)을 가능케 한다. According to the method of manufacturing a flash memory cell according to the present invention, an increase in sheet resistance of a source region due to a slope of a cell source region generated in a self-aligned floating gate (SAFG) can be controlled, which is wider than a cell size. The channel length can be maintained, and stable current control is possible in the common source line region formed in the shallow trench isolation (STI) portion.
또한, 종래에는 채널 내로 TED(Transient Enhanced Diffusion)됨으로 인해 인(P)을 소오스 영역에 사용할 수 없었으나, 본 발명은 혼합 이온주입 방법을 사용함으로써 소오스 영역에 질량이 작은 인(P)을 사용하면서도 TED를 효과적으로 억제할 수 있다. In addition, conventionally, phosphorus (P) could not be used in the source region due to TED (Transient Enhanced Diffusion) into the channel. However, the present invention uses a mixed ion implantation method while using phosphorus (P) having a small mass in the source region. You can effectively suppress TED.
또한, 질량(mass)이 큰 비소(As)에 의해 접합 영역내에 발생하던 이온주입 손상(implantation defect)을 질량이 작은 인(P)을 이용함으로써 결함을 감소시킬 수 있으며, 이로 인하여 전류누설에 의한 손실을 억제할 수 있다.In addition, defects can be reduced by using phosphorus (P) having a small mass of implantation defects generated in the junction region due to large arsenic (As), which is caused by current leakage. The loss can be suppressed.
또한, 과도한 이온주입으로 형성되던 접합을 혼합 이온주입(mixed implantation)을 이용함으로써, 후속 열처리 공정을 통하여 활성화를 시킴으로도 활성화되지 못하고 접합영역내에 잔류하던 도펀트를 감소시킬 수 있고, 비교적 낮은 온도에서 활성화가 가능한 인(P)을 이용함으로써 이온주입 대비 도펀트의 사용을 극대화할 수 있다.In addition, by using a mixed implantation of the junction formed by excessive ion implantation, it is possible to reduce dopants remaining in the junction region that cannot be activated even by activation through a subsequent heat treatment process, and is activated at a relatively low temperature. By using phosphorus (P) is possible to maximize the use of dopants versus ion implantation.
또한, 공통 소오스 라인 영역에 비소(As) 및 인(P)의 혼합 이온주입을 실시하고, 인(P)만을 활성화시키기 위하여 저온 어닐 공정을 실시함으로써 질량이 크고 비교적 고온에서 활성화되는 비소(As)의 거동과 반도체 기판 내에 문턱전압 조절을 위해 이온주입된 도펀트의 거동을 최대한 억제하면서 인(P)만의 활성화를 이룰 수 있다. In addition, arsenic (As), which has a large mass and is activated at a relatively high temperature, is subjected to a mixed ion implantation of arsenic (As) and phosphorus (P) in a common source line region and a low temperature annealing process to activate only phosphorus (P). It is possible to achieve activation only of phosphorus (P) while suppressing the behavior of the dopant implanted with ion to control the threshold voltage in the semiconductor substrate.
또한, 공통 소오스 라인 영역에 비소(As) 및 인(P)의 혼합 이온주입을 실시하고 인(P)만을 활성화시키기 위하여 저온 어닐 공정을 실시한 후 셀 소오스/드레인 형성을 위한 이온주입을 실시함으로써, 인(P)이 반도체 기판 표면의 채널 형성 영역으로 확산하는 것과 반도체 기판 내로 확산하는 것을 동시에 조절할 수 있으며, 따라서 반도체 메모리 소자의 다자인룰(design rule) 변화에 탄력적으로 대체할 수 있다. In addition, by performing a mixed ion implantation of arsenic (As) and phosphorus (P) in the common source line region, and performing a low temperature annealing process to activate only phosphorus (P), by performing ion implantation for cell source / drain formation, Phosphorus (P) can be controlled to diffuse into the channel formation region on the surface of the semiconductor substrate and to diffuse into the semiconductor substrate at the same time, and thus can be flexibly replaced by the design rule change of the semiconductor memory device.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.
도 1은 반도체 플래시 메모리 셀의 레이 아웃도이다. 1 is a layout view of a semiconductor flash memory cell.
도 2 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 셀의 제조방법을 설명하기 위하여 도시한 단면도들이다. 2 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor flash memory cell according to a preferred embodiment of the present invention.
<도면의 주요 부분에 부호의 설명><Description of the symbols in the main part of the drawing>
102: 패드 산화막 104: 패드 질화막102: pad oxide film 104: pad nitride film
106: 트렌치 108: 측벽 산화막106: trench 108: sidewall oxide film
110: 라이너 112: 트렌치 절연막110: liner 112: trench insulating film
114: 터널 산화막 116: 제1 폴리실리콘막114: tunnel oxide film 116: first polysilicon film
118: 유전체막 120: 제2 폴리실리콘막118: dielectric film 120: second polysilicon film
122: 실리사이드막 124: 반사방지 코팅막122: silicide film 124: antireflective coating film
130: 소오스 132: 공통 소오스 라인130: source 132: common source line
134: 드레인134: drain
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