KR19990016850A - Manufacturing method of nonvolatile memory device - Google Patents
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Abstract
NAND형 플래쉬 메모리 장치의 제조 방법이 개시되어 있다. 메모리 셀 및 선택 트랜지스터가 형성된 반도체 기판의 상부에 상기 주변 회로부 트랜지스터의 게이트를 형성한다. 상기 결과물의 상부에, 상기 주변 회로부의 트랜지스터 중에서 고전압 트랜지스터가 형성될 부위와 상기 비트라인 콘택 부위 및 상기 공통 소오스 라인의 콘택 부위를 오픈시키는 감광막 패턴을 형성한다. 상기 감광막 패턴에 의해 노출된 기판의 표면에 5족 원소를 이온주입함으로써, 상기 고전압 트랜지스터의 소오스/드레인 접합, 상기 비트라인 콘택의 확산층 및 상기 공통 소오스 라인의 콘택 확산층을 형성한다. 상기 감광막 패턴을 제거한 후, 주변 회로부 트랜지스터의 소오스/드레인 접합을 형성한다. 셀 어레이 내에서의 거리 차이에 의한 공통 소오스 라인의 콘택 확산 저항이 감소되어 셀 상태를 대변하는 임계 전압의 분호를 개선할 수 있다.A method of manufacturing a NAND type flash memory device is disclosed. A gate of the peripheral circuit portion transistor is formed on the semiconductor substrate on which the memory cell and the selection transistor are formed. An upper portion of the resultant may include a photoresist pattern for opening a portion where a high voltage transistor is to be formed, a bit line contact portion, and a contact portion of the common source line. Group 5 elements are ion-implanted on the surface of the substrate exposed by the photosensitive film pattern to form a source / drain junction of the high voltage transistor, a diffusion layer of the bit line contact, and a contact diffusion layer of the common source line. After removing the photoresist pattern, a source / drain junction of the peripheral circuit portion transistor is formed. The contact diffusion resistance of the common source line due to the distance difference within the cell array can be reduced to improve the division of the threshold voltage representing the cell state.
Description
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 공통 소오스 라인(common source contact)의 콘택 확산 저항을 줄일 수 있는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device capable of reducing contact diffusion resistance of a common source contact.
플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM(electricaly erasable programmable read only memory)의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 구조이다.Flash memory devices are an advanced form of electrically erasable programmable read only memory (EEPROM) that can be electrically erased from the circuit board without removing them from the circuit board, such as FN tunneling or hot electron injection. It is a structure to electrically control input and output of data.
플래쉬 메모리 장치를 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NOR형은 고속 동작에 유리한 반면, 상기 NAND형은 고집적화에 유리하다.Looking at the flash memory device from a circuit point of view, a NAND type in which n cell transistors are connected in series to form a unit string, and the unit strings are connected in parallel between a bit line and a ground line. Each of the cell transistors may be classified into a NOR type in which the cell transistors are connected in parallel between the bit line and the ground line. The NOR type is advantageous for high speed operation, while the NAND type is advantageous for high integration.
도 1은 종래 방법에 의한 NAND형 플래쉬 메모리 셀의 레이아웃도이다.1 is a layout diagram of a NAND type flash memory cell according to a conventional method.
도 1을 참조하면, 종래의 NAND형 플래쉬 메모리 셀은 다수의 메모리 셀 트랜지스터가 하나의 비트라인 콘택(25)과 공통 소오스 라인(CSL) 사이에 직렬로 연결되어 하나의 스트링(string)을 구성하며, 상기 스트링이 다수개 병렬로 연결되어 하나의 블록(block)을 구성하고, 상기 비트라인 콘택(25)을 중심으로 대칭적으로 블록이 배치되어 있다.Referring to FIG. 1, in the conventional NAND type flash memory cell, a plurality of memory cell transistors are connected in series between one bit line contact 25 and a common source line CSL to form one string. A plurality of strings are connected in parallel to form a block, and blocks are symmetrically arranged around the bit line contact 25.
메모리 셀 트랜지스터의 채널과 소오스/드레인이 형성될 액티브 영역(14)이 필드 영역(12)에 의해 분리되면서 상기 필드 영역(12)에 평행하게 Y축 방향으로 반복·신장된다. 상기 액티브 영역(14)의 상부에는 상기 액티브 영역(14)과 필드 영역(12)에 직교하면서 일정한 거리로 이격된 워드라인(W/L0, W/L1, …, W/Ln)들이 X축 방향으로 신장·배열됨으로써 메모리 셀 트랜지스터를 형성한다. 하나의 스트링에서, 첫번째 워드라인(W/L0)과 n번째 워드라인(W/Ln)의 바깥에는 각각 선택 트랜지스터인 스트링 선택 라인(string select line; SSL)과 접지 선택 라인(ground select line; GSL)이 구비된다. 상기 공통 소오스 라인(CSL)은 공통 소오스 콘택(27)을 통해 공통 소오스 영역에 접속되며, 상기 공통 소오스 영역은 공통 소오스 콘택용 금속층(28)을 통해 각 트랜지스터의 소오스 영역에 연결된다.The active region 14 in which the channel and the source / drain of the memory cell transistor are to be formed is separated by the field region 12, and is repeated and extended in the Y-axis direction parallel to the field region 12. The word lines W / L 0 , W / L 1 ,..., W / L n spaced at a predetermined distance orthogonal to the active area 14 and the field area 12 are disposed on the active area 14. The memory cell transistor is formed by extending and arranging in the X-axis direction. In one string, outside the first word line (W / L 0 ) and the nth word line (W / L n ), a string select line (SSL) and a ground select line, which are select transistors, respectively, are selected. GSL) is provided. The common source line CSL is connected to the common source region through the common source contact 27, and the common source region is connected to the source region of each transistor through the common source contact metal layer 28.
도 2a 내지 도 3b는 도 1에 도시한 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도 및 b도는 각각, 도 1의 a-a'선 및 b-b'선에 따른 단면도이다.2A through 3B are cross-sectional views illustrating a method of manufacturing the flash memory cell shown in FIG. 1. Here, each of a and b is a cross-sectional view taken along line a-a 'and b-b' in FIG.
도 2a 및 도 2b를 참조하면, 통상적인 플래쉬 메모리셀의 제조 공정을 수행하여 반도체 기판(10)의 상부에 게이트 산화막(12), 플로팅 게이트(14), 층간 유전막(16), 컨트롤 게이트(18), 게이트 측벽 스페이서(20), 및 LDD 구조의 공통 소오스 영역(22)을 구비한 트랜지스터를 형성한 후, 결과물의 상부에 상기 트랜지스터와 후속 공정에서 형성될 비트라인 및 공통 소오스 콘택용 금속층을 절연시키기 위한 절연막(24)을 형성한다. 다음에, 주변회로 영역을 포함한 셀 어레이 영역의 게이트 전극과 불순물 확산층에 대한 전기적 노드를 만들기 위하여, 상기 절연막(24)의 상부에 사진 공정을 통해 비트라인 콘택이 형성될 부위와 공통 소오스 콘택이 형성될 부위를 오픈시키도록 감광막 패턴(26)을 형성한다.2A and 2B, a gate oxide film 12, a floating gate 14, an interlayer dielectric film 16, and a control gate 18 are formed on the semiconductor substrate 10 by performing a conventional flash memory cell manufacturing process. ), A gate sidewall spacer 20, and a transistor having a common source region 22 of an LDD structure, and then insulate the transistor and the bit line to be formed in a subsequent process and the metal layer for common source contact on top of the resultant. The insulating film 24 for making it is formed. Next, in order to make an electrical node for the gate electrode and the impurity diffusion layer of the cell array region including the peripheral circuit region, a portion of the bit line contact and a common source contact are formed on the insulating layer 24 through a photolithography process. The photosensitive film pattern 26 is formed to open a portion to be opened.
도 3a 및 도 3b를 참조하면, 상기 감광막 패턴(26)을 식각 마스크로 사용하여 상기 절연막(24)을 식각함으로써 비트라인 콘택(25) 및 공통 소오스 콘택(27)을 형성한 후, 결과물의 상부에 금속층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 비트라인(26) 및 공통 소오스 콘택용 금속층(28)을 형성한다. 다음에, 상기 결과물의 상부에 보호막(30)을 형성함으로써 NAND형 플래쉬 메모리 셀을 완성한다.3A and 3B, after forming the bit line contact 25 and the common source contact 27 by etching the insulating layer 24 using the photoresist pattern 26 as an etching mask, the upper part of the resultant is formed. The metal layer 28 is deposited on the metal layer and patterned by a photolithography process to form the bit line 26 and the metal layer 28 for common source contact. Next, the NAND type flash memory cell is completed by forming the protective film 30 on the resultant.
상술한 종래 방법의 NAND형 플래쉬 메모리 셀에 의하면, 공통 소오스 콘택 부위의 확산층(22)이 이전 단계에서 트랜지스터의 접합 형성을 위해 수행된 5족 원소의 이온주입에 의한 확산층만으로 형성된다. 따라서, 셀 상태를 센싱할 때 공통 소오스 라인의 콘택 확산 저항 차이에 의해 셀 트랜지스터의 임계 전압의 분포가 불량해지는 문제점이 있다.According to the NAND type flash memory cell of the conventional method described above, the diffusion layer 22 of the common source contact portion is formed only by the diffusion layer by ion implantation of the Group 5 elements performed for the junction formation of the transistor in the previous step. Therefore, there is a problem in that the threshold voltage distribution of the cell transistor is poor due to the difference in contact diffusion resistance of the common source line when sensing the cell state.
따라서, 본 발명은 상술한 종래 방법의 문제점들을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 공통 소오스 라인의 콘택 확산 저항을 줄일 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of reducing contact diffusion resistance of a common source line.
도 1은 종래 방법에 의한 NAND형 플래쉬 메모리 셀의 레이아웃도이다.1 is a layout diagram of a NAND type flash memory cell according to a conventional method.
도 2a 내지 도 3b는 도 1에 도시한 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.2A through 3B are cross-sectional views illustrating a method of manufacturing the flash memory cell shown in FIG. 1.
도 4는 본 발명에 의한 NAND형 플래쉬 메모리 셀의 레이아웃도이다.4 is a layout diagram of a NAND type flash memory cell according to the present invention.
도 5a 및 도 6b는 도 4에 도시한 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.5A and 6B are cross-sectional views illustrating a method of manufacturing the flash memory cell shown in FIG. 4.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100 : 반도체 기판 102 : 필드 영역100 semiconductor substrate 102 field region
104 : 액티브 영역 106 : 게이트 산화막104: active region 106: gate oxide film
106 : 플로팅 게이트 108 : 층간 유전막106: floating gate 108: interlayer dielectric film
110 : 컨트롤 게이트 112 ; 공통 소오스 영역110: control gate 112; Common source region
114 : 제1 절연막 123 : 비트라인 콘택114: first insulating film 123: bit line contact
124 : 비트라인 125 : 공통 소오스 콘택124: bit line 125: common source contact
126 : 공통 소오스 콘택용 금속층 130 : 보호막126: metal layer for common source contact 130: protective film
상기 목적을 달성하기 위하여 본 발명은, 직렬 접속된 트랜지스터들로 이루어진 다수의 스택형 메모리 셀들과, 상기 메모리 셀들 중 미리 설정된 하나의 특정 셀을 선택하기 위하여 적어도 하나 이상의 선택 트랜지스터가 비트라인 콘택과 공통 소오스 라인 사이에 서로 직렬로 접속되어 단위 스트링을 구성하는 불휘발성 메모리 장치의 제조 방법에 있어서, 상기 메모리 셀 및 선택 트랜지스터가 형성된 반도체 기판의 상부에 상기 주변 회로부 트랜지스터의 게이트를 형성하는 단계; 상기 결과물의 상부에, 상기 주변 회로부의 트랜지스터 중에서 고전압 트랜지스터가 형성될 부위와 상기 비트라인 콘택 부위 및 상기 공통 소오스 라인의 콘택 부위를 오픈시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 의해 노출된 기판의 표면에 5족 원소를 이온주입함으로써, 상기 고전압 트랜지스터의 소오스/드레인 접합, 상기 비트라인 콘택의 확산층 및 상기 공통 소오스 라인의 콘택 확산층을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 주변 회로부 트랜지스터의 소오스/드레인 접합을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a plurality of stacked memory cells comprising a series of transistors connected in series, and at least one selection transistor is common to the bit line contact to select one predetermined cell among the memory cells. A method of manufacturing a nonvolatile memory device connected in series with a source line to form a unit string, the method comprising: forming a gate of the peripheral circuit transistor on an upper portion of a semiconductor substrate on which the memory cell and the selection transistor are formed; Forming a photoresist pattern on an upper portion of the resultant portion to open a portion where a high voltage transistor is to be formed, a bit line contact portion, and a contact portion of the common source line; Forming a source / drain junction of the high voltage transistor, a diffusion layer of the bit line contact, and a contact diffusion layer of the common source line by ion implanting a group 5 element on a surface of the substrate exposed by the photosensitive film pattern; Removing the photoresist pattern; And forming a source / drain junction of the peripheral circuit portion transistor.
본 발명은 고전압 트랜지스터의 소오스/드레인 접합을 형성하기 위한 5족 원소의 이온주입 공정시 비트라인 콘택 및 공통 소오스 콘택 부위에 대해서도 상기 5족 원소가 이온주입될 수 있도록 감광막을 패터닝한다. 따라서, 상기와 같이 이온주입된 5족 원소의 확산층으로 인하여 공통 소오스 콘택의 확산 저항을 감소시킬 수 있으므로, 셀 어레이 내에서의 거리 차이에 의한 공통 소오스 라인의 콘택 확산 저항이 감소되어 셀 상태를 대변하는 임계 전압의 분호를 개선할 수 있다.According to the present invention, the photoresist is patterned so that the Group 5 elements may be ion implanted in the bit line contact and the common source contact site during the ion implantation process of the Group 5 elements for forming the source / drain junction of the high voltage transistor. Therefore, the diffusion resistance of the common source contact can be reduced due to the diffusion layer of the group 5 element implanted as described above, so that the contact diffusion resistance of the common source line is reduced due to the distance difference in the cell array to represent the cell state. The division of the threshold voltage can be improved.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 의한 NAND형 플래쉬 메모리 셀의 레이아웃도이다.4 is a layout diagram of a NAND type flash memory cell according to the present invention.
도 4를 참조하면, 본 발명의 NAND형 플래쉬 메모리 셀은 다수의 메모리 셀 트랜지스터가 하나의 비트라인 콘택(123)과 공통 소오스 라인(CSL) 사이에 직렬로 연결되어 하나의 스트링을 구성하며, 상기 스트링이 다수개 병렬로 연결되어 하나의 블록을 구성하고, 상기 비트라인 콘택(123)을 중심으로 대칭적으로 블록이 배치되어 있다.Referring to FIG. 4, in the NAND type flash memory cell of the present invention, a plurality of memory cell transistors are connected in series between one bit line contact 123 and a common source line CSL to form one string. A plurality of strings are connected in parallel to form a block, and blocks are symmetrically arranged around the bit line contact 123.
메모리 셀 트랜지스터의 채널과 소오스/드레인이 형성될 액티브 영역(104)이 필드 영역(102)에 의해 분리되면서 상기 필드 영역(102)에 평행하게 Y축 방향으로 반복·신장된다. 상기 액티브 영역(104)의 상부에는 상기 액티브 영역(104)과 필드 영역(102)에 직교하면서 일정한 거리로 이격된 워드라인(W/L0, W/L1, …, W/Ln)들이 X축 방향으로 신장·배열됨으로써 메모리 셀 트랜지스터를 형성한다. 하나의 스트링에서, 첫번째 워드라인(W/L0)과 n번째 워드라인(W/Ln)의 바깥에는 각각 선택 트랜지스터인 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 구비된다. 상기 공통 소오스 라인(CSL)은 공통 소오스 콘택(125)을 통해 공통 소오스 영역에 접속되며, 상기 공통 소오스 영역은 공통 소오스 콘택용 금속층(126)을 통해 각 트랜지스터의 소오스 영역에 접속된다.The active region 104 in which the channel and the source / drain of the memory cell transistor are to be formed is separated by the field region 102, and is repeated and extended in the Y-axis direction parallel to the field region 102. The active region 104 the upper part of the active region 104 and a field region 102, the word lines spaced apart by a certain distance and perpendicular to the (W / L 0, W / L 1, ..., W / L n) are The memory cell transistor is formed by extending and arranging in the X-axis direction. In one string, a string select line SSL and a ground select line GSL, which are select transistors, are provided outside the first word line W / L 0 and the nth word line W / L n , respectively. The common source line CSL is connected to the common source region through the common source contact 125, and the common source region is connected to the source region of each transistor through the common source contact metal layer 126.
본 발명에서는 고전압 트랜지스터의 소오스/드레인 접합을 형성하기 위한 5족 원소의 이온주입 공정시 상기 비트라인 콘택(123) 및 공통 소오스 콘택(125) 부위에도 상기 5족 원소를 이온주입한다. 따라서, 상기 공통 소오스 콘택(125)의 확산 저항을 감소시킬 수 있다.In the present invention, in the ion implantation process of the Group 5 elements for forming the source / drain junction of the high voltage transistor, the Group 5 elements are also implanted into the bit line contact 123 and the common source contact 125. Therefore, the diffusion resistance of the common source contact 125 may be reduced.
도 5a 및 도 6b는 도 4에 도시한 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 4의 a-a' 선에 따른 단면도이고, 각 b도는 도 4의 c-c'선 및 d-d' 선에 따른 단면도이다.5A and 6B are cross-sectional views illustrating a method of manufacturing the flash memory cell shown in FIG. 4. Here, each a degree is sectional drawing along the line a-a 'of FIG. 4, and each b degree is sectional drawing along the lines c-c' and d-d 'of FIG.
도 5a 및 도 5b를 참조하면, 통상적인 플래쉬 메모리셀의 제조 공정을 수행하여 반도체 기판(100)의 상부에 게이트 산화막(102), 플로팅 게이트(104), 층간 유전막(106), 컨트롤 게이트(108)를 구비한 메모리 셀 트랜지스터 및 선택 트랜지스터(SSL, GSL)를 형성한 후, 상기 결과물의 상부에 주변 회로부의 트랜지스터 중에서 고전압 트랜지스터의 소오스/드레인 접합이 형성될 부위를 오픈시키는 감광막 패턴(116)을 형성한다. 이때, 상기 감광막 패턴(116)은 비트라인 콘택 및 공통 소오스 콘택이 형성될 부위도 함께 오픈시킨다.5A and 5B, the gate oxide film 102, the floating gate 104, the interlayer dielectric film 106, and the control gate 108 are formed on the semiconductor substrate 100 by performing a conventional flash memory cell manufacturing process. After forming the memory cell transistor and the selection transistors (SSL, GSL) having a), a photoresist pattern 116 for opening a portion where the source / drain junction of the high voltage transistor is to be formed among the transistors in the peripheral circuit portion on the top of the resultant. Form. In this case, the photoresist pattern 116 also opens a portion where a bit line contact and a common source contact are to be formed.
이어서, 상기 감광막 패턴(116)을 이온주입 마스크로 사용하여 노출된 기판(100)의 표면에 5족 원소(112')를 이온주입하여 고전압 트랜지스터의 소오스/드레인 접합(도시하지 않음), 비트라인 콘택의 확산층(112a) 및 공통 소오스 콘택의 확산층(112b)을 형성한다.Subsequently, a source / drain junction (not shown) of the high voltage transistor is implanted by ion implanting the Group 5 element 112 'onto the exposed surface of the substrate 100 using the photoresist pattern 116 as an ion implantation mask. The diffusion layer 112a of the contact and the diffusion layer 112b of the common source contact are formed.
도 6a 및 도 6b를 참조하면, 상기와 같이 공통 소오스 콘택의 확산 저항을 감소시키기 위한 확산층(112b)을 형성한 후, 사진 공정 및 이온주입 공정을 통해 주변 회로부 트랜지스터의 소오스/드레인 접합(도시하지 않음)을 형성한다. 이어서, 이온주입된 불순물들을 확산 및 활성화시키기 위한 열처리 공정을 실시한 후, 결과물의 상부에 상기 트랜지스터들과 후속 공정에서 형성될 비트라인 및 공통 소오스 콘택용 금속층을 절연시키기 위한 절연막(114)을 형성한다. 이때, 상기한 열처리 공정에 의하여 비트라인 콘택의 확산층(112a) 및 공통 소오스 콘택의 확산층(112b)은 도 6a 및 도 6b에 도시한 바와 같은 프로파일(Profile)을 갖게 된다.6A and 6B, after forming the diffusion layer 112b for reducing the diffusion resistance of the common source contact as described above, source / drain junctions of the transistors of the peripheral circuit portion through the photolithography process and the ion implantation process (not shown). Not formed). Subsequently, after performing a heat treatment process for diffusing and activating the ion implanted impurities, an insulating film 114 for insulating the transistors and the bit line and the common source contact metal layer to be formed in a subsequent process is formed on the resultant. . In this case, the diffusion layer 112a of the bit line contact and the diffusion layer 112b of the common source contact have a profile as shown in FIGS. 6A and 6B by the above heat treatment process.
다음에, 사진식각 공정을 통해 상기 절연막(114)을 식각하여 비트라인 콘택(123) 및 공통 소오스 콘택(125)을 형성한다. 이어서, 상기 결과물의 상부에 금속층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 상기 비트라인 콘택(123)을 통해 트랜지스터의 불순물층(드레인 영역)에 접속되는 비트라인(124) 및 상기 공통 소오스 콘택(125)을 통해 공통 소오스 영역(112b)에 접속되는 공통 소오스 콘택용 금속층(126)을 형성한다. 다음에, 상기 결과물의 상부에 보호막(130)을 형성함으로써 NAND형 플래쉬 메모리 셀을 완성한다.Next, the insulating layer 114 is etched through the photolithography process to form the bit line contact 123 and the common source contact 125. Subsequently, a bit layer 124 and the common source contact 125 are connected to an impurity layer (drain region) of the transistor through the bit line contact 123 by depositing a metal layer on top of the resultant and patterning it by a photolithography process. ) To form a common source contact metal layer 126 connected to the common source region 112b. Next, the NAND type flash memory cell is completed by forming the passivation layer 130 on the resultant.
상술한 바와 같이 본 발명에 의하면, 고전압 트랜지스터의 소오스/드레인 접합을 형성하기 위한 5족 원소의 이온주입 공정시 비트라인 콘택 및 공통 소오스 콘택 부위에 대해서도 상기 5족 원소가 이온주입될 수 있도록 감광막을 패터닝한다. 따라서, 상기와 같이 이온주입된 5족 원소의 불순물층으로 인하여 공통 소오스 콘택의 확산 저항을 감소시킬 수 있으므로, 셀 어레이 내에서의 거리 차이에 의한 공통 소오스 라인의 콘택 확산 저항이 감소되어 셀 상태를 대변하는 임계 전압의 분호를 개선할 수 있다.As described above, according to the present invention, a photosensitive film is formed so that the Group 5 elements may be ion implanted in the bit line contact and the common source contact region during the ion implantation process of the Group 5 elements for forming the source / drain junction of the high voltage transistor. Pattern. Therefore, since the diffusion resistance of the common source contact can be reduced due to the impurity layer of the group 5 element ion-implanted as described above, the contact diffusion resistance of the common source line is reduced due to the distance difference in the cell array, thereby reducing the cell state. It is possible to improve the division of the threshold voltage that is represented.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (2)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970039542A KR19990016850A (en) | 1997-08-20 | 1997-08-20 | Manufacturing method of nonvolatile memory device |
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| KR1019970039542A KR19990016850A (en) | 1997-08-20 | 1997-08-20 | Manufacturing method of nonvolatile memory device |
Publications (1)
| Publication Number | Publication Date |
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| KR19990016850A true KR19990016850A (en) | 1999-03-15 |
Family
ID=66046532
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| KR (1) | KR19990016850A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399363B1 (en) * | 2001-01-11 | 2003-09-26 | 삼성전자주식회사 | Semiconductor device and method of forming the same |
| KR100507699B1 (en) * | 2002-06-18 | 2005-08-11 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor flash memory cell |
| KR100824637B1 (en) * | 2007-06-26 | 2008-04-25 | 주식회사 동부하이텍 | Nor flash device and method for fabricating the device |
| US7687846B2 (en) | 2005-12-07 | 2010-03-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
-
1997
- 1997-08-20 KR KR1019970039542A patent/KR19990016850A/en not_active Application Discontinuation
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| US7687846B2 (en) | 2005-12-07 | 2010-03-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
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