KR100427537B1 - Method of forming a isolation layer in a semiconductor device and manufacturing a flash memory cell using the same - Google Patents
Method of forming a isolation layer in a semiconductor device and manufacturing a flash memory cell using the same Download PDFInfo
- Publication number
- KR100427537B1 KR100427537B1 KR10-2002-0031261A KR20020031261A KR100427537B1 KR 100427537 B1 KR100427537 B1 KR 100427537B1 KR 20020031261 A KR20020031261 A KR 20020031261A KR 100427537 B1 KR100427537 B1 KR 100427537B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- device isolation
- forming
- oxide film
- film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한 플래시 메모리 셀 제조 방법은 소자 분리 영역에는 트랜치형 소자 분리막을 형성하고 액티브 영역에는 모우트가 발생되는 것을 방지하기 위하여 여분의 산화막을 형성한 후 반도체 기판의 표면보다 높게 돌출된 소자 분리막의 폭을 세정 공정으로 좁혀 반도체 기판 상에 소정의 패턴이 형성될 영역을 충분히 확보하면서 균일하게 형성되도록 함과 동시에, 소자 분리막의 잔류 돌출 부위에 의해 분리되는 폴리실리콘층을 오목구조로 만들면서 폴리실리콘층 사이의 소자 분리막의 잔류 돌출 부위를 제거하여 폴리실리콘층의 노출 면적을 극대화함으로써, 공정의 신뢰성과 함께 커플링 비의 증가에 따른 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한 플래시 메모리 셀 제조 방법이 개시된다.The present invention provides a method of forming a device isolation layer of a semiconductor device and a method of manufacturing a flash memory cell using the same, in which a trench type device isolation layer is formed in an element isolation region and an extra oxide layer is formed in order to prevent motes from occurring in the active region. The width of the device isolation film protruding higher than the surface of the substrate is narrowed by a cleaning process so that a sufficient area for forming a predetermined pattern is formed on the semiconductor substrate, and the film is separated evenly by the remaining protruding portion of the device isolation film. Maximize the exposed area of the polysilicon layer by removing the residual protrusions of the device isolation layer between the polysilicon layers while making the silicon layer concave, thereby improving the reliability of the process and improving the electrical characteristics of the device as the coupling ratio increases. Method for forming device isolation layer of semiconductor device which can be made Disclosed is a method of manufacturing a flash memory cell.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한 플래시 메모리 셀 제조 방법에 관한 것으로, 특히 소자 분리 영역에 트랜치형 소자 분리막을 형성하는 과정에서 반도체 기판 상부로 돌출된 소자 분리막의 폭을 좁혀 반도체 기판 상부에 형성되는 패턴을 넓게 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한 플래시 메모리 셀 제조 방법에 관한 것이다.The present invention relates to a method of forming a device isolation layer of a semiconductor device and a method of manufacturing a flash memory cell using the same. In particular, in the process of forming a trench type device isolation layer in a device isolation region, the width of the device isolation layer protruding onto the semiconductor substrate is reduced. The present invention relates to a method of forming a device isolation layer of a semiconductor device capable of forming a wide pattern formed thereon, and a method of manufacturing a flash memory cell using the same.
모든 반도체 소자의 제조 공정에서는 반도체 기판에 형성된 각각의 소자를 전기적으로 분리시키기 위하여 소자 분리 영역에 소자 분리막을 형성한다. 종래에는 LOCOS(Local oxidation) 공정으로 소자 분리막을 형성하였으나, 소자의 집적도가 높아짐에 따라, 최근에는 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성한 후 트랜치에 절연 물질을 매립하는 공정으로 소자 분리막을 형성한다. 이러한 소자분리막을 트랜치형 소자 분리막이라 한다.In all semiconductor device manufacturing processes, an element isolation film is formed in an element isolation region in order to electrically isolate each element formed on a semiconductor substrate. Conventionally, a device isolation layer is formed by a local oxidation (LOCOS) process. However, as the degree of integration of devices increases, the device isolation layer is recently formed by etching a semiconductor substrate to a predetermined depth to form a trench, and then filling an insulating material in the trench. Form. Such a device isolation film is called a trench type device isolation film.
트랜치형 소자 분리막은 일반적으로 반도체 기판 상에 소자 분리 영역을 노출시키는 패드 산화막 및 패드 질화막을 형성한 후 소자 분리 영역의 반도체 기판을 식각한 후 절연 물질층을 매립하여 형성하기 때문에, 패드 질화막 및 패드 산화막을 제거하여도 패드 질화막 및 패드 산화막 사이에 매립된 절연 물질층은 그대로 잔류된다. 이로 인하여, 절연 물질층으로 이루어진 소자 분리막은 트랜치에 매립된 형태로 형성되면서, 동시에 상부가 반도체 기판의 표면보다 높게 돌출된 형태로 형성된다.In general, a trench type isolation layer is formed by forming a pad oxide layer and a pad nitride layer exposing an isolation region on a semiconductor substrate, followed by etching the semiconductor substrate in the isolation region, and then filling an insulating material layer. Even after the oxide film is removed, the insulating material layer embedded between the pad nitride film and the pad oxide film remains as it is. As a result, the device isolation layer made of the insulating material layer is formed in the form of being embedded in the trench, and at the same time, the upper portion is formed to protrude higher than the surface of the semiconductor substrate.
플래시 메모리 셀을 제조함에 있어서, 소자 분리막을 상기에서 서술한 트랜치형 소자 분리막으로 형성할 경우 플로팅 게이트의 분리(Isolation)를 위한 제1 폴리실리콘층 마스크 및 식각(Poly-1 mask etch)과 같은 마스크 패터닝(Mask patterning) 공정 시 마스크 임계 치수(Critical Dimension; CD) 변화(Variation)와 이에 따른 프로그램/소거 불량(Program/erase fail) 등의 문제가 발생된다. 또한, 터널 산화막과 SiO2/Si3N4/SiO2의 적층 구조로 이루어진 ONO 유전체막을 형성하는 공정에서 소자 분리막을 트랜치형 소자 분리막으로 형성하는데 한계가 있으며, 형성하더라도 높은 커플링 비를 구현하는데 어려움이 있다.In manufacturing a flash memory cell, when the device isolation layer is formed of the above-described trench type device isolation layer, a mask such as a first polysilicon layer mask and an etching (Poly-1 mask etch) for isolation of the floating gate is formed. During the patterning process, problems such as mask critical dimension (CD) variation and a program / erase fail occur accordingly. In addition, in the process of forming an ONO dielectric film composed of a laminated structure of a tunnel oxide film and SiO 2 / Si 3 N 4 / SiO 2 , there is a limit to forming the device isolation layer as a trench type device isolation layer, and even when formed, to realize a high coupling ratio. There is difficulty.
플로팅 게이트가 균일하게 형성되지 않으면 셀마다 커플링 비의 차이가 심화되고, 이에 따라 셀을 프로그램하거나 소거할 때 일부 셀에서 과도 소거(Over erase)가 발생될 수 있다. 또한, 커플링 비가 낮은 상태로 셀이 제조되면 소자의동작 속도가 저하되고 낮은 전압에 의한 소자의 동작이 불가능해져 소자의 전기적 특성을 저하시킨다.If the floating gate is not formed uniformly, the difference in the coupling ratio is intensified for each cell, and thus over erase may occur in some cells when the cell is programmed or erased. In addition, when the cell is manufactured with a low coupling ratio, the operation speed of the device is lowered, and operation of the device due to low voltage is impossible, thereby lowering the electrical characteristics of the device.
그리고, STI(Shallow Trench Isolation) 또는 NS-LOCOS(Nitride spacer-local oxidation) 공정으로 소자 분리막을 형성할 경우, 후속 식각 공정에서 소자 분리막과 액티브 영역(Active region)의 경계에 흔히 발생되는 움푹 들어간 형태의 모우트(Moat)에 의하여 소자의 전기적 특성이 저하되거나 불량이 발생될 수도 있다.In addition, when the device isolation layer is formed by a shallow trench isolation (STI) or a nitride spacer-local oxidation (NS-LOCOS) process, a recessed shape that is commonly generated at the boundary between the device isolation layer and the active region is used in a subsequent etching process. Due to the moat of the electrical characteristics of the device may be degraded or failure may occur.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리 영역에는 트랜치형 소자 분리막을 형성하고 액티브 영역에는 모우트가 발생되는 것을 방지하기 위하여 여분의 산화막을 형성한 후 반도체 기판의 표면보다 높게 돌출된 소자 분리막의 폭을 세정 공정으로 좁혀 반도체 기판 상에 소정의 패턴이 형성될 영역을 충분히 확보하면서 균일하게 형성되도록 함과 동시에, 소자 분리막의 잔류 돌출 부위에 의해 분리되는 폴리실리콘층을 활성 영역에 형성하고 소자 분리막을 형성할 때와 반대 특성을 갖는 포토레지스트를 이용하여 소자 분리 영역과 중첩되지 않는 영역의 폴리실리콘층만을 노출시킨 후 소정의 두께만큼 식각하여 폴리실리콘층을 오목구조로 만들면서 폴리실리콘층 사이의 소자 분리막의 잔류 돌출 부위를 제거하여 폴리실리콘층의 노출 면적을 극대화함으로써, 공정의 신뢰성과 함께 커플링 비의 증가에 따른 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막형성 방법 및 이를 이용한 플래시 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention provides a trench type device isolation film in the device isolation region and an extra oxide film in the active region to protrude higher than the surface of the semiconductor substrate. By narrowing the width of the device isolation layer by a cleaning process to ensure a sufficient area for forming a predetermined pattern on the semiconductor substrate, it is uniformly formed, and at the same time, a polysilicon layer separated by the remaining protruding portion of the device isolation layer is formed in the active region. And exposing only the polysilicon layer in a region that does not overlap with the isolation region by using a photoresist having a property opposite to that of forming an isolation layer, and etching the substrate to a predetermined thickness to make the polysilicon layer concave. Polysilicon layer by removing residual protruding portion of device isolation layer between layers The purpose of the present invention is to provide a method of forming a device isolation layer of a semiconductor device and a method of manufacturing a flash memory cell using the same, which can improve the electrical characteristics of a device according to an increase in the coupling ratio and the reliability of the process by maximizing the exposed area of the film. .
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.1A to 1I are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.
도 2a 내지 도 2e는 본 발명에 따른 플래시 메모리 셀 제조 방법을 설명하기 위한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a flash memory cell according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200 : 반도체 기판 101 : 패드 산화막100, 200: semiconductor substrate 101: pad oxide film
102 : 희생 실리콘층 103 ; 패드 질화막102: sacrificial silicon layer 103; Pad nitride film
104 : 트랜치 104a : 트랜치의 상부 및 저면 모서리104: trench 104a: top and bottom edges of the trench
105 : 희생 산화막 106 : 산화막105: sacrificial oxide film 106: oxide film
107 : 라이너 산화막 108 : 고밀도 플라즈마 산화막107: liner oxide film 108: high density plasma oxide film
109, 201 : 소자 분리막 109a : 소자 분리막의 돌출 부위109 and 201: device isolation layer 109a: protruding portion of the device isolation layer
110 : 희생 실리콘 산화막 111 : 스크린 산화막110: sacrificial silicon oxide 111: screen oxide film
202 : 터널 산화막 203 : 제1 폴리실리콘층202 Tunnel oxide film 203 First polysilicon layer
204 : 포토레지스트 패턴 205, 207 : 산화막204: photoresist pattern 205, 207: oxide film
206 : 실리콘 질화막 208 : 유전체막206: silicon nitride film 208: dielectric film
209 : 제2 폴리실리콘층 210 : 실리사이드층209: second polysilicon layer 210: silicide layer
211 : 콘트롤 게이트211: control gate
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역이 노출되는 터널 산화막, 희생 실리콘층 및 패드 질화막을 적층 구조로 형성하는 단계와, 소자 분리 영역에 트랜치를 형성하는 단계와, 소자 분리 영역에 절연 물질층을 매립하여 소자 분리막을 형성하는 단계와, 패드 질화막을 제거하는 단계와, 희생 실리콘층을 산화시켜 희생 실리콘 산화막을 형성하는 단계와, 패드 질화막이 제거되면서 노출된 소자 분리막의 돌출 부위의 폭을 좁히기 위하여 식각 공정을 실시하는 단계 및 희생 실리콘 산화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.A method of forming a device isolation film of a semiconductor device according to the present invention includes forming a tunnel oxide film, a sacrificial silicon layer, and a pad nitride film in which a device isolation region of a semiconductor substrate is exposed in a stacked structure, forming a trench in the device isolation region, Forming an isolation layer by embedding an insulating material layer in the isolation region; removing the pad nitride layer; oxidizing the sacrificial silicon layer to form a sacrificial silicon oxide layer; and removing the pad nitride layer; Performing an etching process to reduce the width of the protruding portion of the substrate; and removing the sacrificial silicon oxide film and the pad oxide film.
한편, 트랜치를 형성한 후 소자 분리 영역을 절연 물질층으로 매립하기 전에, 트랜치의 측벽 및 저면에 형성된 식각 손상층을 제거하기 위하여 희생 산화 공정으로 트랜치의 측벽 및 저면에 희생 산화막을 형성한 후 희생 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.On the other hand, after the trench is formed and before the device isolation region is filled with the insulating material layer, the sacrificial oxide film is formed on the sidewalls and the bottom of the trench by a sacrificial oxidation process to remove the etch damage layer formed on the sidewalls and the bottom of the trench. It is characterized in that it further comprises the step of removing the oxide film.
또한, 트랜치를 형성한 후 소자 분리 영역을 절연 물질층으로 매립하기 전에, 트랜치의 상부 및 저면 모서리를 둥글게 형성하기 위하여 산화 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include performing an oxidation process to round the top and bottom edges of the trench after the trench is formed and before the device isolation region is filled with the insulating material layer.
그리고, 트랜치를 형성한 후 소자 분리 영역을 절연 물질층으로 매립하기 전에, 식각 공정 시 소자 분리막 및 반도체 기판의 계면에 모우트가 발생되는 것을 방지하고 절연 물질층의 접착 특성을 향상시키기 위하여 소자 분리 영역을 포함한 전체 상부에 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.After the trench is formed, and before the device isolation region is filled with the insulating material layer, in order to prevent the moat from occurring at the interface between the device isolation film and the semiconductor substrate during the etching process and to improve the adhesive properties of the insulating material layer. And forming a liner oxide film over the entire area including the region.
희생 실리콘 산화막 및 패드 산화막을 제거한 후에는, 반도체 기판의 표면에 스크린 산화막을 형성하고, 이온 주입 공정을 실시하여 소자의 문턱 전압을 조절하기 위한 문턱 전압 이온 주입층이나 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.After removing the sacrificial silicon oxide film and the pad oxide film, a screen oxide film is formed on the surface of the semiconductor substrate, and an ion implantation process is performed to form a threshold voltage ion implantation layer or a well region for adjusting the threshold voltage of the device. It is characterized by including.
본 발명에 따른 플래시 메모리 셀 제조 방법은 상기에 기재된 방법으로 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 터널 산화막을 형성하는 단계와, 소자 분리막의 돌출 부위에 의해 분리되면서 소자 분리막의 가장자리와 중첩되는 제1 폴리실리콘층을 형성하는 단계와, 소자 분리막과 중첩되지 않는 영역의 제1 폴리실리콘층을 소정의 두께만큼 식각하여 제1 폴리실리콘층을 오목 구조로 형성하는 단계와, 소자 분리막의 돌출 부위를 제거하는 단계와, 전체 상부에 유전체막, 제2 폴리실리콘층 및 실리사이드층을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 실리사이드층, 제2 폴리실리콘층 및 유전체막을 패터닝하고, 자기 정렬 식각 공정으로 제1 폴리실리콘층 및 터널 산화막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.The flash memory cell manufacturing method according to the present invention comprises the steps of providing a semiconductor substrate having a device isolation film formed by the method described above, forming a tunnel oxide film, and overlapping the edge of the device isolation film while being separated by a protruding portion of the device isolation film. Forming a first polysilicon layer; forming a first polysilicon layer into a concave structure by etching the first polysilicon layer in a region not overlapping with the device isolation layer by a predetermined thickness; and protruding the device isolation layer. Removing the portion, forming the dielectric layer, the second polysilicon layer, and the silicide layer on the entire surface, and then patterning the silicide layer, the second polysilicon layer, and the dielectric layer by an etching process using a control gate mask, and self-aligned etching. Patterning the first polysilicon layer and the tunnel oxide film by a process .
상기에서, 제1 폴리실리콘층은 SiH4또는 Si2H6중 어느 하나와 PH3가스를 소오스 가스로 이용하여 1.5E20 내지 3.0E20 atoms/cc의 불순물이 도핑되도록 LP-CVD법으로 형성하는 것을 특징으로 한다. 또한, 제1 폴리실리콘층은 전계가 한곳에 집중되지 않도록 그레인 사이즈가 최소화하기 위하여 580 내지 620℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건에서 1000 내지 2000Å의 두께로 형성하는 것을 특징으로 한다.In the above, the first polysilicon layer is formed by LP-CVD so that impurities of 1.5E20 to 3.0E20 atoms / cc are doped using either SiH 4 or Si 2 H 6 and PH 3 gas as the source gas. It features. In addition, the first polysilicon layer is formed to a thickness of 1000 to 2000 Pa at a temperature of 580 to 620 ℃ and low pressure of 0.1 to 3 Torr in order to minimize the grain size so that the electric field is not concentrated in one place.
한편, 오목 구조의 제1 폴리실리콘층은 소자 분리막을 형성하기 위하여 소자 분리 영역을 정의할 때 도포한 포토레지스트와 반대 특성을 갖는 포토레지스트를 도포하여 소자 분리 마스크로 오목하게 식각될 영역을 정의하는 것을 특징으로 한다.Meanwhile, the first polysilicon layer having a concave structure defines a region to be concavely etched by the device isolation mask by applying a photoresist having properties opposite to the photoresist applied when defining the device isolation region to form the device isolation layer. It is characterized by.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.1A to 1I are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.
도 1a를 참조하면, 반도체 기판(100)의 전체 상부에 결정결함이 발생되는 것을 억제하고 표면 처리를 실시하기 위하여 패드 산화막(101)을 형성한 후 순차적으로 희생 실리콘층(102) 및 패드 질화막(103)을 순차적으로 형성한다.Referring to FIG. 1A, a sacrificial silicon layer 102 and a pad nitride film (sequentially formed) are formed sequentially after forming the pad oxide film 101 to suppress crystal defects from occurring on the entire upper portion of the semiconductor substrate 100 and to perform surface treatment. 103) are formed sequentially.
패드 산화막(101)은 70 내지 100Å의 두께로 형성하며, 750 내지 900℃의 온도 범위에서 건식 산화 방법이나 습식 산화 방법으로 형성한다. 희생 실리콘층(102)은 Si2H6또는 SiH4를 소오스 가스로 이용하여 언도프트(Undoped) 폴실리콘층이나 언도프트 비정질 실리콘층으로 형성하며, 480 내지 610℃의 온도에서 LP-CVD(Low Pressure Chemical Vapor Deposition)법을 이용하여 100 내지 150Å의 두께로 형성한다. 또한, 패드 질화막(103)은 2500 내지 3500Å의 두께로 형성하며, LP-CVD법을 이용하여 형성할 수 있다. 이때, 패드 질화막(103)의 두께는 상기의 조건으로 한정되지 않고, 후속 공정에서 화학적 기계적 연마 공정을 마지막 공정으로 실시하여 소자 분리막을 형성한 후 패드 질화막을 제거하였을 때 소자 분리막의 상부가 반도체 기판(100)의 표면보다 최대한 높게 돌출되도록 공정 조건에 따라 패드 질화막(103)의 두께를 결정할 수 있다.The pad oxide film 101 is formed to a thickness of 70 to 100 Pa, and is formed by a dry oxidation method or a wet oxidation method in a temperature range of 750 to 900 ° C. The sacrificial silicon layer 102 is formed of an undoped polysilicon layer or an undoped amorphous silicon layer using Si 2 H 6 or SiH 4 as the source gas, and LP-CVD (Low) at a temperature of 480 to 610 ° C. It is formed to a thickness of 100 to 150 Pa by using a Pressure Chemical Vapor Deposition method. In addition, the pad nitride film 103 is formed to a thickness of 2500 to 3500 kPa, and can be formed using the LP-CVD method. At this time, the thickness of the pad nitride film 103 is not limited to the above conditions, and when the pad nitride film is removed after forming the device isolation film by performing a chemical mechanical polishing process as a final step in a subsequent step, the upper portion of the device isolation film is a semiconductor substrate. The thickness of the pad nitride layer 103 may be determined according to process conditions so as to protrude as much as possible above the surface of the 100.
한편, 패드 산화막(101)을 형성하기 전에 세정 공정을 실시할 수도 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.In addition, the cleaning process may be performed before the pad oxide film 101 is formed. At this time, the cleaning process is sequentially performed with a hydrofluoric acid (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution H 2 O: HF mixed in a ratio of 50: 1 to 100: 1 BOE (Buffered Oxide Etchant) and SC-1 diluted with H 2 O at a ratio of 1: 100 to 1: 300 or mixed solution containing NH 4 F: HF at 4: 1 to 7: 1 (NH 4 OH / H 2 O 2 / H 2 O) The solution is carried out sequentially.
도 1b를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 패드 질화막(103), 희생 실리콘층(102) 및 패드 산화막(101)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 이로써, 반도체 기판(100)의 소자분리 영역을 노출시키는 패드 산화막(101), 희생 실리콘층(102) 및 패드 질화막(102)이 적층 구조로 형성된다.Referring to FIG. 1B, the pad nitride layer 103, the sacrificial silicon layer 102, and the pad oxide layer 101 are sequentially etched through an etching process using an isolation layer to expose the isolation region of the semiconductor substrate 100. As a result, the pad oxide film 101, the sacrificial silicon layer 102, and the pad nitride film 102 exposing the device isolation region of the semiconductor substrate 100 are formed in a stacked structure.
이후, 반도체 기판(100)의 노출된 영역을 식각하여 소정의 깊이로 트랜치(104)를 형성한다. 이때, 패드 질화막(103)은 식각 면이 수직이 되도록 하며, 트랜치(104)는 측벽이 75 내지 85도의 경사각을 갖도록 형성한다.Thereafter, the exposed regions of the semiconductor substrate 100 are etched to form trenches 104 to a predetermined depth. In this case, the pad nitride layer 103 may have an etched surface perpendicular to each other, and the trench 104 may have sidewalls having an inclination angle of 75 to 85 degrees.
도 1c를 참조하면, 트랜치(104)가 형성되면, 반도체 기판(100)에 트랜치(104)를 형성하는 과정에서 식각 공정에 의해 트랜치(104)의 측벽 및 저면에 발생된 식각 손상을 제거하기 위하여 측벽 희생 산화 공정을 실시한다. 이로 인해, 트랜치(104)의 측벽 및 저면의 손상된 반도체 기판(100)의 표면이 산화되어 희생 산화막(105)이 형성된다. 이러한 측벽 희생 산화 공정은 1000 내지 1150℃의 온도에서 건식 산화 방식으로 실시하며, 희생 실리콘층(102)의 노출된 측벽이 산화되는 것을 최대한 억제하면서 70 내지 150Å 두께의 반도체 기판(100)이 산화되도록 실시한다.Referring to FIG. 1C, when the trench 104 is formed, in order to remove the etching damage generated on the sidewalls and the bottom of the trench 104 by an etching process in the process of forming the trench 104 in the semiconductor substrate 100. A sidewall sacrificial oxidation process is performed. As a result, the surface of the damaged semiconductor substrate 100 on the sidewall and the bottom of the trench 104 is oxidized to form a sacrificial oxide film 105. The sidewall sacrificial oxidation process is performed by dry oxidation at a temperature of 1000 to 1150 ° C., so that the semiconductor substrate 100 having a thickness of 70 to 150 Å is oxidized while maximally suppressing oxidation of the exposed sidewall of the sacrificial silicon layer 102. Conduct.
측벽 희생 산화 공정을 실시하기 전에 세정 공정을 실시할 수 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.The cleaning process may be performed before the sidewall sacrificial oxidation process. At this time, the cleaning process is sequentially performed with a hydrofluoric acid (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution H 2 O: HF mixed in a ratio of 50: 1 to 100: 1 BOE (Buffered Oxide Etchant) and SC-1 diluted with H 2 O at a ratio of 1: 100 to 1: 300 or mixed solution containing NH 4 F: HF at 4: 1 to 7: 1 (NH 4 OH / H 2 O 2 / H 2 O) The solution is carried out sequentially.
도 1d를 참조하면, 측벽 희생 산화 공정에 의해 형성된 희생 산화막(도 1c의105)의 두께를 목표 두께로 세정 공정을 실시하여 희생 산화막을 제거한 후, 트랜치(104)의 저면 및 상부 모서리(104a)를 둥글게 형성하기 위하여 측벽 산화 공정을 실시한다. 이로 인해, 트랜치(104)의 측벽 및 저면의 반도체 기판(100)이 일부 산화되어 산화막(106)이 형성되면서 트랜치(104)의 저면 및 상부 모서리 부분(104a)이 둥글게 형성된다.Referring to FIG. 1D, after the sacrificial oxide film (105 of FIG. 1C) formed by the sidewall sacrificial oxidation process is cleaned to a target thickness to remove the sacrificial oxide film, the bottom and top corners 104a of the trench 104 are removed. The sidewall oxidation process is performed to form a round. As a result, the semiconductor substrate 100 on the sidewalls and the bottom of the trench 104 is partially oxidized to form the oxide film 106, and thus the bottom and upper corner portions 104a of the trench 104 are rounded.
이러한 측벽 산화 공정은 750 내지 850℃의 온도에서 습식 산화 방식으로 70 내지 150Å 두께의 반도체 기판(100)이 산화되도록 실시한다.The sidewall oxidation process is performed to oxidize the semiconductor substrate 100 having a thickness of 70 to 150 Pa by wet oxidation at a temperature of 750 to 850 ° C.
희생 산화막을 제거한 후 측벽 산화 공정을 실시하기 전에 세정 공정을 실시할 수 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.After the sacrificial oxide film is removed, the cleaning process may be performed before the sidewall oxidation process is performed. At this time, the cleaning process is sequentially performed with a hydrofluoric acid (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution H 2 O: HF mixed in a ratio of 50: 1 to 100: 1 BOE (Buffered Oxide Etchant) and SC-1 diluted with H 2 O at a ratio of 1: 100 to 1: 300 or mixed solution containing NH 4 F: HF at 4: 1 to 7: 1 (NH 4 OH / H 2 O 2 / H 2 O) The solution is carried out sequentially.
도 1e를 참조하면, 트랜치(104)의 측벽 및 저면을 포함한 전체 상부에 라이너 산화막(Liner oxide layer; 107)을 형성한다. 라이너 산화막(107)은 후속 공정에서 소자 분리막을 형성하기 위하여 트랜치(104)를 절연 물질층으로 매립할 때 트랜치(104) 영역에서 절연 물질층의 접착(Adhesion) 특성을 향상시키고, 후속 식각 공정에 의해 소자 분리막과 반도체 기판의 경계면이 움푹 파여서 형성되는 모우트(Moat)가 발생되는 것을 방지하기 위하여 형성한다. 이러한 라이너산화막(107)은 DCS(SiH2Cl2)를 소오스로 하는 HTO(Hot Temperature Oxide) 박막으로 형성하며, 100 내지 120Å의 두께로 형성한다. 라이너 산화막(107)을 형성한 후에는 라이너 산화막(107)을 치밀화하고 막질을 향상시키기 위하여 1000 내지 1100℃의 온도에서 질소(N2) 가스 분위기로 20 내지 30분간 어닐링을 실시한다.Referring to FIG. 1E, a liner oxide layer 107 is formed on the entire top including the sidewalls and the bottom of the trench 104. The liner oxide layer 107 improves the adhesion characteristics of the insulating material layer in the trench 104 region when the trench 104 is embedded with the insulating material layer to form the device isolation layer in a subsequent process, and the subsequent etching process. As a result, it is formed in order to prevent the occurrence of a moat formed by denting an interface between the device isolation layer and the semiconductor substrate. The liner oxide film 107 is formed of a hot temperature oxide (HTO) thin film made of DCS (SiH 2 Cl 2 ) as a source, and is formed to a thickness of 100 to 120 Pa. After the liner oxide film 107 is formed, annealing is performed for 20 to 30 minutes in a nitrogen (N 2 ) gas atmosphere at a temperature of 1000 to 1100 ° C. to densify the liner oxide film 107 and improve film quality.
도 1f를 참조하면, 패드 산화막(101), 희생 실리콘층(102) 및 패드 질화막(103) 사이의 공간과 트랜치(도 1e의 104)가 완전히 매립되도록 전체 상부에 절연 물질층을 형성한다. 이때, 절연 물질층은 고밀도 플라즈마(High Density Plasma; HDP) 산화막(108)으로 형성하며, 5000 내지 10000Å의 두께로 형성한다.Referring to FIG. 1F, an insulating material layer is formed over the entire area such that the space between the pad oxide film 101, the sacrificial silicon layer 102, and the pad nitride film 103 and the trench 104 (FIG. 1E) are completely filled. In this case, the insulating material layer is formed of a high density plasma (HDP) oxide film 108, and has a thickness of 5000 to 10000 kPa.
이후, 화학적 기계적 연마를 실시하여 패드 질화막(103) 상부의 고밀도 플라즈마 산화막을 제거한다. 화학적 기계적 연마를 실시한 후에는 노출된 패드 질화막(103)의 표면에 잔존할 수 있는 산화막을 제거하기 위하여 BOE 또는 HF를 이용한 세정 공정을 실시한다. 이로써, 산화막(106), 라이너 산화막(107) 및 고밀도 플라즈마 산화막(108)으로 이루어진 소자 분리막(109)이 형성된다.Thereafter, chemical mechanical polishing is performed to remove the high density plasma oxide film on the pad nitride film 103. After chemical mechanical polishing, a cleaning process using BOE or HF is performed to remove the oxide film that may remain on the exposed surface of the pad nitride film 103. As a result, the device isolation film 109 formed of the oxide film 106, the liner oxide film 107, and the high density plasma oxide film 108 is formed.
한편, 후속 공정에서 패드 질화막(103)이 완전히 제거된 후 반도체 기판(100)의 표면 위로 돌출되는 소자 분리막(109)의 높이는 제거되기 전 패드 질화막(103)의 잔류 두께에 따라 결정된다. 따라서, 화학적 기계적 연마를 실시하는 과정에서 고밀도 플라즈마 산화막이 제거되고 패드 질화막(103)이 노출되면서 패드 질화막(103)의 상부가 과도하게 제거되면, 반도체 기판(100)의 표면보다 높게 돌출되어 잔류하는 소자 분리막(109)의 높이가 낮아지게 된다. 이는, 후속 공정에서 형성될 플로팅 게이트용 폴리실리콘층의 높이에도 영향을 준다. 그러므로, 이러한 소자 분리막(109)의 돌출된 상부가 낮아지지 않도록 화학적 기계적 연마 공정의 공정 조건을 제어하며, 바람직하게는 패드 질화막(103)이 제거된 상태에서 소자 분리막(109)의 돌출된 상부의 높이가 1500 내지 2000Å이 되도록 공정 조건을 제어한다.Meanwhile, in the subsequent process, the height of the device isolation layer 109 protruding onto the surface of the semiconductor substrate 100 after the pad nitride layer 103 is completely removed is determined according to the remaining thickness of the pad nitride layer 103 before removal. Therefore, when the high density plasma oxide film is removed in the process of chemical mechanical polishing and the pad nitride film 103 is exposed and the upper portion of the pad nitride film 103 is excessively removed, it protrudes higher than the surface of the semiconductor substrate 100. The height of the device isolation layer 109 is lowered. This also affects the height of the polysilicon layer for the floating gate to be formed in a subsequent process. Therefore, the process conditions of the chemical mechanical polishing process are controlled so that the protruding upper portion of the device isolation layer 109 is not lowered. Preferably, the protruding upper portion of the element isolation layer 109 is removed while the pad nitride layer 103 is removed. Process conditions are controlled such that the height is 1500 to 2000 mm 3.
도 1g를 참조하면, 패드 질화막(도 1f의 103)을 제거한다. 패드 질화막은 인산(H3PO4)을 이용하여 제거한다. 이로써, 소자 분리막(109)의 상부가 돌출(109a)되고, 희생 실리콘층(102)의 상부 표면이 노출된다.Referring to FIG. 1G, the pad nitride film (103 in FIG. 1F) is removed. The pad nitride film is removed using phosphoric acid (H 3 PO 4 ). As a result, the upper portion of the isolation layer 109 protrudes 109a, and the upper surface of the sacrificial silicon layer 102 is exposed.
도 1h를 참조하면, 산화 공정으로 희생 실리콘층(도 1g의 102)을 산화시켜 희생 실리콘 산화막(110)을 형성한다. 이때, 산화 공정은 희생 실리콘층 두께의 두 배에 해당하는 두께를 목표 산화 두께로 설정하여 750 내지 900℃의 온도에서 습식 산화 방식으로 실시한다. 이로써, 액티브 영역의 반도체 기판(100) 상에는 패드 산화막(101)과 희생 실리콘 산화막(110)에 의해 산화막이 두껍게 형성된다.Referring to FIG. 1H, the sacrificial silicon layer (102 of FIG. 1G) is oxidized to form a sacrificial silicon oxide film 110 by an oxidation process. In this case, the oxidation process is performed by the wet oxidation method at a temperature of 750 to 900 ℃ by setting the thickness corresponding to twice the thickness of the sacrificial silicon layer to the target oxidation thickness. As a result, the oxide film is thickly formed on the semiconductor substrate 100 in the active region by the pad oxide film 101 and the sacrificial silicon oxide film 110.
이렇게, 희생 실리콘층을 산화시켜 희생 실리콘 산화막(110)을 형성하는 것은, 후속 공정에서 소자 분리막의 돌출된 상부(109a) 폭을 좁히기 위하여 실시하는 세정 공정에서, 소자 분리 영역을 제외한 액티브 영역 상에서의 산화막 식각 마진을 확보하기 위해서이다. 뿐만 아니라, 세정 공정에 의해서 소자 분리막(109)의 상부 모서리가 식각되어 반도체 기판(100)의 계면에서 움푹 파인 모우트가 발생되는 것을 방지할 수도 있다.In this manner, the sacrificial silicon layer 110 is oxidized to form the sacrificial silicon oxide film 110 in a cleaning process performed to narrow the protruding upper portion 109a of the device isolation film in a subsequent process. This is to secure an oxide etching margin. In addition, the upper edge of the device isolation layer 109 may be etched by the cleaning process to prevent generation of recessed motes at the interface of the semiconductor substrate 100.
도 1i를 참조하면, 돌출된 소자 분리막(109a)을 목표 폭으로 좁히기 위하여 식각 공정으로 소자 분리막의 돌출된 부분(109a)과 반도체 기판(100) 상부의 산화막(도 1h의 110 및 101)을 균일하게 식각한다. 즉, 식각 공정을 실시하면 돌출된 소자 분리막(109a)의 표면과 반도체 기판(100) 상부에 형성된 희생 실리콘 산화막(도 1h의 110)의 표면이 동시에 동일한 비율로 식각되며, 돌출된 소자 분리막(109a)이 목표 폭이 될 때까지 식각 공정의 시간을 조절한다. 이러한 식각 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.Referring to FIG. 1I, in order to narrow the protruding element isolation layer 109a to a target width, the etching portions 109a and the oxide layers 110 and 101 of FIG. 1H on the semiconductor substrate 100 may be uniformly etched by an etching process. To be etched. That is, when the etching process is performed, the surface of the protruding device isolation layer 109a and the surface of the sacrificial silicon oxide film 110 formed on the semiconductor substrate 100 (110 in FIG. 1H) are simultaneously etched at the same ratio, and the protruding device isolation film 109a is performed. Adjust the time of the etching process until) is the target width. This etching process uses hydrofluoric acid (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution in which H 2 O: HF is mixed at a ratio of 50: 1 to 100: 1. Do it.
이로써, 소자 분리 영역의 가장 자리는 반도체 기판(100)의 표면과 거의 비슷한 높이로 평탄하고, 중앙 부분은 반도체 기판(100)의 표면보다 높게 돌출된 소자 분리막(109a)이 형성된다.As a result, an edge of the device isolation region is flat to a height substantially similar to the surface of the semiconductor substrate 100, and a device isolation film 109a is formed in which the center portion protrudes higher than the surface of the semiconductor substrate 100.
상기의 형태로 소자 분리막(109)이 형성됨으로써, 반도체 기판(100)의 상부에서는 반도체 기판(100)의 활성 영역보다 패턴을 보다 넓게 형성할 수 있는 영역을 확보할 수 있게 된다.Since the device isolation layer 109 is formed in the above-described manner, an area capable of forming a pattern wider than the active region of the semiconductor substrate 100 can be secured on the upper portion of the semiconductor substrate 100.
이후, 반도체 기판(100)의 상부에 잔류하는 패드 산화막 및 희생 실리콘 산화막(도 1h의 101 및 110)을 HF 용액으로 완전히 제거한 후 소자가 형성될 활성 영역의 반도체 기판(100) 상부에 750 내지 900℃의 온도에서 습식 또는 건식 산화 방식으로 50 내지 70Å의 두께를 갖는 스크린 산화막(Screen oxide; 111)을 형성한다. 스크린 산화막(111)이 형성되면 이온 주입 공정을 통해 활성 영역의 반도체 기판(100)에 웰(도시되지 않음)을 형성하고, 트랜지스터 또는 플래시 메모리 셀과 같은 소자의 문턱 전압을 조절하기 위한 문턱 전압 조절층(도시되지 않음)을 반도체 기판(100)의 소정 깊이에 형성한다.Thereafter, the pad oxide film and the sacrificial silicon oxide film (101 and 110 of FIG. 1H) remaining on the semiconductor substrate 100 are completely removed with the HF solution, and then 750 to 900 on the semiconductor substrate 100 in the active region where the device is to be formed. A screen oxide 111 having a thickness of 50 to 70 kPa is formed by a wet or dry oxidation method at a temperature of ° C. When the screen oxide layer 111 is formed, a well (not shown) is formed in the semiconductor substrate 100 in the active region through an ion implantation process, and the threshold voltage is adjusted to adjust the threshold voltage of a device such as a transistor or a flash memory cell. A layer (not shown) is formed at a predetermined depth of the semiconductor substrate 100.
상기에서 서술한 소자 분리막 형성 공정을 플래시 메모리 셀의 제조 공정에 적용하여 플로팅 게이트의 균일도를 향상시키면서 면적을 넓게 형성하여 커플링 비를 포함한 플래시 메모리 셀의 전기적 특성을 향상시킬 수도 있다.The above-described device isolation film forming process may be applied to a manufacturing process of a flash memory cell to form a wide area while improving the uniformity of the floating gate, thereby improving the electrical characteristics of the flash memory cell including the coupling ratio.
이하, 첨부된 도면을 참조하여 상기의 소자 분리막 형성 공정을 적용한 플래시 메모리 셀의 제조 방법을 설명하기로 한다.Hereinafter, a method of manufacturing a flash memory cell to which the device isolation layer forming process is applied will be described with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a flash memory cell according to the present invention.
도 2a를 참조하면, 도 1a 내지 도 1i를 참조하여 설명한 방법으로 반도체 기판(200)의 소자 분리 영역에 소자 분리막(201)을 형성하고, 트랜지스터나 플래시 메모리 셀과 같은 각종 반도체 소자가 형성될 활성 영역에 웰(도시되지 않음)과 함께 문턱 전압 조절층(도시되지 않음)을 형성한다. 이후, 세정 공정으로 스크린 산화막(도 1i의 111)을 제거하고, 반도체 기판(200)의 활성 영역 상부에 터널 산화막(202) 및 제1 실리콘층(203)을 순차적으로 형성한다.Referring to FIG. 2A, the device isolation layer 201 is formed in the device isolation region of the semiconductor substrate 200 by the method described with reference to FIGS. 1A through 1I, and various semiconductor devices such as transistors or flash memory cells are formed. A threshold voltage regulating layer (not shown) is formed in the region together with a well (not shown). Thereafter, the screen oxide film 111 in FIG. 1I is removed by the cleaning process, and the tunnel oxide film 202 and the first silicon layer 203 are sequentially formed on the active region of the semiconductor substrate 200.
세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다. 한편, 터널산화막(202)은 750 내지 800℃의 온도에서 습식 산화 공정으로 형성하고, 이후 900 내지 910℃의 온도에서 질소 분위기로 20 내지 30분간 어닐링을 실시하여 반도체 기판(200)과 터널 산화막(202)의 계면 결함 밀도를 최소화한다. 플로팅 게이트를 형성하기 위한 제1 폴리실리콘층(203)은 SiH4또는 Si2H6중 어느 하나와 PH3가스를 소오스 가스로 이용하여 1.5E20 내지 3.0E20 atoms/cc의 불순물이 도핑되도록 LP-CVD(Low Pressure Chemical Vapor Deposition)법으로 형성한다. 또한, 제1 폴리실리콘층(103)은 전계가 한곳에 집중되지 않도록 그레인 사이즈가 최소화하기 위하여 580 내지 620℃의 온도와 0.1 내지 3Torr의 낮은 압력 조건에서 1000 내지 2000Å의 두께로 형성한다.The cleaning process is performed by sequentially using hydrofluoric acid (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution in which H 2 O: HF is mixed at a ratio of 50: 1 to 100: 1. Conduct. Meanwhile, the tunnel oxide film 202 is formed by a wet oxidation process at a temperature of 750 to 800 ° C., and then annealed for 20 to 30 minutes in a nitrogen atmosphere at a temperature of 900 to 910 ° C. to form the semiconductor substrate 200 and the tunnel oxide film ( Minimize the interfacial defect density of 202. The first polysilicon layer 203 for forming the floating gate is formed of LP- so that impurities of 1.5E20 to 3.0E20 atoms / cc are doped using either SiH 4 or Si 2 H 6 and PH 3 gas as the source gas. It is formed by CVD (Low Pressure Chemical Vapor Deposition) method. In addition, the first polysilicon layer 103 is formed to a thickness of 1000 to 2000 Pa at a temperature of 580 to 620 ° C. and a low pressure of 0.1 to 3 Torr so as to minimize grain size so that the electric field is not concentrated in one place.
도 2b를 참조하면, 소자 분리막(201)의 상부 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 제1 폴리실리콘층(203)을 분리시킨다. 이때, 화학적 기계적 연마 공정은 제1 폴리실리콘층(203)이 1000 내지 1400Å의 두께로 균일하게 잔류되도록 실시하며, 소자 분리막(201)의 돌출된 부분이 이보다 높을 경우에는 과도하게 화학적 기계적 연마를 실시하여 제1 폴리실리콘층(203)의 상기의 목표 두께로 잔류하도록 한다.Referring to FIG. 2B, the first polysilicon layer 203 is separated by chemical mechanical polishing until the upper surface of the device isolation layer 201 is exposed. At this time, the chemical mechanical polishing process is performed so that the first polysilicon layer 203 remains uniformly at a thickness of 1000 to 1400 kPa, and if the protruding portion of the device isolation film 201 is higher than this, excessive chemical mechanical polishing is performed. To remain at the target thickness of the first polysilicon layer 203.
도 2c를 참조하면, 도 1b에서 소자 분리 영역을 정의할 때 사용한 포토레지스트와 반대되는 타입의 포토레지스트를 전체 상부에 형성한 후 동일한 소자 분리 마스크를 이용한 노광 및 식각 공정을 실시하여 포토레지스트 패턴(204)을 형성한다. 상기의 포토레지스트 패턴(204)은 소자 분리 마스크에 의해 형성되므로, 소자분리막(201)의 노출된 상부 표면뿐만 아니라, 소자 분리막(201)과 중첩되는 영역의 제1 폴리실리콘층(203)과 동일하게 중첩되도록 형성된다. 따라서, 제1 폴리실리콘층(203)은 포토레지스트 패턴(204)에 의하여 소자 분리막(201)이 형성되지 않은 활성 영역에서만 노출된다.Referring to FIG. 2C, a photoresist of a type opposite to the photoresist used to define the device isolation region in FIG. 1B is formed over the entire surface, followed by an exposure and etching process using the same device isolation mask. 204). Since the photoresist pattern 204 is formed by the device isolation mask, not only the exposed upper surface of the device isolation film 201 but also the same as the first polysilicon layer 203 in the region overlapping the device isolation film 201. It is formed so as to overlap. Therefore, the first polysilicon layer 203 is exposed only in an active region in which the device isolation layer 201 is not formed by the photoresist pattern 204.
상기와 같이, 포토레지스트 패턴(204)을 형성하되 소자 분리 영역을 정의할 때 사용한 포토레지스트와 반대되는 포토레지스트를 이용하여 포토레지스트 패턴(204)을 형성하면, 포토레지스트의 타입만 다를 뿐 모든 공정이 소자 분리 영역을 정의하기 위한 포토레지스트 패턴을 형성하는 공정과 동일하게 진행된다. 따라서, 동일한 소자 분리 마스크를 사용하기 때문에 제조비용뿐만 아니라, 공정의 재현성을 확보할 수 있다.As described above, when the photoresist pattern 204 is formed, but the photoresist pattern 204 is formed using a photoresist that is opposite to the photoresist used when defining the device isolation region, all processes are different except for the type of photoresist. The process proceeds similarly to the process of forming a photoresist pattern for defining the device isolation region. Therefore, since the same device isolation mask is used, not only the manufacturing cost but also the reproducibility of the process can be ensured.
도 2d를 참조하면, 포토레지스트 패턴(도 2c의 204)을 식각 마스크로 이용한 식각 공정으로 제1 폴리실리콘층(203)의 노출된 영역을 소정의 두께만큼 제거하여 제1 폴리실리콘층(203)을 오목 구조(凹)로 형성한다. 이때, 제1 폴리실리콘층(203)의 식각 두께는 표면적을 최대한 확보할 수 있을 정도로 설정하며, 바람직하게는 200 내지 400Å으로 한다.Referring to FIG. 2D, the first polysilicon layer 203 may be removed by removing the exposed region of the first polysilicon layer 203 by a predetermined thickness by an etching process using the photoresist pattern 204 of FIG. 2C as an etching mask. Is formed into a concave structure. At this time, the etching thickness of the first polysilicon layer 203 is set to such an extent that the surface area can be secured to the maximum, preferably 200 to 400 kPa.
이후, 포토레지스트 패턴을 제거한다. 이로 인해, 반도체 기판(200)의 표면보다 높게 돌출된 소자 분리막(201)의 상부 표면이 노출된다. 이렇게 노출된 소자 분리막(201)의 돌출 부위를 세정 공정으로 제거한다. 세정 공정은 HF 또는 BOE를 이용하여 실시하며, 이로써 소자 분리막(201)의 돌출 부위와 접했던 제1 폴리실리콘층(203)의 측벽이 노출되면서 제1 폴리실리콘층(203)의 노출 면적이 증가하여 커플링 비를 보다 더 향상시킬 수 있다.Thereafter, the photoresist pattern is removed. As a result, the upper surface of the device isolation layer 201 protruding higher than the surface of the semiconductor substrate 200 is exposed. The protruding portion of the exposed device isolation layer 201 is removed by a cleaning process. The cleaning process is performed using HF or BOE. As a sidewall of the first polysilicon layer 203 that is in contact with the protruding portion of the device isolation layer 201 is exposed, the exposed area of the first polysilicon layer 203 increases. Coupling ratios can be further improved.
도 2e를 참조하면, 전체 상부에 유전체막(208), 콘트롤 게이트용 제2 폴리실리콘층(209) 및 실리사이드층(210)을 순차적으로 형성한다. 이때, 유전체막(208)은 제1 산화막(SiO2; 205), 실리콘 질화막(Si3N4; 206) 및 제2 산화막(SiO2; 207)이 순차적으로 적층된 구조인 ONO 구조로 형성할 수 있다. 또한, 실리사이드층(210)은 텅스텐 실리사이드(WSix)층으로 형성할 수 있다.Referring to FIG. 2E, the dielectric film 208, the second polysilicon layer 209 and the silicide layer 210 are sequentially formed on the entire surface. In this case, the dielectric film 208 may be formed in an ONO structure in which a first oxide film (SiO 2 ; 205), a silicon nitride film (Si 3 N 4 ; 206), and a second oxide film (SiO 2 ; 207) are sequentially stacked. Can be. In addition, the silicide layer 210 may be formed of a tungsten silicide (WSix) layer.
이후, 도면에는 도시되어 있지 않지만, 실리사이드층(210) 상부에 SiOxNy 또는 Si3N4로 이루어진 반사 방지막(도시되지 않음)을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 반사 방지막, 실리사이드층(210), 제2 폴리실리콘층(209) 및 유전체막(208)을 패터닝하여 제2 폴리실리콘층(210)과 실리사이드층(209)으로 이루어진 콘트롤 게이트(211)를 형성한다. 이후, 패터닝된 반사 방지막을 이용한 자기 정렬 식각 공정으로 제1 폴리실리콘층(203)을 패터닝하여 제1 폴리실리콘층(203)으로 이루어진 플로팅 게이트가 형성한다. 이로써, 플래시 메모리 셀이 제조된다.Subsequently, although not shown in the drawing, an antireflection film (not shown) formed of SiOxNy or Si 3 N 4 is formed on the silicide layer 210 and then the antireflection film and the silicide layer 210 are formed by an etching process using a control gate mask. ), The second polysilicon layer 209 and the dielectric film 208 are patterned to form a control gate 211 composed of the second polysilicon layer 210 and the silicide layer 209. Thereafter, the first polysilicon layer 203 is patterned by a self-aligned etching process using a patterned anti-reflection film to form a floating gate formed of the first polysilicon layer 203. In this way, a flash memory cell is manufactured.
본 발명은 상기에서 서술한 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한 플래시 메모리 셀 제조 방법을 통해 다음과 같은 효과를 얻을 수 있다.According to the present invention, the following effects can be obtained through the above-described method of forming a device isolation layer of a semiconductor device and a method of manufacturing a flash memory cell using the same.
첫째, 돌출된 소자 분리막의 폭을 줄임으로써, 기판 상부에 패턴이 형성될영역을 충분히 확보하면서 패턴을 균일하게 형성할 수 있다.First, by reducing the width of the protruding device isolation layer, the pattern may be uniformly formed while sufficiently securing a region where the pattern is to be formed on the substrate.
둘째, 돌출된 소자 분리막의 폭을 줄이기 위한 세정 공정을 실시하는 과정에서 액티브 영역에 여분의 산화막을 형성함으로써, 모우트가 발생되는 것을 방지할 수 있다.Second, by forming an extra oxide film in the active region in the process of performing a cleaning process to reduce the width of the protruding device isolation layer, it is possible to prevent the occurrence of the moat.
셋째, 소자 분리막의 잔류 돌출 부위에 의해 분리되는 폴리실리콘층을 오목구조로 만들면서 폴리실리콘층 사이의 소자 분리막의 잔류 돌출 부위를 제거하여 폴리실리콘층의 노출 면적을 극대화함으로써, 커플링 비를 증가시켜 전기적 특성을 향상시킬 수 있다.Third, the coupling ratio is increased by maximizing the exposed area of the polysilicon layer by removing the residual protrusion parts of the device isolation layer between the polysilicon layers while concave the polysilicon layer separated by the residual protrusion parts of the device isolation layer. To improve the electrical characteristics.
넷째, 폴리실리콘층을 오목한 구조로 형성하는 과정에서 소자 분리막을 형성할 때와 반대 특성을 갖는 포토레지스트를 이용하여 소자 분리 영역과 중첩되지 않는 영역의 폴리실리콘층만을 노출시키고 소정의 두께만큼 식각하여 폴리실리콘층을 오목구조로 만듦으로써, 하나의 소자 분리 마스크를 재사용하여 제조 원가를 낮추고 공정의 재현성을 확보할 수 있다.Fourth, in the process of forming the polysilicon layer in a concave structure, by using a photoresist having a property opposite to that of forming the device isolation layer, only the polysilicon layer in a region not overlapping with the device isolation region is exposed and etched by a predetermined thickness. By making the polysilicon layer into a concave structure, one device isolation mask can be reused to reduce manufacturing costs and ensure reproducibility of the process.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0031261A KR100427537B1 (en) | 2002-06-04 | 2002-06-04 | Method of forming a isolation layer in a semiconductor device and manufacturing a flash memory cell using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0031261A KR100427537B1 (en) | 2002-06-04 | 2002-06-04 | Method of forming a isolation layer in a semiconductor device and manufacturing a flash memory cell using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030094440A KR20030094440A (en) | 2003-12-12 |
| KR100427537B1 true KR100427537B1 (en) | 2004-04-28 |
Family
ID=32385802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0031261A KR100427537B1 (en) | 2002-06-04 | 2002-06-04 | Method of forming a isolation layer in a semiconductor device and manufacturing a flash memory cell using the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100427537B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190099311A (en) * | 2017-03-27 | 2019-08-26 | 가부시키가이샤 코쿠사이 엘렉트릭 | Method for manufacturing semiconductor device, program and substrate processing apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763713B1 (en) * | 2006-08-29 | 2007-10-04 | 동부일렉트로닉스 주식회사 | Method for fabricating flash memory device |
| KR100833438B1 (en) | 2006-09-13 | 2008-05-29 | 주식회사 하이닉스반도체 | Method of manufacturing a non-volatile memory device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335497A (en) * | 1997-06-04 | 1998-12-18 | Sony Corp | Semiconductor non-volatile storage device and its manufacture |
| JP2001250871A (en) * | 2000-03-08 | 2001-09-14 | Sharp Corp | Nonvolatile semiconductor memory and its manufacturing method |
| JP2001284556A (en) * | 2000-03-31 | 2001-10-12 | Toshiba Corp | Non-volatile semiconductor memory device and producing method therefor |
| KR20030053315A (en) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | Flash memory cell and method of manufacturing the same |
| KR20030053311A (en) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | Method of forming a self aligned floating gate in flash memory cell |
-
2002
- 2002-06-04 KR KR10-2002-0031261A patent/KR100427537B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335497A (en) * | 1997-06-04 | 1998-12-18 | Sony Corp | Semiconductor non-volatile storage device and its manufacture |
| JP2001250871A (en) * | 2000-03-08 | 2001-09-14 | Sharp Corp | Nonvolatile semiconductor memory and its manufacturing method |
| JP2001284556A (en) * | 2000-03-31 | 2001-10-12 | Toshiba Corp | Non-volatile semiconductor memory device and producing method therefor |
| KR20030053315A (en) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | Flash memory cell and method of manufacturing the same |
| KR20030053311A (en) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | Method of forming a self aligned floating gate in flash memory cell |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190099311A (en) * | 2017-03-27 | 2019-08-26 | 가부시키가이샤 코쿠사이 엘렉트릭 | Method for manufacturing semiconductor device, program and substrate processing apparatus |
| KR102315002B1 (en) | 2017-03-27 | 2021-10-20 | 가부시키가이샤 코쿠사이 엘렉트릭 | Semiconductor device manufacturing method, program and substrate processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030094440A (en) | 2003-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100471575B1 (en) | Method of manufacturing flash memory device | |
| JP4633554B2 (en) | Method for manufacturing flash memory device | |
| JP2005197643A (en) | Method for manufacturing flash memory devices | |
| KR100537277B1 (en) | Method of manufacturing a semiconductor device | |
| KR100341480B1 (en) | Method for self-aligned shallow trench isolation | |
| KR100458767B1 (en) | Method of forming a isolation layer in a semiconductor device | |
| KR100466195B1 (en) | Method for manufacturing flash memory | |
| KR100875067B1 (en) | Manufacturing Method of Flash Memory Device | |
| KR100590396B1 (en) | Method of manufacturing a flash memory cell | |
| KR100533772B1 (en) | Method of manufacturing a semiconductor device | |
| KR100523920B1 (en) | Method of manufacturing a flash device | |
| KR100427537B1 (en) | Method of forming a isolation layer in a semiconductor device and manufacturing a flash memory cell using the same | |
| KR100526575B1 (en) | Method of forming an isolation film in semiconductor device | |
| KR100537276B1 (en) | Method of manufacturing a semiconductor device | |
| KR20070118348A (en) | Method of manufacturing a non-volatile memory device | |
| KR100523918B1 (en) | Method of manufacturing a flash device | |
| KR100673224B1 (en) | Method of manufacturing a flash memory device | |
| KR100466189B1 (en) | Method of manufacturing a flash memory cell | |
| KR100482760B1 (en) | Method of manufacturing a flash memory device | |
| KR100476704B1 (en) | Method of manufacturing a semiconductor device | |
| KR20040005230A (en) | Method for manufacturing flash memory | |
| KR100856300B1 (en) | Method of manufacturing a flash memory cell | |
| KR100976698B1 (en) | Method of forming gate oxide layer in semiconductor device | |
| KR20050073311A (en) | Method of manufacturing a flash memory device | |
| KR20030094443A (en) | Method of forming a floating gate in a flash memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |