KR100504976B1

KR100504976B1 - 신호변환장치및방법

Info

Publication number: KR100504976B1
Application number: KR10-1998-0706190A
Authority: KR
Inventors: 다카시 호리시; 데츠지로 콘도
Original assignee: 소니 가부시끼 가이샤
Priority date: 1996-12-11
Filing date: 1997-12-11
Publication date: 2005-11-29
Also published as: WO1998026607A1; AU719477B2; CN1210653A; EP0883303A1; AU5410398A; EP0883303B1; CN1097965C; MX9805333A; EP0883303A4; US6356310B1; DE69722381D1; DE69722381T2; KR19990082457A

Abstract

지연 레지스터부(31)는 휘도 신호의 SD 픽셀들을 유지하고, 분류부(33)는 클래스를 결정하고, 계수 RAM부(40)로부터의 결정 결과에 대응하는 계수를 판독하여 곱-합부(38)에 출력한다. 곱-합부(38)는 지연 레지스터부(31)로부터 17개의 탭들에 대한 픽셀 데이터를 캡처링하고, 이 픽셀 데이터를 7개의 탭들로 변환하여 곱-합부(38)에 출력한다. 곱-합부(38)는 픽셀 데이터와 계수들의 곱-합 연산을 수행하고, 이 연산 결과를 HD 픽셀들로서 출력한다. 보간 픽셀 연산부(42)는 색 신호의 HD 픽셀들을 생성하기 위해, 휘도 신호의 경우와는 다른 간단한 보간 처리를 색 신호 성분의 픽셀 데이터에 적용한다. 따라서, 소형화 및 비용 절감이 실현될 수 있다.

Description

신호 변환 장치 및 방법

본 발명은 신호 변환 장치 및 방법에 관한 것으로, 특히 휘도 신호 및 색 신호의 성분들을 효과적으로 처리함으로써, 보다 고해상도 화상 신호를 생성할 수 있는 신호 변환 장치 및 방법에 관한 것이다.

일본에서의 표준 텔레비전 방송은 NTSC 시스템을 이용한다. 그러나, 최근 하이-비전(hi-vision)으로 나타나는 고품질 텔레비전 방송 시스템이 개발되어 점차 확산되고 있다. NTSC 시스템의 경우에 있어서, 주사 라인들의 수는 525로 설정되고, 종횡비는 4:3으로 설정된다. 그러나, 하이-비전 시스템의 경우에 있어서, 주사 라인들의 수은 1,125로 설정되고, 종횡비는 16:9로 설정된다. 따라서, 하이-비전 시스템을 이용하는 경우, 더 높은 해상도를 가진 진짜 같은 화상들을 즐기는 것이 가능하다.

NTSC 시스템에 따른 화상을 하이-비전 시스템에 따른 텔레비전 수상기 상에 디스플레이하기 위해서는, NTSC 시스템에 따른 비디오 신호에 대응하는 SD(Standard Definition) 신호를 보다 고해상도 비디오 신호에 대응하는 HD(High Definition) 신호로 변환하는 것이 필수적인 것이다. 이후, 더 많은 수로 변환되기 전의 신호는 SD 신호, SD 데이터 또는 SD 픽셀로 적당히 언급되고, 더 많은 수로 변환된 후의 신호는 HD 신호, HD 데이터 또는 HD 픽셀로 언급된다.

SD 신호에서 HD 신호로의 변환은 수직 방향 및 수평 방향에서의 단순 보간(interpolation)으로 수행되어 왔다.

그러나, 보간이 캐스케이드(cascade)된 FIR 필터에 의해 수행되기 때문에, HD 신호의 해상도는 원래 SD 신호의 해상도와 같다. 정규 화상이 변환 목적으로 이용되는 경우, 수직 보간은 필드내 처리를 통해서 수행되지만, 필드간의 상관 관계는 이용되지 않기 때문에, HD 신호의 해상도는 정지 화상부(static picture section)에서의 변환 손실에 기인해서 SD 신호의 해상도 보다 떨어진다.

따라서, 본 출원인은 일본 특허 출원 번호 제6-205934호에서 입력 신호로서 작용하는 화상 신호 레벨에서 3차원(공간-시간) 분포에 따른 클래스 분할을 수행하고, 클래스 각각에 대한 학습을 통해서 미리 얻어진 예측 계수를 이용함으로써, HD 신호로서 최적의 추정값을 연산하는 시스템을 제안하였다.

그러나, 상기 제안된 시스템에 의한 휘도 신호 및 색 신호 모두를 처리함으로써 고해상도 화상이 얻어질 수 있지만, 계수를 저장하기 위한 ROM의 용량이 증가하고, 장치의 크기가 증가하며, 더욱이 비용이 증가하게 되는 문제들이 발생하였다.

도 1은 본 발명의 신호 변환 장치의 구조예를 도시한 블록도.

도 2는 전진 방향에서 도 1의 주사-라인 변환 회로(8)의 동작을 설명하는 도면.

도 3은 후진 방향에서 도 1의 주사-라인 변환 회로(8)의 동작을 설명하는 도면.

도 4는 도 1의 해상도 생성 유닛(9)에 의한 처리를 설명하는 도면.

도 5는 SD 픽셀과 HD 픽셀간의 위치 관계를 설명하는 도면.

도 6은 도 1의 해상도 생성 유닛(9)의 구조예를 도시한 블록도.

도 7은 도 6의 지연 레지스터부(31)의 구조예를 도시한 블록도.

도 8은 도 6의 최대 및 최소값 연산부(32)의 구조예를 도시한 블록도.

도 9는 도 8의 비교 대 선택 회로(comparison large selection circuit; 61)의 구조예를 도시한 블록도.

도 10은 도 8의 비교 소 선택 회로(comparison small selection circuit; 65)의 구조예를 도시한 블록도.

도 11은 공간 클래스 픽셀들의 범위를 설명하는 도면.

도 12는 작은 영역들에서의 픽셀들을 설명하는 도면.

도 13은 큰 영역들에서 픽셀들을 설명하는 도면.

도 14는 도 6에서 이동 결정 회로(34)의 구조예를 도시한 블록도.

도 15는 도 14의 절대값 연산 회로(101)에 의한 처리를 설명하는 도면.

도 16은 도 6의 분류부(33)의 구조예를 도시한 블록도.

도 17은 도 16의 어드레스 축퇴 회로(141)의 구조예를 도시한 블록도.

도 18은 도 16의 클래스 축퇴 회로(142)의 구조예를 도시한 블록도.

도 19는 도 16의 클래스 축퇴 회로(142)의 동작을 설명하는 도면.

도 20은 짧은 탭 모드에서 픽셀들의 범위를 설명하는 도면.

도 21은 도 6의 탭 축퇴부(35)의 구조예를 도시한 블록도.

도 22는 7개의 탭들의 픽셀들의 범위를 설명하는 도면.

도 23은 17개의 탭들의 픽셀들의 범위를 설명하는 도면.

도 24는 도 6의 계수 RAM부(40)의 구조예를 도시한 블록도.

도 25는 도 6의 곱-합부(product-sum section; 38)의 구조예를 도시한 블록도.

도 26은 도 6의 보간 픽셀 연산부(42)의 구조예를 도시한 블록도.

도 27은 도 26의 보간 픽셀 연산부(42)의 동작을 설명하는 도면.

도 28은 도 26의 보간 픽셀 연산부의 동작을 설명하기 위한 타이밍 차트.

본 발명은 상기 문제들을 해결하기 위해 만들어진 것으로, 소형화 및 비용 절감을 실현할 수 있게 하는 신호 변환 장치 및 신호 변환 방법을 제공한다.

상기 문제들을 해결하기 위해, 본 발명에 있어서, 제 1 디지털 화상 신호를 상기 제 1 디지털 화상 신호와는 다른 제 2 디지털 화상 신호로 변환하기 위한 신호 변환 장치에는, 상기 제 1 디지털 화상 신호를 휘도 신호 성분 및 색 신호 성분으로 변환하기 위한 변환 회로, 상기 제 1 디지털 화상 신호의 휘도 신호 성분을 상기 제 2 디지털 화상 신호의 휘도 성분으로 변환하기 위한 계수를 클래스 각각에 대해 저장하기 위한 메모리, 상기 제 1 디지털 화상 신호의 휘도 성분으로부터 클래스를 결정하기 위한 클래스 분류 회로, 상기 메모리로부터 상기 클래스 분류 회로에 의해 결정된 클래스에 대응하는 계수를 판독하고, 상기 제 1 디지털 화상 신호의 휘도 신호와 판독 계수의 곱-합 연산을 수행하여, 상기 제 2 디지털 화상 신호의 휘도 신호 성분을 얻기 위한 제 1 연산 회로, 및 상기 제 1 디지털 화상 신호 및 상기 제 2 디지털 화상 신호의 주사 라인들의 물리적 관계에 기초한 계수와 상기 제 1 디지털 화상 신호의 색 신호 성분을 곱-합 연산하여, 상기 제 2 디지털 화상 신호의 색 신호 성분을 얻기 위한 제 2 연산 회로가 구비되어 있다.

또한, 본 발명에 있어서, 제 1 디지털 화상 신호를 상기 제 1 디지털 화상 신호와는 다른 제 2 디지털 화상 신호로 변환하기 위한 신호 변환 방법은, 상기 제 1 디지털 화상 신호를 휘도 신호 성분 및 색 신호 성분으로 변환하고, 상기 제 1 디지털 화상 신호의 휘도 신호 성분으로부터 클래스를 결정하고, 상기 결정된 클래스에 대응하는 상기 제 1 디지털 화상 신호의 휘도 신호 성분을 상기 제 2 디지털 화상 신호의 휘도 성분으로 변환하기 위한 계수를 메모리로부터 판독하고, 상기 판독된 계수와 상기 제 1 디지털 화상 신호의 휘도 신호 성분의 제 1 곱-합 연산을 수행해서 상기 제 2 디지털 화상 신호의 휘도 신호 성분을 얻고, 상기 제 1 디지털 화상 신호와 상기 제 2 디지털 화상 신호의 주사 라인들의 물리적 관계에 기초한 계수와 상기 제 1 디지털 화상 신호의 색 신호 성분의 제 2 곱-합 연산을 수행해서 상기 제 2 디지털 화상 신호의 색 신호 성분을 얻는다.

도 1은 본 발명의 신호 변환 장치의 구조를 도시한 블록도이다. 예컨대, NTSC 시스템 및 디지털 VTR의 규격인 D1에 따른 디지털 화상 데이터가 인터페이스(1)에 입력된다. 인터페이스(1)는 수평 동기 신호 H, 수직 동기 신호 V, 및 프레임 동기 신호 F를 입력 화상 데이터로부터 분리 및 추출하고, 이들을 PLL 클럭 발생 제어 회로(2)에 출력한다. PLL 클럭 발생 제어 회로(2)는 입력 신호와 동기적으로 클럭을 발생하여 회로 각각에 공급한다.

또한, 인터페이스(1)는 휘도 신호 Y 및 색 신호들 U와 V를 입력 화상 데이터로부터 분리하고, 이들을 매트릭스 변환 회로(3)에 출력한다. 매트릭스 변환 회로(3)는 입력 신호들에 따른 색차 신호들 Pb 및 Pr를 발생하고, 이들을 시분할 회로(7)에 출력한다. 시분할 회로(7)는 입력 색차 신호들 Pb 및 Pr를 시분할하고, 이들을 라인 메모리(6)에 공급한다.

매트릭스 변환 회로(3)는 휘도 신호 Y를 라인 메모리(6)에 직접 공급하고, 또한 신호 Y를 캐스케이드된 필드 메모리(4)와 필드 메모리(5)를 통해서 라인 메모리(6)에 출력한다. 따라서, 현재 필드의 휘도 신호, 1개 필드 전의 휘도 신호, 및 1개 프레임(2개 필드들) 전의 휘도 신호가 라인 메모리(6)에 공급된다.

라인 메모리(6)는 현재 필드의 7개 라인들에 대한 휘도 신호들, 1개 필드 전의 2개 라인들에 대한 휘도 신호들, 및 1개 프레임 전의 3개 라인들에 대한 휘도 신호들을 저장하고, 이들을 주사-라인 변환 회로(8)에 공급한다. 또한, 라인 메모리(6)는 시분할 회로(7)로부터 공급된 현재 필드의 3개 라인들에 대한 색 신호 데이터를 저장하고, 이들을 주사-라인 변환 회로(8)에 공급한다.

주사-라인 변환 회로(8)는 도 2에 도시된 바와 같이, 입력 휘도 신호 Y와 색신호 C를 모드 1(도 4를 참조해서 이후 기술됨)에서 해상도 생성 유닛(9)에 직접 출력한다. 그러나, 모드 2(도 4를 참조해서 이후 기술됨)에 있어서, 회로(8)는 필드 각각의 휘도 신호들 또는 색 신호들의 순서가 수직으로 반전되도록, 즉 더 높은 주사 라인이 더 낮게 배치되도록 주사 라인들의 순서를 변환하여, 신호들을 도 3에 도시된 해상도 생성 유닛(9)에 출력한다.

해상도 생성 유닛(9)은 초기화 회로(10)로부터 공급된 데이터에 대응하도록 초기화를 수행하고, 주사-라인 변환 회로(8)로부터 입력된 휘도 신호 Y에 대응하는 픽셀 데이터와, 색 신호 C에 대응하는 픽셀 데이터(SD 데이터)를 서로 별도로 처리하여, 보다 고해상도 픽셀 데이터(HD 데이터)를 생성한다.

즉, 도 4에 도시된 해상도 생성 유닛(9)은 도 4에서 큰 원들로 나타낸 SD 데이터에 따라 도 4에서 작은 원들로 나타낸 HD 데이터를 생성한다. 도 4에 있어서, 실선은 현재 필드의 픽셀 데이터를 나타내고, 점선은 최종 필드의 픽셀 데이터를 나타내는 것이다.

해상도 생성 유닛(9)에 의해 발생된 HD 신호의 주사 라인들의 순서는 주사-라인 변환 회로(11)에 의한 원래의 순서로 복귀된다. 즉, 도 2에 도시된 바와 같이 모드 1에서 주사-라인 변환 회로(8)에 의해 주사 라인들의 순서가 변경되지 않기 때문에, 주사-라인 변환 회로(11)는 그 자체의 순서로 해상도 생성 유닛(9)에서 입력된 HD 신호의 라인들을 출력한다. 그러나, 모드 2에서 도 3에 도시된 바와 같이 주사-라인 변환 회로(8)에 의해 주사 라인들의 순서가 변경되기 때문에, 그 순서를 원래의 순서로 복귀하는 처리가 수행된다. 주사-라인 변환 회로(11)로부터 출력된 휘도 신호 성분들은 HD 필드 메모리(12)에 공급되고, 회로(11)로부터 출력된 색 신호 성분들은 HD 필드 메모리(13)에 공급되어 각각 저장된다.

필드 메모리들(12 및 13)에 있어서, 1,050 내지 1,125의 주사 라인들의 수를 변환하는 처리가 각각 수행된 후, 주사 라인들이 HD 인터페이스(14)에 공급된다. HD 인터페이스(14)는 입력 HD 신호를 처리하고, 그 신호를 하이-비전의 포맷에 대응하는 HD 신호로 변환하여 출력한다.

이후 동작들은 하기에 기술된다. 인터페이스(1)는 NTSC 시스템에 따른 입력 화상 데이터로부터 휘도 신호 Y 및 색 신호들 U와 V를 분리하고, 이들을 매트릭스 변환 회로(3)에 출력한다. 매트릭스 변환 회로(3)는 휘도 신호 Y를 라인 메모리(6)에 직접 공급하고, 또한 신호 Y를 1개 프레임(2개 필드들)과 동일한 시간만큼 지연한 후에, 신호 Y를 필드 메모리들(4 및 5)을 통해서 라인 메모리(6)에 출력한다. 이 경우, 1개 필드와 동일한 시간만큼 지연된 휘도 신호도 또한 필드 메모리(4)에 의해 라인 메모리(6)에 공급된다. 또한, 매트릭스 변환 회로(3)는 색차 신호들 Pb 및 Pr을 발생하고, 시분할 회로(7)는 색차 신호들 Pb 및 Pr을 시분할하여 신호들 Pb 및 Pr을 라인 메모리(6)에 공급한다.

라인 메모리(6)는 입력 소정 필드의 7개 라인들에 대한 휘도 신호들의 픽셀 데이터와, 필드 메모리들(4 및 5)에 의해 지연된 1개 프레임 전의 3개 라인들에 대한 휘도 신호들의 픽셀 데이터, 및 필드 메모리(4)에 의해 지연된 2개 라인들에 대한 휘도 신호들의 픽셀 데이터를 주사-라인 변환 회로(8)에 공급한다.

모드 1에 있어서, 주사-라인 변환 회로(8)는 현재 필드의 7개 라인들에 대한 입력 휘도 신호들, 1개 프레임 전의 3개 라인들에 대한 휘도 신호들, 및 1개 필드전의 2개 라인들에 대한 휘도 신호들을 도 2에 도시된 바와 같은 그 자체의 순서로 해상도 생성 유닛(9)에 직접 공급한다. 또한, 회로(8)는 3개 라인들에 대한 색 신호들의 픽셀 데이터를 그 자체의 순서로 해상도 생성 유닛(9)에 공급한다.

그러나, 모드 2에 있어서, 회로(8)는 도 3에 도시된 바와 같이, 최상위 라인을 최하위 라인으로 가져오고 최하위 라인을 최상위 라인으로 가져오도록 휘도 신호들의 순서를 변경하여, 현재 필드의 7개 라인들에 대한 휘도 신호들을 해상도 생성 유닛(9)에 공급한다. 또한, 회로(8)는 최상위 라인을 최하위 라인으로 가져오고 최하위 라인을 최상위 라인으로 가져오도록 신호의 순서를 변경하여, 1개 프레임 전의 필드의 휘도 신호들과 1개 필드 전의 휘도 신호들을 해상도 생성 유닛(9)에 공급한다. 또한, 회로(8)는 최상위 라인의 신호를 최상위 위치로 가져오고 최하위 라인의 신호를 최하위 위치로 가져오도록 신호의 순서를 변경하여, 3개 라인들에 대한 색차 신호들을 해상도 생성 유닛(9)에 공급한다.

다음, 모드 1 및 모드 2가 하기에 기술된다. 도 4에 도시된 바와 같이, 주목 픽셀(noticed pixel)이 SD 픽셀 x13이라 가정할 때, SD 픽셀 x13의 좌상부의 HD 픽셀 y1 및 SD 픽셀 x13의 우상부의 HD 픽셀 y2, 또한 SD 픽셀 x13의 좌하부의 HD 픽셀 y3 및 SD 픽셀 x13의 우하부의 HD 픽셀 y4는 SD 픽셀 x13에 대응하여 발생된다. 모드 1에서 상부측 2개의 HD 픽셀들 y1 및 y2가 생성되고, 모드 2에서 하부측 HD 픽셀들 y3 및 y4가 생성된다.

도 5에 도시된 바와 같이, 필드 각각에서 SD 픽셀들간의 수직 간격을 1로 할때, 한쪽 HD 픽셀들 y1 및 y2와 다른 쪽 SD 픽셀 x13 사이의 수직 간격들은 1/8이 된다. 또한, 한쪽 HD 픽셀들 y3 및 y4와 다른 쪽 SD 픽셀 x13 사이의 간격들은 3/8이 된다. 따라서, 한쪽 HD 픽셀들 y1 및 y2와 다른 쪽 HD 픽셀들 y3 및 y4 사이의 수직 간격들은 4/8이 된다.

해상도 생성 유닛(9)은 입력 SD 픽셀 데이터에 따른 HD 픽셀 데이터를 발생하고, 이 데이터를 주사-라인 변환 회로(11)에 출력한다. 해상도 생성 유닛(9)의 상세한 동작들은 도 6을 참조해서 하기에 기술된다.

주사-라인 변환 회로(11)는 모드 1에서 입력된 휘도 신호의 라인 각각의 픽셀 데이터와, 색 신호의 라인 각각의 픽셀 데이터를 그 자체의 순서로 필드 메모리(12 또는 13)에 출력한다. 해상도 생성 유닛(9)에서는 9,525개의 주사 라인들이 1,050개의 주사 라인들로 변환된다. 필드 메모리들(12 및 13)에서는 1,050개의 주사 라인들이 1,125개의 주사 라인들로 또한 변환되어 인터페이스(14)에 공급된다. 1,050개의 주사 라인들의 1,125개의 주사 라인들로의 변환은 75개의 더미 주사 라인들을 부가함으로써 수행된다. 즉, 필드 메모리들(12 및 13)로부터 실질적으로 무효한 75개의 주사 라인들을 판독함으로써 수행되는 것이다.

인터페이스(14)는 하이-비전의 포맷에 대응하는 HD 신호들로서 필드 메모리들(12 및 13)로부터 공급된 휘도 신호 Y 및 색 신호 C를 출력한다.

도 1의 실시예의 경우에 있어서, 1,050개의 주사 라인들은 필드 메모리들(12 및 13)에 의해서 1,125개의 주사 라인들로 변환된다. 그러나, 1,050 내지 1,125개의 주사 라인들의 수를 변경할 필요가 없을 때에는 필드 메모리들(12 및 13)도 불필요하다.

도 6은 해상도 생성 유닛(9)의 상세한 구조를 도시한 것이다. 현재 필드의 7개 라인들에 대한 휘도 신호들, 1개 프레임 전의 3개 라인들에 대한 휘도 신호들, 및 1개 필드 전의 2개 라인들에 대한 휘도 신호들은 주사 라인 변한 회로(8)에 공급되고, 주사-라인 변환 회로(8)로부터 지연 레지스터부(31)에 저장된다.

도 7은 지연 레지스터부(31)의 구조예를 도시한 것이다. 도 7에 도시된 바와 같이, 지연 레지스터부(31)는 레지스터들(51-1 내지 51-12)이 12개 라인들에 제공되어 12개 라인들 각각에 대한 픽셀 데이터를 저장하고, P 레지스터들은 라인 각각에 캐스케이드됨으로써 P 픽셀 데이터값들이 유지될 수 있다. 예컨대, 레지스터들(51-1-1 내지 51-1-P)은 최상위 라인에 캐스케이드되고, 레지스터들(51-2-1 내지 51-2-P)은 두 번째 라인에 캐스케이드된다. 또한, 소정 레지스터에 의해 유지된 픽셀 데이터가 적당히 판독되어, 분류부(33), 최대 및 최소값 연산부(32), 이동 결정부(34) 및 탭 축퇴부(35 또는 36)에 공급된다. 공급될 픽셀 데이터는 이들 섹션에 의존한다.

도 8은 최대 및 최소값 연산부(32)의 구조예를 도시한 것이다. 도 8에 도시된 바와 같이, 최대 및 최소값 연산부(32)에 있어서, 소정 두개의 픽셀 데이터값들은 비교 대 선택 회로(61) 및 비교 소 선택 회로(65)에 각각 공급된다. 비교 대 선택 회로(61)는 두 입력들 중 더 큰 하나를 선택하고, 이 선택된 픽셀 데이터를 레지스터(62)와, 비교 대 선택 회로(63) 또는 비교 대 선택 회로(64)의 한쪽 입력에 공급한다. 레지스터(62)의 출력은 비교 대 선택 회로(63)의 다른쪽 입력에 공급되고, 비교 대 선택 회로(63)의 출력은 비교 대 선택 회로(64)의 다른쪽 입력에 공급된다.

비교 소 선택 회로(65)는 두 개의 픽셀 데이터값들 중 더 작은 것을 선택하여 레지스터(66)에 출력하고, 더 작은 픽셀 데이터값을 비교 소 선택 회로들(67 및 68)의 한쪽 입력에 공급한다. 레지스터(66)의 출력은 비교 소 선택 회로(67)의 다른쪽 입력에 공급되고, 비교 소 선택 회로(67)의 출력은 비교 소 선택 회로(68)의 다른쪽 입력에 공급된다. 또한, 최대값은 비교 대 선택 회로(64)로부터 출력되고, 최소값은 비교 소 선택 회로(68)로부터 출력된다.

비교 대 선택 회로(61)는 도 9에 도시된 바와 같이 구성되어 있다. 즉, 두 입력들은 멀티플렉서(71; MUX) 및 비교기(72)에 입력된다. 비교기(72)는 두 개의 입력 픽셀 데이터값들의 크기를 비교하여 두 데이터값들 중 더 큰 것을 선택하기 위한 선택 신호를 멀티플렉서(71)에 출력한다. 멀티플렉서(71)의 출력은 레지스터(73)를 통해서 출력된다. 또한, 비교 대 선택 회로들(63 및 64)은 비교 대 선택 회로(61)와 동일하게 구성되어 있다.

비교 소 선택 회로(65)는 도 10에 도시된 바와 같이 구성되어 있다. 픽셀 데이터값들은 멀티플렉서(81) 및 비교기(82)에 입력된다. 비교기(82)는 두 개의 입력 픽셀 데이터값들의 크기들을 비교하고 선택 신호를 출력하여, 멀티플렉서(81)가 데이터값들 중 더 작은 것을 선택하도록 한다. 멀티플렉서(81)의 출력은 레지스터(83)를 통해서 출력된다.

다음, 동작들이 하기에 기술된다. 예컨대 분류부(33)는 공간 내 파형을 나타내기 위한 클래스 분류(공간 클래스)에 필요한 소정 범위 내에서 픽셀들의 최대 및 최소값을 주로 요구한다. 최대 및 최소값 연산부(32)는 최대 및 최소값을 연산한다. 이 경우, 도 11에 도시된 바와 같이, 최대 및 최소값 연산부(32)는 HD 픽셀들 y1 및 y2를 발생하도록 도 4에 도시한 HD 픽셀들 y1 및 y2에 가까운 5개의 SD 픽셀들 k1 내지 k5를 선택하고, 이들 5개의 픽셀들의 최대 및 최소값들을 연산한다.

이 경우, SD 픽셀들 k1 및 k2는 비교 대 선택 회로(61)에 대한 제 1 입력이다. 비교 대 선택 회로(61)에 있어서, 비교기(72)는 SD 픽셀들 k1 및 k2의 크기들을 비교하고 선택 신호를 출력하여, 멀티플렉서(71)가 그들 중 더 큰 것을 선택하도록 한다. 결과적으로, SD 픽셀들 k1 및 k2 중 더 큰 것은 레지스터(73)에 의해 유지된다. 이 데이터는 도 8의 레지스터(62)에 공급되고, 레지스터(62)에 의해 유지된다.

다음, 비교 대 선택 회로(61)는 SD 픽셀들 k3 및 k4의 크기들을 비교한다. 그 다음, 상기 기술한 것과 유사하게, 더 큰 픽셀이 레지스터(73)에 의해 유지된다. 레지스터(73)에 의해 유지된 SD 픽셀들 k3 및 k4 중 더 큰 것은 비교 대 선택 회로(63)의 다른쪽 입력에 공급된다. 비교 대 선택 회로(63)는 레지스터(62)에 의해 유지된 SD 픽셀들 k1 및 k2 중 더 큰 것과 레지스터(73)에 의해 유지된 SD 픽셀들 k3 및 k4 중 더 큰 것을 비교해서 더 큰 것을 선택하여, 레지스터(73)를 통해서 비교 대 선택 회로(64)에 출력한다.

다음, 비교 대 선택 회로(61)는 SD 픽셀 k5와 픽셀 0(가상 픽셀)을 비교한다. 이 경우, SD 픽셀 k5가 선택되고, 비교 대 선택 회로(64)의 다른쪽 입력에 공급된다. 비교 대 선택 회로(64)는 비교 대 선택 회로(63)로부터 공급된 SD 픽셀과 비교 대 선택 회로(61)로부터 공급된 SD 픽셀 k5를 비교해서 더 큰 것을 선택 및 출력한다. 따라서, 비교 대 선택 회로(64)는 SD 픽셀들 k1 내지 k5 중 최대인 것을 선택 및 출력한다.

비교 소 선택 회로(65)의 비교기(82)는 SD 픽셀들 k1 및 k2의 크기들을 먼저 비교하고 더 작은 것을 선택하여, 멀티플렉서(81)가 선택 신호를 출력하도록 한다. 따라서, SD 픽셀들 k1 및 k2 중 더 작은 것이 레지스터(83)를 통해서 출력되고, 레지스터(66)에 의해 유지된다. 다음, 비교 소 선택 회로(65)는 SD 픽셀들 k3 및 k4의 크기들을 비교하고, 비교 소 선택 회로(67)에 더 작은 것을 선택 및 출력한다. 비교 소 선택 회로(67)는 레지스터(66)로부터 공급된 SD 픽셀들 k1 및 k2 중 더 작은 것과 비교 소 선택 회로(65)로부터 공급된 SD 픽셀들 k3 및 k4 중 더 작은 것을 비교하고, 더 작은 것을 비교 소 선택 회로(68)에 출력한다.

또한, 비교 소 선택 회로(65)는 SD 픽셀 k5와 최대 수직 픽셀 데이터값을 비교하고, 더 작은 SD 픽셀 k5를 선택해서, 이들을 레지스터(83)를 통해 비교 소 선택 회로(68)에 공급한다. 비교 소 선택 회로(68)는 비교 소 선택 회로(67)의 출력과 SD 픽셀 k5의 크기들을 비교해서 더 작은 것을 선택 및 출력한다. 따라서, SD 픽셀들 k1 내지 k5 중 최소인 것이 비교 소 선택 회로(68)로부터 출력된다.

더욱이, 분류부(33)는 작은 영역들의 최대값 및 최소값과 큰 영역들의 최대값 및 최소값을 요구한다. 따라서, 최대 및 최소값 연산부(32)는 상기 기술한 경우와 유사하게, 작은 영역들의 최대값 및 최소값과 큰 영역들의 최대값 및 최소값을 연산한다. 이 경우, 작은 영역들은 도 12에 도시된 바와 같이, 주목 SD 픽셀 x13의 상부 및 하부와 우측 및 좌측에 위치한 동일 필드 내의 5개의 SD 픽셀들 x5, x12, x13, x14 및 x21을 나타낸다. 최대 및 최소값 연산부(32)는 상술된 경우와 유사하게 이들 5개의 SD 픽셀들의 최대값 및 최소값을 얻어 분류부(33)에 출력한다.

또한, 큰 영역들은 도 13에 도시된 바와 같이, 다음의 13개의 픽셀들, 즉 주목 SD 픽셀 x13, 동일 필드 내의 동일 라인 상에 위치된 SD 픽셀들 x11, x12, x14 및 x15, 이 라인들보다 더 높고 낮은 라인들 상에 위치된 SD 픽셀들 x4 내지 x6, x20 내지 x22, 및 이 라인들보다 더 높고 낮은 라인들 상에 위치된 SD 픽셀들 x2 및 x24를 나타낸다. 최대 및 최소값 연산부(32)는 상술된 경우와 유사하게 이들 13개의 픽셀들의 최대 및 최소값을 얻어 분류부(33)에 출력한다.

도 14는 이동 결정부(34)의 구조예를 도시한 것이다. 이 구조예는 도 15에 도시된 바와 같이, 현재 필드 내의 3 × 3 SD 픽셀들 m1 내지 m9와 1개 프레임 전의 공간적으로 대응하는 위치들에서의 SD 픽셀들 n1 내지 n9를 이용하여 이동 결정을 수행하는 경우의 구조예를 나타낸다.

도 14에 도시된 바와 같이, 3 × 3 SD 픽셀들 중에서 최상위 라인(도 15에서, SD 픽셀들 m1 내지 m3 및 SD 픽셀들 n1 내지 n3) 내의 SD 픽셀들이 절대값 연산 회로(101)에 입력되고, 다음 라인(도 15에서, SD 픽셀들 m4 내지 m6 및 SD 픽셀들 n4 내지 n6) 내의 SD 픽셀들이 절대값 연산 회로(107)에 입력되고, 최하위 라인(도 15에서, SD 픽셀들 m7 내지 m9 및 SD 픽셀들 n7 내지 n9) 내의 SD 픽셀들은 절대값 연산 회로(115)에 입력된다. 절대값 연산 회로(101)는 입력 SD 픽셀들간의 차의 절대값을 연산하고, 이 연산 결과를 레지스터(102), 가산기(103) 및 가산기(105)에 출력한다. 가산기(103)는 레지스터(102)의 출력과 절대값 연산 회로(101)의 출력을 가산하고, 이 가산 결과를 레지스터(104)에 출력한다. 가산기(105)는 레지스터(104)의 출력과 절대값 연산 회로(101)의 출력을 가산하고, 이 가산 결과를 레지스터(106)에 출력한다.

유사하게, 절대값 연산 회로(107)로부터 출력된 2개의 SD 픽셀들간의 차의 절대값은 레지스터(108) 및 가산기들(109 및 111)에 공급된다. 가산기(109)는 레지스터(108)의 출력과 절대값 연산 회로(107)의 출력을 가산하고, 이 가산 결과를 레지스터(110)에 출력한다. 가산기(111)는 레지스터(110)의 출력과 절대값 연산 회로(107)의 출력을 가산하고, 이 가산 결과를 레지스터(112)에 출력한다. 가산기(113)는 레지스터(106)의 출력과 레지스터(112)의 출력을 가산하고, 이 가산 결과를 레지스터(114)에 출력한다.

절대값 연산 회로(115)는 2개의 입력 SD 픽셀들간의 차의 절대값을 연산해서 그 연산 결과를 레지스터(116) 및 가산기들(117 및119)에 출력한다. 가산기(117)는 레지스터(116)의 출력과 절대값 연산 회로(115)의 출력을 가산하고, 이 가산 결과를 레지스터(118)에 출력한다. 가산기(119)는 레지스터(118)의 출력과 절대값 연산 회로(115)의 출력을 가산하고, 이 가산 결과를 레지스터(120)에 출력한다. 레지스터(120)의 출력은 레지스터(121)에 공급된다. 가산기(122)는 레지스터(114)의 출력과 레지스터(121)의 출력을 가산하고, 이 가산 결과를 레지스터(123)에 출력한다.

소정 설정값(임계값)은 초기 상태에서 레지스터들(126 및 127)에 입력되어, 이 레지스터에 의해 유지된다. 비교기(124)는 레지스터(123)에 의해 유지된 값과 레지스터(126)에 의해 유지된 설정값(임계값)의 크기들을 비교해서, 이 비교 결과를 엔코더(128)에 출력한다. 비교기(125)는 레지스터(123)에 의해 유지된 값과 레지스터(127)에 의해 유지된 설정값(임계값)의 크기들을 비교해서, 이 비교 결과를 엔코더(128)에 출력한다. 엔코더(128)는 비교기(124)의 출력과 비교기(125)의 출력에 대응하여 엔코딩을 수행한다.

그 후, 동작들이 하기에 기술된다. 절대값 연산 회로(101)는 현재 필드에서의 SD 픽셀 m1과 1개 프레임 전의 대응하는 공간 위치에서의 SD 픽셀 n1 사이의 차의 절대값을 연산해서, 이 연산 결과를 레지스터(102)에 출력하여 레지스터(102)가 이 결과를 유지하게 한다. 다음 타이밍에서, 절대값 연산 회로(101)는 SD 픽셀들 m2 및 n2 간의 차의 절대값을 연산해서, 이 연산 결과를 가산기(103)에 출력한다. 가산기(103)는 레지스터(102)로부터 출력된 SD 픽셀들 m1 및 n1간의 차의 절대값과, 절대값 연산 회로(101)로부터 출력된 SD 픽셀들 m2 및 n2 간의 차의 절대값을 가산하고, 이 가산 결과를 레지스터(104)에 출력해서 레지스터(104)가 그 결과를 유지하게 한다.

또한, 다음 타이밍에서 SD 픽셀들 m3 및 n3 간의 차의 절대값이 절대값 연산 회로(101)에 의해 연산되어 가산기(105)에 출력된다. 가산기(105)는 SD 픽셀들 m3 및 n3 간의 차의 절대값, 레지스터(104)에 의해 유지된 SD 픽셀들 m1 및 n1 간의 차의 절대값, 및 SD 픽셀들 m2 및 n2 간의 차의 절대값을 가산하고, 가산 결과를 레지스터(106)에 출력하여 레지스터(106)가 그 합을 유지하게 한다.

따라서, 레지스터(106)는 도 15에 도시된 최상부 라인 상에 SD 픽셀들 m1 및 n1 간의 차의 절대값, SD 픽셀들 m2 및 n2 간의 차의 절대값, 및 SD 픽셀들 m3 및 n3 간의 차의 절대값의 합을 유지한다.

제 2 및 제 3개 라인들 상의 SD 픽셀들에 대해 동일한 처리가 적용되고, 제 2개 라인들 상의 레지스터(112)는 SD 픽셀들 m4 및 n4간의 차의 절대값, SD 픽셀들 m5 및 n5간의 차의 절대값, 및 SD 픽셀들 m6 및 n6간의 차의 절대값의 합을 유지한다. 또한, 제 3개 라인들 상의 레지스터(120)는 SD 픽셀들 m7 및 n7간의 차의 절대값, SD 픽셀들 m8 및 n8간의 차의 절대값, 및 SD 픽셀들 m9 및 n9간의 차의 절대값의 합을 유지한다.

가산기(113)는 레지스터(106)에 의해 유지된 값과, 레지스터(112)에 의해 유지된 값을 가산해서 가산 결과를 레지스터(114)에 출력한다. 레지스터(114)의 출력은 가산기(122)에 공급된다. 레지스터(120)에 의해 유지된 값은 레지스터(121)를 통해서 가산기(122)에 공급된다. 따라서, 가산기(122)는 레지스터(114)의 출력과, 레지스터(121)의 출력을 가산해서 그 결과를 레지스터(123)에 출력한다.

따라서, 결과적으로 레지스터(123)는 도 15에 도시된 한쪽 SD 픽셀들 m1 내지 m9와 다른 쪽 SD 픽셀들 n1 내지 n9 간의 차들의 절대값들의 합을 유지한다. 즉, 상기 회로들에 의해 다음 방정식이 연산된다.

비교기(124)는 레지스터(123)에 의해 유지된 값(S)과 레지스터(126)에 의해 유지된 임계값을 비교해서, 값(S)이 임계값보다 더 크면 1을 엔코더(128)에 출력하고, 값(S)이 임계값보다 더 작으면 0을 엔코더(128)에 출력한다. 유사하게, 비교기(125)는 레지스터(123)에 의해 유지된 값(S)과 레지스터(127)에 의해 유지된 임계값(값은 레지스터(126)에 의해 유지된 임계값보다 작은 것으로 가정한다)을 비교해서, 값(S)이 임계값보다 더 크면 1을 엔코더(128)에 출력하고, 값(S)이 임계값보다 더 작으면 0을 엔코더(128)에 출력한다. 엔코더(128)는 비교기들(124 및 125)의 출력들 모두가 0이면 이동도를 주로 나타내는 클래스(이동 클래스)로서 0을 출력하고, 비교기(124)의 출력이 0이고 비교기(125)의 출력이 1이면 1을 출력하며, 비교기(125)의 출력이 0과 1 중 어느 것이라도 비교기(124)의 출력이 1이면 2를 출력한다.

상기 경우에 있어서, 차들의 절대값들은 절대값 연산 회로들(101, 107 및 115)에 의해 연산된다. 그러나, 차들의 절대값들의 1/2 연산도 가능하다. 이 경우, 레지스터(126)에 의해 유지되는 값들도 하나의 픽셀에 대한 차들의 절대값들에 대응하는 값들로 가정한다.

도 16은 분류부(33)의 구조예를 도시한 것이다. 도 11에 도시된 SD 픽셀들 k1 내지 k5(도 4의 SD 픽셀들 x5, x8, x13, x18, 및 x21에 대응)는 지연 레지스터부(31)로부터 ADRC(Adaptive Dynamic Range Coding) 엔코더(140)에 입력된다. 또한, 최대 및 최소값 연산부(32)로부터 출력된 공간 클래스의 최대값 및 최소값은 ADRC 엔코더(140)에 입력된다. ADRC 엔코더(140)는, SD 픽셀들 k1 내지 k5의 각 값을 L로, SD 픽셀들 k1 내지 k5 중 최대값을 MAX로, SD 픽셀들 k1 내지 k5 중 최소값을 MIN으로 할 때, 다음 식으로 나타낸 재양자화 코드 Q를 연산한다.

상기 방정식에서 괄호 []는 버림 처리(round-down processing)를 나타내고, DR은 다음 방정식으로 나타내게 된다.

기호 n은 비트 할당을 나타낸다. 예컨대, 1 비트 ADRC의 경우, n은 1로 설정된다.

따라서, 5개의 SD 픽셀들은 1 비트 재양자화 코드 Q로 각각 표현되고, 총 5 비트의 SD 픽셀들로서 가정된다.

ADRC 엔코더(140)로부터 출력된 5 비트 공간-클래스 데이터는 어드레스 축퇴 회로(141)에 입력되고, 4 비트 데이터로 축퇴된다. 도 17은 어드레스 축퇴 회로(141)의 구조예를 도시한 것이다.

도 17에 도시된 바와 같이, SD 픽셀들 k1 내지 k5에 대응하는 ADRC 엔코더(140)의 5 비트 출력들은 ADRC0 내지 ADRC4로서 이용된다. ADRC0은 멀티플렉서들(155 내지 158)에, 그의 스위칭 신호로서 공급된다. ADRC1은 직접 또는 인버터(151)에 의해 반전되어 멀티플렉서(155)에 입력된다. ADRC2는 직접 또는 인버터(152)에 의해 반전되어 멀티플렉서(156)에 입력된다. ADRC3은 직접 또는 인버터(153)에 의해 반전되어 멀티플렉서(157)에 입력된다. ADRC4는 직접 또는 인버터(154)에 의해 반전되어 멀티플렉서(158)에 입력된다.

ADRC0이 0으로 설정될 때, 멀티플렉서들(155 내지 158)은 ADRC1 내지 ADRC4를 선택해서, 이들을 4 비트 데이터값들 SP0 내지 SP3으로서 출력한다. 그러나, ADRC0이 1로 설정될 때, 멀티플렉서들(155 내지 158)은 그들 대응하는 인버터들(151 내지 154)의 출력들을 선택하고, 이들을 SP0 내지 SP3으로서 출력한다.

따라서, 5 비트 공간 클래스는 4 비트 공간 클래스로 변환되어, 클래스 축퇴 회로(142)에 출력한다. 그에 의해, 예컨대 데이터 "01111"은 "1111"로 변환되고, 데이터 "10000"도 "1111"로 변환되어 공통 클래스로 된다.

더욱이, 이동 결정부(34)의 엔코더(128)로부터 출력된 2 비트 이동 클래스가 클래스 축퇴 회로(142)에 공급된다. 즉, 총 6 비트의 클래스 코드들이 클래스 축퇴 회로(142)에 입력된다.

클래스 축퇴 회로(142)는 6 비트의 클래스 코드들을 5 비트의 클래스 코드들로 축퇴하고, 이들을 엔코더(143)에 출력한다. 엔코더(143)는 5 비트의 입력 클래스 코드들을 엔코딩 및 출력한다.

클래스 축퇴 회로(142)는 예컨대, 도 18에 도시된 바와 같이 구성된다. 도 18의 예의 경우에 있어서, 이동 결정부(34)로부터 출력된 2 비트 이동 클래스 MV의 MSB로서의 MV1과, 클래스 MV의 LSB로서 MBO가 OR 회로(161)에 공급된다. OR 회로(161)의 출력은 가산기(162)의 한쪽 입력의 MSB 단자에 입력된다. 이동 클래스의 MSB로서의 MV1은 가산기(162)의 한쪽 입력의 MSB로부터 두 번째 비트에 입력된다. 가산기(162)의 한쪽 입력의 하위 3 비트는 접지되어 0으로 설정된다.

ADRC 엔코더(140)로부터 출력된 5 비트 공간 클래스 데이터값들이며 어드레스 축퇴 회로(141)에 의해 4 비트로 축퇴된 데이터값들 SP3 내지 SP0 중 MSB인 SP3은 시프터(163)의 MSB로부터 첫 번째 단자에 입력되고, SP2는 MSB로부터 두 번째 단자에 입력되며, SP1은 MSB로부터 세 번째 단자에 입력되고, 또한 SP0은 LSB 단자에 입력된다. 시프터(163)의 MSB의 단자는 접지되어 0으로 설정된다.

시프터(163)는 이동 클래스에 대응하여 동작한다. 이동 클래스들의 수가 0일 때, 시프터(163)는 입력된 하위 4 비트의 데이터를 가산기(162)의 다른쪽 입력의 하위 4 비트에 직접 입력한다. 그러나, 이동 클래스들의 수가 0이 아닐 때(즉, 이동 클래스들의 수가 1 또는 2일 때), 시프터(163)는 하위 4 비트의 데이터를 LSB측으로 1 비트씩 시프트한다. 즉, 시프터(163)는 입력 데이터를 1/2 값으로 실질적으로 변환한다. 또한, 시프터(163)는 시프트된 데이터를 가산기(162)의 다른쪽 입력의 하위 4 비트에 공급한다. 가산기(162)의 다른쪽 입력의 MSB는 접지되어 0으로 유지된다.

가산기(162)는 한쪽 입력으로부터 공급된 5 비트의 데이터와, 다른쪽 입력으로부터 공급된 5 비트의 데이터를 가산하고, 그 가산 결과를 레지스터(164)에 출력해서 가산기(164)가 그 결과를 유지하게 한다. 이러한 예의 가산기(162)는 도 16의 엔코더(143)를 실질적으로 구성한다,

또한, 도 13에 도시된 큰 영역들의 최대값 및 최소값은 최대 및 최소값 연산부(32)로부터 분류부(33)의 감산기(144)에 공급된다. 감산기(144)는 입력된 최대값으로부터 최소값을 감산하고, 감산 결과를 비교기(145)에 출력한다. 도 12에 도시된 작은 영역들의 최대값 및 최소값은 최대 및 최소값 연산부(32)로부터 감산기(146)에 입력된다. 감산기(146)는 입력된 최대값으로부터 최소값을 감산하고, 감산 결과를 승산기(147)에 출력한다. 초기 상태에서 소정 설정값은 레지스터(148)에 의해 미리 유지된다. 승산기(147)는 감산기(146)로부터 입력된 값을 레지스터(148)에 의해 유지된 계수로 승산하고, 이 승산 결과를 비교기(145)에 출력한다. 비교기(145)는 감산기(144)의 출력과 승산기(147)의 출력의 크기들을 비교해서, 감산기(144)의 출력이 승산기(147)의 출력보다 크면 짧은 탭 선택 신호를 출력하고, 감산기(144)의 출력이 승산기(147)의 출력보다 작으면 긴 탭 선택 신호를 출력한다.

다음, 동작들이 하기에 기술된다. ADRC 엔코더(140)는 입력된 5개의 픽셀들의 SD 데이터값들 k1 내지 k5 각각에 대한 재양자화 코드 Q를 상기 방정식에 따라 연산하고, 공간 클래스들을 나타내는 데이터로서 5 비트 데이터값들 ADRC0 내지 ADRC4를 출력한다. 5 비트 데이터값들은 어드레스 축퇴 회로(141)에 의해 4 비트 데이터값들 SP3 내지 SP0으로 축퇴되고, 클래스 축퇴 회로(142)의 시프터(163)에 공급된다. 상기 기술한 바와 같이, 이동 클래스들 MV1 및 MV0도 또한 이동 결정부(34)로부터 클래스 축퇴 회로(142)에 공급된다.

예컨대, 6 비트의 클래스 코드가 상위 2 비트의 이동 클래스(MV1 및 MV0)와, 하위 4 비트의 공간 클래스(SP3, SP2, SP1, 및 SP0)로 구성된 것으로 가정한다. 클래스 코드가 "010011"이면, OR 회로(161)는 "1"을 가산기(162)의 한쪽 입력의 MSB에 출력하고, 이동 클래스의 MSB인 "0"은 다음 비트에 출력된다. 가산기(162)의 한쪽 입력의 하위 3 비트는 항상 0으로 설정되기 때문에, 결과적으로 가산기(162)의 한쪽 입력으로 "10000"이 입력된다.

그러나, 클래스의 수는 0 아닌 1이기 때문에, 시프터(163)는 "0011"을 LSB측으로 1 비트씩 시프팅함으로써 단자들 SP3 내지 SP0에 입력된 "0011"을 "0001"로 변환한다. "0001"은 가산기(162)의 다른쪽 입력의 하위 4 비트에 입력된다. 그러나, 다른쪽 입력의 MSB는 항상 0으로 설정되기 때문에, 결과적으로 가산기(162)의 다른쪽 입력에 "00001"이 공급된다. 결과적으로, 가산기(162)의 출력은 "10001"로 설정되고, 이것은 레지스터(164)에 출력되어 유지된다. 그러므로, 클래스 코드는 19(=010011)에서 17(10001)로 축퇴된다.

유사하게, 클래스 코드가 "100101"이면, 가산기(162)의 한쪽 입력으로 "11000"이 입력되고, 가산기(162)의 다른쪽 입력으로 "00010"이 입력된다. 결과적으로, 가산기(162)의 출력은 "11010"으로 설정되고, 클래스 코드는 37(=100101)에서 26(11010)으로 축퇴된다.

도 19는 클래스들이 상기 방법으로 축퇴된 상태를 도시한 것이다. 도 19에 도시된 바와 같이, 이동 클래스들의 수가 0, 1 또는 2인 것으로, 그리고 축퇴되기 전의 클래스들의 수가 0 내지 15, 16 내지 31, 또는 32 내지 47인 것으로 가정할 때, 총 48개의 클래스들을 나타내기 위해 6 비트의 코드들이 요구된다. 그러나, 클래스 축퇴 회로(142)에 의해 클래스 축퇴 처리를 수행함으로써, 이동 클래스들의 수가 0일 때에는 축퇴된 후의 클래스들의 수는 0 내지 15가 된다. 그러나, 이동 클래스들의 수가 1인 경우에서의 클래스들을 16 내지 23으로 하고, 이동 클래스들이 2인 경우에는 클래스들을 24 내지 31로 하여 축퇴 전의 클래스의 수의 1/2로 함으로써 클래스들의 총 수는 32개로 되고, 5비트로 나타낼 수 있다. 따라서, 하기에 기술될 계수 RAM부(40)에서 저장되는 계수의 수가 감소된 클래스들의 수와 동일한 값만큼 감소되고, 감소된 클래스들의 수와 동일한 값만큼 계수 RAM부(40)의 용량을 감소시키는 것이 가능하다.

감산기(144)는 큰 영역들의 최대값으로부터 큰 영역들의 최소값을 감산하고, 감산 결과를 비교기(145)에 출력한다. 감산기(146)는 작은 영역들의 최대값으로부터 작은 영역들의 최소값을 감산하고, 이 감산 결과를 승산기(147)에 출력한다. 승산기(147)는 레지스터(148)에 의해 유지된 계수를 감산기(146)의 출력에 승산하고, 승산 결과를 비교기(145)에 출력한다. 레지스터에 설정한 값은 도 12에 도시된 작은 영역들의 5개의 SD 픽셀의 최대값과 최소값간의 차가 도 13에 도시된 큰 영역들의 13개의 SD 픽셀의 최대값 및 최소값간의 차에 대응하는 값으로 되도록 조정하는데 이용된다. 또한, 비교기(145)는 감산기(144)의 출력과 승산기(147)의 출력의 크기를 비교해서 거기에 급격한 변화가 있는지의 여부를 결정한다.

감산기(144)의 출력이 승산기(147)의 출력보다 작을 때(거기에 급격한 변화가 없을 때), 비교기(145)는 긴-탭 선택 신호를 출력한다. 감산기(144)의 출력이 승산기(147)의 출력보다 클 때(거기에 급격한 변화가 있을 때), 비교기(145)는 짧은-탭 선택 신호를 출력한다. 그러므로, 거기에 급격한 변화가 있으면, 예측 범위가 좁게 되어 울림(ringing) 성분의 발생을 방지한다.

후술되는 설명을 통해서, 긴-탭 선택 신호가 출력되면, 7개의 픽셀들(7개의 탭들)의 데이터를 생성하기 위하여 도 4에 도시된 소정 필드들에 존재하는 SD 픽셀들 x1, x2, x4 내지 x6, x10 내지 x16, x20 내지 x22 및 x24의 17개(17개의 탭들)의 SD 픽셀들을 탭-축퇴하고, 하기에 언급될 탭-축퇴부들(35 및 36)에 의해 7개의 탭들에 대한 계수들을 곱-합 연산함으로써 HD 픽셀들이 연산된다. 그러나, SD 픽셀 데이터값들 x2, x5, x12 내지 x14, x21 및 x24가 도 20에 도시된 바와 같이 존재하는 7개의 SD 픽셀들(7개의 탭들)에 대한 계수들을 곱-합 연산함으로써 HD 픽셀들이 얻어진다. 어느 경우라도, 최종적으로 계수가 연산될 때의 탭들의 수는 7개로 되어 있기 때문에, 곱-합 연산을 공통으로 수행하는 곱-합부들(38 및 39)을 회로로서 이용하는 것이 가능하다.

제어 ROM부(37)는 분류부(33)로부터 출력된 클래스 코드 및 긴-탭 또는 짧은 탭 선택 신호에 따라 탭 축퇴부들(35 및 36)을 제어한다. 즉, 긴-탭 선택 신호가 입력될 때, 제어 ROM부(37)는 탭 축퇴부들(35 및 36)을 제어해서, 지연 레지스터부(31)로부터 x1, x2, x4 내지 x6, x10 내지 x16, x20 내지 x22, x24 및 x25와 같이 도 4에 도시된 현재 필드 내의 17개의 탭들의 SD 픽셀들을 탭 축퇴부들(35 및 36)이 캡처링하도록 한다. 그러나, 짧은 탭 선택 신호가 입력될 때, 제어 ROM부(37)는 지연 레지스터부(31)로부터 x2, x5, x12 내지 x14, x21 및 x24와 같이 도 20에 도시된 현재 필드 내의 7개의 SD 픽셀들을 탭 축퇴부들(35 및 36)이 캡처링하도록 한다.

탭 축퇴부들(35 및 36)이 도 4에 도시된 17개의 SD 픽셀들을 캡처링하는 경우에는 SD 픽셀들을 7개의 픽셀들로 축퇴하고, 곱-합부들(38 및 39)에 출력한다. 17개의 픽셀들을 7개의 픽셀들로 축퇴하기 위한 회로는 큰 구조를 가지고 있기 때문에 회로를 설명하기 어렵다. 따라서, 이후 7개의 픽셀들로 캡처링하고, 3개의 픽셀들로 축퇴할 때의 탭 축퇴부의 구조는 도 21을 참조해서 하기에 기술된다.

도 21은 모드 1에서 탭 축퇴부(35)의 구조예를 도시한 것이다. 도 21에 도시된 바와 같이, 도 22에 도시된 7개의 SD 픽셀들 중에서 SD 픽셀 x2는 멀티플렉서(181-1)의 두 입력 단자들에 각각 입력된다. SD 픽셀 x5는 멀티플렉서(181-2)의 입력들 모두에 공급된다. SD 픽셀 x12는 멀티플렉서(181-3)의 좌측 입력에 공급되고, SD 픽셀 x14는 멀티플렉서(181-3)의 우측 입력에 공급된다. SD 픽셀 x13은 멀티플렉서(181-4)의 입력들 모두에 공급된다. SD 픽셀 x14는 멀티플렉서(181-5)의 좌측 입력에 공급되고, SD 픽셀 x12는 멀티플렉서(181-5)의 우측 입력에 공급된다. SD 픽셀 x21은 멀티플렉서(181-6)의 입력들 모두에 공급되고, SD 픽셀 x24는 멀티플렉서(181-7)의 입력들 모두에 공급된다.

즉, 도 22에 도시된 바와 같이, 수직 라인에 우측-좌측 대칭인 픽셀들이 존재하는 픽셀들은 대응하는 멀티플렉서의 한쪽 입력 및 다른쪽 입력에 공급된다. 또한, 멀티플렉서의 한쪽 입력과 다른쪽 입력은 대칭적으로 배치되어 있다. 즉, 도 21에 도시된 바와 같이, SD 픽셀 x12는 멀티플렉서(181-3)의 좌측 입력에 공급되고, SD 픽셀 x14는 멀티플렉서(181-3)의 우측 입력에 공급된다. 그러나, SD 픽셀 x14는 멀티플렉서(181-5)의 좌측 입력에 공급되고, SD 픽셀 x12는 멀티플렉서(181-5)의 우측 입력에 공급된다.

또한, 동일한 픽셀이 라인 대칭으로서 대응하는 픽셀이 존재하지 않는 픽셀들에 대응하는 멀티플렉서의 입력들 모두에 공급된다.

논리 0을 갖는 제어 신호가 제어 ROM부(37)로부터 입력될 때, 각각의 멀티플렉서들(181-1 내지 181-7)은 우측 및 좌측 입력들 중 좌측 입력을 선택 및 출력한다. 논리 1이 입력될 때, 그들 각각은 우측 입력을 선택 및 출력한다. 따라서, 논리 0을 갖는 제어 신호가 멀티플렉서들(181-1 내지 181-7)에 입력될 때, SD 픽셀 x2, x5, x12, x13, x14, x21 또는 x24가 레지스터들(182-1 내지 182-7)에 의해 유지된다. 그러나, 논리 1을 갖는 제어 신호가 멀티플렉서들(181-1 내지 181-7)에 입력될 때, SD 픽셀 x2, x5, x14, x13, x12, x21 또는 x24가 유지된다.

레지스터들(182-1 내지 181-7)의 하향 제어는 멀티플렉서들(181-1 내지 181-7)의 제어 속도보다 2배 높은 속도로 수행된다.

도 20을 참조해서 기술된 바와 같이, SD 픽셀의 좌측 상부에서 HD 픽셀 y1을 생성하기 위해, 예컨대 멀티플렉서들(181-1 내지 181-7)에 논리 0이 입력된다. SD 픽셀 x13의 우측 상부에 HD 픽셀 y2를 생성하기 위해 멀티플렉서들(181-1 내지 181-7)에 논리 1이 입력된다.

레지스터(182-1)에 의해 유지된 픽셀 데이터는 레지스터들(186-1,188-1 및 190-1)을 통해서 직접 출력된다.

레지스터(182-2)에 의해 유지된 SD 픽셀들은 멀티플렉서(183-1)의 우측 입력 및 멀티플렉서(183-3)의 좌측 입력에 공급된다. 레지스터(182-3)의 출력은 멀티플렉서(183-1)의 좌측 및 멀티플렉서(183-4)의 우측 입력에 공급된다. 레지스터(182-4)의 출력은 멀티플렉서(183-2)의 한쪽 입력과 멀티플렉서(183-5)의 우측 입력에 공급된다. 레지스터(182-5)의 출력은 멀티플렉서(183-4)의 좌측 입력에 공급된다. 레지스터(182-6)의 출력은 멀티플렉서(183-3)의 우측 입력에 공급된다. 레지스터(182-7)의 출력은 멀티플렉서(183-5)의 좌측 입력에 공급된다.

멀티플렉서들(183-1 내지 183-5)은 제어 ROM부(37)로부터 공급된 제어 코드에 대응하는 좌측 및 우측 입력들 중 하나를 선택하고, 후단에서의 회로에 출력한다. 멀티플렉서(183-1)는 선택된 SD 픽셀 데이터를 2의 보수 회로(184-1)에 공급한다. 2의 보수 회로(184-1)는 제어 ROM부(37)로부터 공급된 제어 신호에 따라 멀티플렉서(183-1)에서 레지스터(186-2)로 수신된 데이터를 직접 출력하거나, 2의 보수 연산을 수행한 후에 동작 결과를 레지스터(186-2)에 출력한다. 2의 보수 연산은 SD 데이터의 비트들의 1들을 0들로 반전하고, 0들을 1들로 반전하며, 또한 LSB에 1을 더함으로써 행해진다.

멀티플렉서(183-2)는 제어 ROM부(37)로부터의 제어 코드에 대응하여 레지스터(182-4)로부터 데이터 또는 0을 선택하고, 레지스터(186-3)에 출력한다. 가산기(187-1)는 레지스터(186-2)의 출력과 레지스터(186-3)의 출력을 가산하고, 레지스터들(188-2 및 190-2)을 통해서 가산 결과를 출력한다.

멀티플렉서(183-3)는 제어 ROM부(37)의 제어 코드에 대응하는 레지스터들(182-2 및 182-6)의 출력들 중 하나를 선택하고, 2의 보수 회로(184-2)에 출력한다. 2의 보수 회로(184-2)는 2의 보수 회로(184-1)에서의 경우와 동일하게 제어 ROM부(37)로부터 공급된 제어 코드에 대응하여 멀티플렉서(183-3)로부터 제공된 픽셀 데이터를 직접 또는 2의 보수 연산을 행해서 레지스터(186-4)에 출력한다.

멀티플렉서(183-4)는 제어 ROM부(37)로부터 공급된 제어 코드에 대응해서 레지스터(182-5 또는 182-3)의 출력을 선택하고, 선택된 픽셀 데이터를 2의 보수 회로(185)에 출력한다. 2의 보수 회로(185)는 멀티플렉서(183-4)로부터 수신된 픽셀 데이터로 2의 보수 연산을 적용하고, 연산 결과를 레지스터(186-5)에 출력한다. 가산기(187-2)는 레지스터(186-4)의 출력과 레지스터(186-5)의 출력을 가산하고, 가산 결과를 레지스터(188-3)에 출력한다.

멀티플렉서(183-5)는 제어 ROM부(37)로부터 공급된 제어 코드에 대응하는 레지스터들(182-7 및 182-4)의 출력들 중 하나를 선택하고, 그 출력을 2의 보수 회로(184-3)에 출력한다. 2의 보수 회로(184-3)는 제어 ROM부(37)로부터 공급된 제어 코드에 대응해서 레지스터(186-6)로 수신된 입력 픽셀 데이터를 직접 또는 2의 보수 연산을 수행한 후에 출력한다. 레지스터(186-6)의 출력은 또한 레지스터(188-4)에 공급된다.

가산기(189)는 레지스터(188-3)의 출력과 레지스터(188-4)의 출력을 가산하고, 가산 결과를 레지스터(190-3)에 출력한다.

따라서, 도 22에 도시된 7개의 탭에 대한 데이터는 3개의 탭에 대한 데이터로 변환된다.

서로 근접한 화상 데이터값들은 자기 상관성(autocorrelation)이 강하기 때문에, 중앙 SD 픽셀 데이터에 우측-좌측 대칭인 경우가 많다. 그러므로, 탭 축퇴부(35)에 있어서, 수평 미러 이미지 관계에서 HD 픽셀 y1을 얻고, 미러 이미지 관계에서 HD 픽셀 y2를 얻을 때, 미러 이미지 관계에서 SD 픽셀들을 대치하는 것으로만 실질적으로 동일한 회로로 HD 픽셀 y1 및 HD 픽셀 y2 모두를 얻을 수 있는 것이다.

유사하게, 탭 축퇴부(36)에 의한 수직 미러 이미지 관계에서 HD 픽셀 y3 및 HD 픽셀 y4를 생성할 때, 동일한 탭 축퇴 처리를 수행할 수 있는 것이다.

탭 축퇴부들(35 및 36)에 의해 17개의 탭을 캡처링하고 7개의 탭을 출력할 때, 도 23에 도시된 미러 이미지 관계가 얻어진다. 즉, SD 픽셀들 x4 및 x6은 미러 이미지 관계를 갖는다. 유사하게, SD 픽셀들 x10 및 x16, x11 및 x15, x12 및 x14, x20 및 x22는 미러 이미지 관계를 각각 갖는다.

도 21에서 미러 이미지 관계에 없는 픽셀 데이터가 입력되어 있는 멀티플렉서들(181-1,181-2,181-4,181-6 및 181-7)은 실질적으로 항상 동일한 픽셀 데이터를 입력한다. 그러므로, 이들 멀티플렉서들을 생략할 수 도 있다.

상기 기술한 바와 같이, 탭 축퇴부들(35 및 36)에 의해 17개의 탭으로부터 축퇴된 7개의 탭에 대한 데이터값들은 모드 1 및 모드 2에서 각각 곱-합부들(38 및 39)에 입력된다. 짧은 탭 모드에 있어서, 탭 축퇴부들(35 및 36)에 의해 캡처링된 7개의 탭에 대한 데이터값들은 곱-합부들(38 및 39)에 직접 입력된다.

도 24는 계수 RAM부(40)의 구조예를 도시한 것이다. 이 예는 3개의 탭에 대한 계수를 저장하는 경우를 나타낸다. 그러나, 도 6의 계수 RAM부(40)의 경우에는, 7개의 탭에 대한 계수가 상기한 바와 같이 저장되어 있다.

초기화 모드에 있어서, 디코더(202)는 SRAM들(205-1 내지 205-3)을 기록 상태로 만든다. 초기화 카운터(201)는 클럭들을 카운트하고, 이 카운트값을 출력한다. 디코더(202)는 초기화 모드에서 멀티플렉서(203)를 제어하여, 멀티플렉서(203)가 초기화 카운터(201)의 출력을 선택하게 한다. 결과적으로, 초기화 카운터(201)의 카운트값은 멀티플렉서(203)에서 레지스터(204)에 공급되어 레지스터(204)에 의해 유지된다. 또한, 레지스터(204)에 의해 유지된 카운트값은 기록 어드레스로서 SRAM들(205-1 내지 205-3)에 공급된다. 또한, 이 경우, 초기화 회로(10)로부터 공급된 계수 데이터는 SRAM들(205-1 내지 205-3)에 공급된다. 결과적으로, 초기화 회로(10)에서 SRAM들(205-1 내지 205-3)로 공급된 계수들을 초기화 카운터(201)에 의해 축퇴된 어드레스들에 기록된다.

따라서, 모든 필수적 계수들이 SRAM들(205-1 내지 205-3)에 기록되어 있는 경우, 초기화 카운터(201)는 초기화 회로(10)로부터 공급된 리셋 신호에 대응해서 리셋된다. 초기화 카운터(201)가 리셋될 때, 디코더(202)는 SRAM들(205-1 내지 205-3)을 판독 모드로 설정하고, 멀티플렉서(203)를 제어하여, 멀티플렉서(203)가 분류부(33)의 엔코더(143)에 의해 출력되는 클래스 코드들을 선택하게 하고, 이 코드들을 레지스터(204)에 공급한다. 결과적으로, 레지스터(204)에 의해 유지된 클래스 코드들은 판독 어드레스로서 SRAM들(205-1 내지 205-3)에 공급된다. 그러므로, 클래스 코드들에 대응하는 계수들은 SRAM들(205-1 내지 205-3)로부터 판독되고, 레지스터들(206-1 내지 206-3)을 통해서 출력된다. 따라서, 계수들은 곱-합부들(38 및 39)에 공급된다,

여기서, 클래스 각각에 대한 계수 RAM부(40) 내에 저장되는 계수는 예컨대 일본 출원 공개 특허공보 제9-51510(1997년 2월 18일 공개)에 개시된 학습 방법을 이용해서 계산될 수 있다. 즉, 클래스 각각에 대한 계수를 학습에 의해 계산하기 위해 알려진 HD 신호가 학습 신호로서 이용된다. 특히, HD 신호에 있어서, 이 HD 주목 픽셀은, 주변 HD 보간 픽셀들 및 SD 픽셀들로 구성되는 한 쌍의 학습 데이터에 의한 계수들을 이용하여 선형 1차 결합 모델로 나타낸다. 이 때 이용되는 계수들은 클래스 각각에 대한 루트-스퀘어법을 이용해서 얻어진다. 상기와 같이, 학습 신호를 이용하여 계수를 얻을 때, 많은 학습 데이터가 하나의 HD 신호뿐만 아니라 복수의 화상 신호들을 이용하여 생성되면 보다 정확한 계수가 얻어질 수 있다. 다른 세부사항은 상기 출원을 참조함으로 본 명세서에서 생략되었음을 주지한다.

도 25는 곱-합부(38)의 구조예를 도시한 것이다. 상기한 바와 같이, 곱-합부(38; 또한, 곱-합부(39))는 탭 축퇴부(35)로부터 공급된 7개의 탭에 대한 데이터를 계수 RAM부(40)로부터 공급된 7개의 계수로 승산해서 연산을 통해서 하나의 HD 픽셀 데이터값을 얻는다. 그러나, 상세한 설명을 위해 4개의 탭에 대한 곱-합 연산을 수행하기 위한 구조가 도 25에 도시된다.

도 25에 있어서, 탭 축퇴부(35)로부터 공급된 4개의 탭에 대한 픽셀 데이터값들은 레지스터들(211-1 내지 211-4)에 의해 유지된다. 또한, 계수 RAM부(40)로부터 공급된 계수 데이터값들은 레지스터들(212-1 내지 212-4)에 의해 유지된다. 승산기(213-1)는 레지스터(212-1)에 의해 유지된 계수 데이터로 레지스터(211-1)에 의해 유지된 픽셀 데이터를 승산하고, 승산 결과를 레지스터(214-1)에 출력한다. 멀티플렉서(213-2)는 레지스터(212-2)에 의해 유지된 계수 데이터로 레지스터(212)에 의해 유지된 픽셀 데이터를 승산하고, 승산 결과를 레지스터(214-2)에 출력한다.

가산기(215-1)는 레지스터(214-1)에 의해 값과 레지스터(214-2)에 의해 유지된 값을 가산하고, 가산 결과를 레지스터(216-1)에 출력한다.

유사하게, 레지스터(211-3)에 의해 유지된 픽셀 데이터와 레지스터(212-3)에 의해 유지된 계수 데이터가 멀티플렉서(213-3)에 의해 서로 승산되고, 레지스터(214-3)에 의해 유지된다. 또한, 레지스터(211-4)에 의해 유지된 픽셀 데이터와 레지스터(212-4)에 의해 유지된 계수 데이터가 승산기(213-4)에 의해 승산되고, 레지스터(214-4)에 의해 서로 유지된다.

가산기(215-2)는 레지스터(214-3)에 의해 유지된 값과 레지스터(214-4)에 의해 유지된 값을 가산하고, 가산 결과를 레지스터(216-2)에 출력해서, 레지스터(216-2)가 그 결과를 유지하게 한다.

가산기(217)는 레지스터(216-1)에 의해 유지된 값과 레지스터(216-2)에 의해 유지된 값을 가산하고, 가산 결과를 레지스터(218)를 통해서 출력한다.

즉, 편의를 목적으로 이러한 회로에서 x1 내지 x4로서 레지스터들(211-1 내지 211-4)에 의해 유지된 픽셀 데이터값들과, w1 내지 w4로서 레지스터들(212-1 내지 212-4)에 의해 유지된 계수들을 가정하면, 다음 방정식으로 나타낸 연산 결과가 HD 픽셀 데이터로서 레지스터(218)에 의해 유지된다.

따라서, HD 픽셀들 y1 및 y2가 연산되어 주사-라인 변환 회로(11)에 출력된다.

유사하게, 곱-합부(39)에서, 탭 축퇴부(36)로부터 공급된 픽셀 데이터, 및 계수 RAM부(40)에 의해 공급된 계수 데이터가 곱-합 연산되고 HD 픽셀들 y3 및 y4가 연산되어 주사-라인 변환 회로(11)에 출력한다.

따라서, 휘도 신호 성분의 경우에 HD 픽셀이 SD 픽셀로부터 생성된다. 동일한 구조에 따라, 색 신호 성분의 경우에 있어서 SD 픽셀로부터 HD 픽셀을 연산 및 생성할 수 있는 것이다. 그러나, 이 경우, 색 신호 성분에 대한 계수 RAM부가 필요하며, 해상도 생성 유닛(9)의 크기가 증가하고 비용이 증가한다. 이 실시예의 경우에 있어서, 색 신호 성분은 휘도 신호 성분의 경우와는 다른 구조로 처리된다.

즉, 도 6에 도시된 바와 같이, 주사-라인 변환 회로(8)로부터 입력된 3개의 라인에 대한 색 신호 성분에 대한 픽셀 데이터가 지연 레지스터부(41)에 입력되고, 지연 레지스터부(41)에 의해 유지된다. 지연 레지스터부(41)의 구조는 기본적으로 라인들의 수가 서로 다른 것을 제외하고는 휘도 신호 성분을 유지하기 위한 지연 레지스터부(31)의 것과 동일하다. 지연 레지스터부(41)는 주목 픽셀의 라인들의 색 신호 성분에 대한 픽셀 데이터와, 동일 필드의 상부 및 하부 라인들의 색 신호 성분에 대한 픽셀 데이터를 포함하는 3개의 라인에 대한 총 픽셀 데이터를 유지한다.

지연 레지스터부(41)에 의해 유지된 픽셀 데이터는 보간 처리가 픽셀 데이터에 적용되는 보간 픽셀 연산부(42)에 입력된다.

도 26은 모드 1에서 HD 픽셀들 y1 및 y2를 생성할 때, 도 6에서 보간 픽셀 연산부(42)의 구조예를 도시한 것이다. 도 27에 도시된 바와 같이, HD 픽셀들 yc1 및 yc2의 상부측에서의 라인 상의 SD 픽셀 데이터(단자들 U1 내지 U5의 SD 픽셀 데이터)와, HD 픽셀들 yc1 및 yc2의 하부측에서의 라인 상의 SD 픽셀 데이터(단자들 J1 내지 J5의 SD 픽셀 데이터)는 보간 픽셀 연산부(42)에 입력된다. 단자(U1)의 8 비트의 SD 픽셀 데이터는 시프터(231)에 의해 3 비트씩 LSB측으로 시프트되고, 5 비트의 SD 픽셀 데이터로서 멀티플렉서(233)에 입력된다. 또한, 단자(U3)의 8 비트의 SD 픽셀 데이터는 시프터(232)에 의해 3 비트씩 LSB 측으로 시프트되고, 5 비트의 SD 픽셀 데이터로서 멀티플렉서(233)에 입력된다. 멀티플렉서(233)는 선택 신호에 대응해서 시프터(231 또는 232)에 의해 입력된 SD 픽셀 데이터를 선택한다. 멀티플렉서(233)의 출력은 레지스터들(234 및 235)을 통해서 가산기(236)에 공급된다.

시프터(237)는 단자(U3)로부터 입력된 8 비트의 데이터를 3 비트씩 LSB측으로 시프트하고, 이 데이터를 5 비트의 데이터로서 가산기(236)에 공급한다. 가산기(236)는 레지스터(235)로부터 공급된 5 비트의 데이터와 시프터(237)로부터 공급된 5 비트의 데이터를 가산하고, 이 가산 결과를 6 비트의 데이터로서 레지스터(238)를 통해서 가산기(239)에 공급한다.

시프터(240)는 단자(J2)의 8 비트의 SD 픽셀 데이터를 2 비트씩 LSB측으로 시프트하고, 그 데이터를 6 비트의 데이터로서 멀티플렉서(242)에 공급한다. 시프터(241)는 단자(J4)의 8 비트의 SD 픽셀 데이터를 2 비트씩 LSB로 시프트하고, 그 데이터를 6 비트의 데이터로서 멀티플렉서(242)에 공급한다. 멀티플렉서(242)는 선택 신호에 대응해서 두 입력들 중 하나를 선택하고, 그 입력을 레지스터(243)를 통해서 가산기(239)에 공급한다.

가산기(239)는 레지스터(238)의 출력과 레지스터(243)의 출력을 가산하고, 7 비트의 데이터를 레지스터(244)를 통해서 가산기(245)에 공급한다.

시프터(246)는 단자(J4)로부터 8 비트의 데이터를 1 비트씩 LSB에 공급된 시프트하고, 그 데이터를 7 비트의 데이터로서 가산기(245)에 공급한다. 가산기(245)는 레지스터(244)의 출력과 시프터(246)의 출력을 가산하고, 레지스터(247)를 통해서 8 비트의 데이터를 출력한다.

도 26에서의 시프터들(231,232,237,240,241 및 246)은 MSB측으로부터 후단에서 소정 비트들만을 기록함으로써 실질적으로 실현될 수 있다.

도 27에 도시된 바와 같이, 모드 1에서 생성된 HD 픽셀들 yc1 및 yc2와, 단자(J3)의 주목 SD 픽셀 사이의 거리를 a1로, HD 픽셀들 yc1 및 yc2와, 단자(U3)의 SD 픽셀 사이의 거리를 b1로, HD 픽셀들 yc1 및 yc2와, 단자들 U4 및 U2의 SD 픽셀들 사이의 거리를 c1로, 및 HD 픽셀들 yc1 및 yc2와, 단자들 J4 및 J2의 SD 픽셀들사이의 거리를 d1로 가정할 때, 거리들의 역수들 간의 비율은 다음과 같다.

유사하게, 모드 2에서 발생된 HD 픽셀들 yc3 및 yc4와 단자(J3)의 SD 픽셀간 거리를 a2로, 단자 K3의 SD 픽셀까지의 거리를 b2로, 단자들 K4 및 K2까지의 거리를 c2로, 단자들 J4 및 J2의 SD 픽셀들까지의 거리를 d2로 가정할 때, 거리들의 역수들 간의 비는 다음 방정식과 같다.

다음, 도 28의 타이밍 차트를 참조해서 하기에 그 동작들이 기술된다. 도 27에 나타낸 바와 같이, 단자들 U1 내지U5에 SD 픽셀들 A' 내지 I'가 순차적으로 입력되고, 단자들 J1 내지 J5에 SD 픽셀들 A 내지 I가 순차적으로 공급될 때, 도 28에 나타낸 바와 같이, 단자들 U1 내지 U5 또는 단자들 J1 내지 J5의 픽셀 데이터 값들은 인접 단자로부터 매 클럭마다 순차적으로 지연된다.

멀티플렉서(233)는 픽셀 데이터의 시프트의 1/2의 주기로 2개의 입력들 중 하나를 번갈아 선택한다. 그러므로, 도 28에 나타낸 바와 같이, 레지스터(234)는 소정 타이밍에 있어서, 시프터(231)로부터 공급되는 SD 픽셀 E'을 유지한다고 가정할 때, 다음의 타이밍에 있어서는 시프터(232)로부터 공급되는 SD 픽셀 C'를 유지한다. 레지스터(234)에 의해 유지되는 SD 픽셀들 E' 및 C'는 후단에서 레지스터(235)에 순차적으로 전송된다.

SD 픽셀 E'이 레지스터(235)에 의해 유지되고 가산기(236)의 한쪽 입력에 공급될 때, SD 픽셀 D'는 시프터(237)로부터 가산기(236)의 다른쪽 입력에 공급된다. 가산기(236)는 두 입력들을 가산하고 가산 결과를 레지스터(238)에 출력하기 때문에, 데이터 E'+D'가 레지스터(238)에 의해 유지된다. 다음 타이밍에서, 가산기(236)는 레지스터(235)에 의해 유지된 SD 픽셀 C'와, 시프터(237)로부터 공급된 SD 픽셀 D'를 가산한다. 따라서, 데이터 C'+D'는 레지스터(238)에 의해 유지된다.

유사하게, 데이터 전송 주기의 1/2의 주기에서 2개의 입력들 중 하나를 번갈아 선택해서 출력하는 멀티플렉서(242)는 레지스터(238)가 데이터 C'+D'를 유지하고 있는 타이밍에서, 시프터(240)로부터 공급되는 SD 픽셀(E)을 선택하여 레지스터(243)에 그 데이터를 유지하게 하고, 레지스터(238)에 의해 데이터 C'+D'가 유지되고 있는 타이밍에서 SD 픽셀 C를 레지스터(242)가 유지하게 한다.

가산기(239)는 레지스터(238)에 의해 유지된 데이터와 레지스터(243)에 의해 유지된 데이터를 가산하고, 가산 결과를 레지스터(244)에 출력한다. 따라서, 레지스터(238)에 의해 데이터 E'+D'가 유지되고, 레지스터(243)에 데이터 E가 유지되고 있는 타이밍의 다음 타이밍에서 레지스터(244)는 이 2개의 데이터값들을 가산한 데이터 E'+D+E를 유지한다. 또한, 레지스터(244)는 다음 타이밍에서도 데이터 C'+D'+C를 유지한다.

데이터 E'+D+E가 레지스터(244)에 의해 유지될 때의 타이밍에서, 시프터(246)는 데이터 D를 출력한다. 그러므로, 가산기(245)에 의해 레지스터(244)에 유지된 데이터 E'+D+E와, 시프터(246)로부터 출력된 데이터 D가 가산되고, 레지스터(247)에 의해 데이터 E'+D'+E+D가 유지된다. 유사하게, 다음 타이밍에서, 데이터(C'+D'+C)가 레지스터(244)에 의해 유지되고, 데이터 D가 시프터(246)로부터 공급된다. 따라서, 데이터 C'+D'+C+D는 레지스터(247)에 의해 유지된다.

도 27을 참조해서 기술된 바와 같이, 데이터값들 E',C',D', E, C 및 D는 단자 각각의 픽셀 데이터에 대해서 다음의 관계식을 각각 가진다.

그러므로, 데이터 E'+D'+E+D는 다음 방정식으로 나타낸 HD 픽셀 yc2를 나타낸다.

또한, 데이터(C'+D'+C+D)는 다음 방정식에 의해 나타난 HD 픽셀 yc1을 나타낸다.

모드 1에서 HD 픽셀들 yc1 및 yc2를 얻는 경우가 하기에 기술된다. 또한, 모드 2에서 HD 픽셀들 yc3 및 yc4를 얻는 경우에도 연산들은 상기 기술한 방정식들에 따라 보통의 보간 처리로 수행된다.

NTSC 시스템에 따른 SD 신호를 하이-비전의 HD 신호로 변환하는 경우가 상기한 예로서 기술되었다. 그러나, 본 발명은 상기 시스템에 한정되는 것은 아니다. 간략히 말해서, 본 발명은 저품질 픽셀 데이터로부터 고품질 픽셀 데이터를 생성하는 경우에도 적용될 수 있는 것이다.

또한, 본원 발명의 요지를 벗어나지 않는 범위 내에서 여러 가지 변경 또는 적용예가 고려될 수 있다. 그러므로, 본 발명의 요지는 이 실시예로 한정되는 것이 아니다.

상기한 바와 같이, 본 발명에 따른 신호 변환 장치 및 신호 변환 방법은, 휘도 신호 성분에 대한 클래스에 대한 학습에 의해 얻어진 계수와 상기 클래스에 대응하는 계수를 곱-합 연산하고, 색 신호 성분에 대한 신호 변환 전의 화상 신호와 신호 변환 후의 주사 라인들의 물리적 관계에 기초한 계수와 색 신호 성분을 곱-합 연산함으로써, 곱-합 연산을 수행했기 때문에, 계수들을 저장하기 위한 용량을 감소시키고, 소형화 및 비용 절감을 도모할 수 있다.

본 발명은 하이-비전 텔레비젼 수상기 상에 NTSC 시스템을 이용한 화상이 디스플레이되기 때문에, 저해상 픽셀 데이터 등으로부터 고해상 픽셀 데이터가 발생되는 경우에 NTSC SD 신호를 하이-비전 HD 신호로 변환하는 신호 변환 장치로서 이용될 수 있다.

Claims

휘도 신호 성분 및 색 신호 성분을 갖는 제 1 디지털 화상 신호를 상기 제 1 디지털 화상 신호와는 다른 제 2 디지털 화상 신호로 변환하는 신호 변환 장치에 있어서:

상기 제 1 디지털 화상 신호의 휘도 신호 성분을 상기 제 2 디지털 화상 신호의 휘도 성분으로 변환하기 위한 계수를 클래스 각각에 대해 저장하는 메모리;

상기 제 1 디지털 화상 신호의 휘도 성분으로부터 클래스를 결정하는 클래스 분류 회로;

상기 클래스 분류 회로에 의해 결정된 클래스에 대응하는 계수를 상기 메모리로부터 판독하고, 상기 판독 계수와 상기 제 1 디지털 화상 신호의 휘도 신호의 곱-합 연산을 수행하여, 상기 제 2 디지털 화상 신호의 휘도 신호 성분을 얻는 제 1 연산 회로; 및

상기 제 1 디지털 화상 신호 및 상기 제 2 디지털 화상 신호의 주사 라인들의 물리적 관계에 기초한 계수와 상기 제 1 디지털 화상 신호의 색 신호 성분의 곱-합 연산을 수행하여, 상기 제 2 디지털 화상 신호의 색 신호 성분을 얻는 제 2 연산 회로를 포함하는 신호 변환 장치.
제 1 항에 있어서,

상기 제 2 연산 회로는 상기 제 1 디지털 화상 신호의 색 신호 성분을 비트 시프팅함으로써 규정된 계수에 승산함과 동시에 상기 승산된 값을 다른 승산된 값과 가산함으로써 곱-합 연산을 수행하여 상기 제 2 디지털 화상 신호의 색 신호 성분을 얻는, 신호 변환 장치.
제 1 항에 있어서,

상기 클래스 분류 회로는 상기 제 1 디지털 화상 신호의 공간적 특성과 이동량으로부터 클래스를 결정하는, 신호 변환 장치.
제 1 항에 있어서,

상기 제 2 디지털 화상 신호를 얻기 위해 상기 제 1 디지털 화상 신호의 휘도 신호 성분의 탭들의 수를 축퇴하며, 상기 제 1 연산 회로에 결합되는 제 1 축퇴 회로를 더 포함하는 신호 변환 장치.
제 4 항에 있어서,

상기 제 1 디지털 화상 신호의 제 1 영역들의 공간적 특성과 상기 제 1 영역들보다 큰 상기 제 1 디지털 화상 신호의 제 2 영역들의 공간적 특성을 비교함으로써 얻어진 비교 결과에 기초하여 상기 제 1 축퇴 회로를 제어하는 제어 회로를 더 포함하는 신호 변환 장치.
제 1 항에 있어서,

상기 클래스 분류 회로는 상기 클래스들의 수를 축퇴하는, 신호 변환 장치.
제 1 항에 있어서,

상기 제 1 연산 회로에 대한 상기 제 1 디지털 화상 신호의 휘도 신호 성분의 주사 라인들의 순서를 제 1 모드 및 제 2 모드에 대응하여 변경하는 제 1 변경 회로; 및

상기 제 1 연산 회로로부터 출력될 상기 제 2 디지털 화상 신호의 주사 라인들의 순서를 상기 제 1 변경 회로에 의해 변경되기 전의 순서로 변경하는 제 2 변경 회로를 더 포함하는 신호 변환 장치.
제 4 항에 있어서,

상기 제 1 연산 회로는 상기 제 1 모드에 대응하는 제 1 곱-합 회로와 상기 제 2 모드에 대응하는 제 2 곱-합 회로를 구비하고, 상기 제 1 축퇴 회로는 상기 제 1 모드에 대응하는 제 1 탭 축퇴 회로와 상기 제 2 모드에 대응하는 제 2 탭 축퇴 회로를 구비하는, 신호 변환 장치.
제 1 항에 있어서,

상기 메모리에 저장된 클래스 각각에 대한 계수는 상기 제 2 디지털 화상 신호의 해상도를 갖는 학습 신호로부터 생성되는, 신호 변환 장치.
제 1 항에 있어서,

상기 회로 각각은 하나의 칩으로 구성되는, 신호 변환 장치.
휘도 신호 성분 및 색 신호 성분을 갖는 제 1 디지털 화상 신호를 상기 제 1 디지털 화상 신호와는 다른 제 2 디지털 화상 신호로 변환하는 신호 변환 방법에 있어서:

상기 제 1 디지털 화상 신호의 휘도 신호 성분으로부터 클래스를 결정하는 클래스 분류 단계;

상기 제 1 디지털 화상 신호의 휘도 신호 성분을 상기 제 2 디지털 화상 신호의 휘도 성분으로 변환하기 위하여 상기 결정된 클래스에 대응하는 계수를 메모리로부터 판독하고, 상기 제 2 디지털 화상 신호의 휘도 신호 성분을 얻기 위하여 상기 판독된 계수와 상기 제 1 디지털 화상 신호의 휘도 성분의 제 1 곱-합 연산을 수행하는 제 1 연산 단계;

상기 제 2 디지털 화상 신호의 색 신호 성분을 얻기 위하여, 상기 제 1 디지털 화상 신호와 상기 제 2 디지털 화상 신호의 주사 라인들의 물리적 관계에 기초한 계수와 상기 제 1 디지털 화상 신호의 색 신호 성분의 제 2 곱-합 연산을 수행하는 제 2 연산 단계를 포함하는 신호 변환 방법.
제 11 항에 있어서,

상기 제 2 연산 단계는 상기 제 2 디지털 화상 신호의 색 신호 성분을 얻기 위하여, 상기 제 1 디지털 화상 신호의 색 신호 성분을 비트 시프팅함으로써 규정된 계수에 승산함과 동시에, 상기 승산된 값을 다른 승산된 값에 가산함으로써 상기 곱-합 연산을 수행하는, 신호 변환 방법.
제 11 항에 있어서,

상기 클래스 분류 단계는 상기 제 1 디지털 화상 신호의 공간적 특성과 이동량으로부터 클래스를 결정하는, 신호 변환 방법.
제 11 항에 있어서,

상기 제 2 디지털 화상 신호를 얻기 위해 상기 제 1 디지털 화상 신호의 휘도 신호 성분의 탭들의 수가 축퇴되며, 상기 제 2 디지털 화상 신호는 상기 제 1 연산 회로에 공급되는, 신호 변환 방법.
제 14 항에 있어서,

상기 탭들의 수의 상기 축퇴 동작은 상기 제 1 디지털 화상 신호의 제 1 영역들의 상기 공간적 특성과 상기 제 1 영역들보다 더 큰 상기 제 1 디지털 화상 신호의 제 2 영역들의 상기 공간적 특성을 비교함으로써 얻어진 비교 결과에 기초하여 제어되는, 신호 변환 방법.
제 11 항에 있어서,

상기 클래스 분류 단계는 상기 클래스들의 수를 축퇴하는, 신호 변환 방법.
제 11 항에 있어서,

상기 제 1 디지털 화상 신호의 휘도 신호 성분의 주사 라인들의 순서는 상기 제 1 연산 동작을 수행하기 전에 제 1 모드 및 제 2 모드에 대응하여 변경되고,

상기 제 2 디지털 화상 신호의 주사 라인들의 순서는 상기 제 1 연산 동작 후에 상기 제 1 디지털 화상 신호의 휘도 신호 성분의 상기 주사 라인들의 순서가 변경되기 전과 같은 순서로 다시 변경되는, 신호 변환 방법.
제 11 항에 있어서,

상기 메모리에 저장된 클래스 각각에 대한 상기 계수는 상기 제 2 디지털 화상 신호의 해상도를 갖는 학습 신호로부터 발생되는, 신호 변환 방법.
제 1 항에 있어서,

상기 제 1 디지털 화상 신호를 휘도 신호 성분 및 색 신호 성분으로 변환하는 변환 회로를 더 포함하는 신호 변환 장치.
제 11 항에 있어서,

상기 제 1 디지털 화상 신호는 휘도 신호 성분 및 색 신호 성분으로 변환되는, 신호 변환 방법.