KR100496479B1 - 어드레스 신호 디코딩 회로 - Google Patents

어드레스 신호 디코딩 회로 Download PDF

Info

Publication number
KR100496479B1
KR100496479B1 KR1019980017159A KR19980017159A KR100496479B1 KR 100496479 B1 KR100496479 B1 KR 100496479B1 KR 1019980017159 A KR1019980017159 A KR 1019980017159A KR 19980017159 A KR19980017159 A KR 19980017159A KR 100496479 B1 KR100496479 B1 KR 100496479B1
Authority
KR
South Korea
Prior art keywords
address
data
bit
signal
processing unit
Prior art date
Application number
KR1019980017159A
Other languages
English (en)
Other versions
KR19990085027A (ko
Inventor
이영민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019980017159A priority Critical patent/KR100496479B1/ko
Publication of KR19990085027A publication Critical patent/KR19990085027A/ko
Application granted granted Critical
Publication of KR100496479B1 publication Critical patent/KR100496479B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bus Control (AREA)

Abstract

개시된 어드레스 신호 디코딩 회로는 16비트의 어드레스를 모두 사용하면서 빠른 속도로 데이터를 전송할 수 있는 것이다.
본 발명은 상위 16-M비트의 어드레스 신호를 저장 및 출력하는 래치와, 하위 M비트의 어드레스 신호를 저장 및 출력하는 어드레스 버퍼를 구비하고, 래치에는 상위 16-M비트의 어드레스 신호를 저장하고, 어드레스 버퍼에는 M비트의 어드레스 신호를 저장하여 어드레스를 지정하는 것으로서 래치에 저장한 상위 16-M비트의 어드레스 신호가 동일한 어드레스로 데이터를 전송할 경우에 어드레스 버퍼에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 1회의 동작으로 데이터를 전송하고, 래치에 저장한 상위 16-M비트의 어드레스 신호가 상이한 어드레스로 데이터를 전송할 경우에는 래치에 상위 16-M비트의 어드레스 신호를 저장한 후 어드레스 버퍼에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 2회의 동작으로 소정의 데이터를 전송함으로써 16비트의 어드레스 신호를 모두 사용하여 65536바이트의 커다란 입력 및 출력 공간을 확보할 수 있음은 물론 빠른 속도로 데이터를 전송할 수 있어 시스템의 처리 효율이 향상된다.

Description

어드레스 신호 디코딩 회로
본 발명은 AT 버스를 사용하고 있는 개인용 컴퓨터 등의 컴퓨터 시스템에서 어드레스 신호를 디코딩하여 출력하는 어드레스 신호 디코딩 회로에 관한 것이다.
일반적으로 컴퓨터 시스템은 내부에 복수의 슬롯을 구비하고, 이들 복수의 슬롯에 사운드 카드, 모뎀 카드 및 영상 카드 등과 같은 각종 장치가 설치된다.
또한 상기 슬롯에 입력/출력 카드가 설치되고, 이 입력/출력 카드를 통해 컴퓨터 시스템의 외부에 프린터 및 스캐너 등과 같은 여러 가지의 장치가 설치된다.
이와 같이 컴퓨터 시스템의 외부 및 내부에 설치되는 소정의 장치들과 상호간에 데이터를 전송할 경우에 이들 장치를 구분하는 어드레스 신호를 발생하고, 이 어드레스에 따라 소정의 장치가 선택되었을 경우에 데이터를 전송하게 된다.
도 1은 종래의 디코딩 회로의 일 예를 보인 회로도이다.
여기서, 부호 11은 컴퓨터 시스템이고, 부호 13은 상기 컴퓨터 시스템(11)의 외부 또는 내부에 연결되어 상호간에 데이터를 전송하는 장치이다.
상기 컴퓨터 시스템(11)은, 데이터의 전송을 제어하는 중앙 처리 장치(101)와, 상기 중앙 처리 장치(101)가 어드레스 버스(103)로 출력하는 10비트의 어드레스 신호를 디코딩하여 상기 장치(13)로 출력하는 어드레스 디코더(105)와, 상기 중앙 처리 장치(101)와 상기 장치(13)의 사이에 연결되어 어드레스 버스(107)를 통해 상호간에 데이터를 전송하는 데이터 버퍼(109)를 구비한다.
이와 같이 구성된 종래의 디코딩 회로의 일 예는 컴퓨터 시스템(11)과 장치(13)가 상호간에 소정의 데이터를 전송할 경우에 중앙 처리 장치(101)가 10비트의 어드레스 신호를 출력하게 된다.
상기 10비트의 어드레스 신호는 어드레스 디코더(103)에서 디코딩되어 장치(13)로 출력된다.
이 때, 중앙 처리 장치(101) 또는 장치(13)는 전송할 데이터를 출력하고, 출력한 데이터는 데이터 버퍼(105)를 통해 장치(13) 또는 중앙 처리 장치(101)로 전송된다.
여기서, 인텔사의 중앙 처리 장치(101)를 사용한다고 가정하고, 어셈블리어의 입력 및 출력 명령어를 예로 들면, "OUT DX, AX" 또는 "IN AX, DX"와 같이 하나의 명령어로 데이터가 전송된다.
상기 "OUT"의 명령은 중앙 처리 장치(101)에서 장치(13)로 소정의 데이터를 전송하는 것으로서 중앙 처리 장치(101)가 출력하는 10비트의 어드레스 신호 "DX"는 어드레스 디코더(103)에서 디코딩된 후 장치(13)로 출력되어 어드레스를 지정하고, 16비트의 데이터는 데이터 버퍼(105)에 저장된 후 상기 장치(13)의, 상기 어드레스 디코더(103)에서 출력되는 어드레스로 지정된 곳으로 전송된다.
그리고 상기 "IN"의 명령은 장치(13)에서 중앙 처리 장치(101)로 소정의 데이터를 전송하는 것으로서 중앙 처리 장치(101)가 출력하는 10비트의 어드레스 신호 "DX"는 어드레스 디코더(103)에서 디코딩된 후 장치(13)로 출력되어 어드레스를 지정하고, 이 어드레스에 따라 장치(13)에서 출력되는 소정의 데이터가 데이터 버퍼(105)를 통해 중앙 처리 장치(101)로 전송된다.
이러한 종래의 디코딩 회로는 한 번의 명령어로 소정의 데이터를 전송할 수 있으므로 데이터의 전송 속도가 빠르다.
그러나 중앙 처리 장치(101)에서 출력되는 10비트의 어드레스 신호를 디코딩하여 출력하므로 최대로 210=1024바이트의 영역만을 지정할 수 있는 것으로서 커다란 입력 및 출력 공간 즉, 216=65536 바이트의 공간을 필요할 경우에는 사용할 수 없는 문제점이 있었다.
도 2는 종래의 디코딩 회로의 다른 예를 보인 회로도이다.
여기서, 부호 20은 컴퓨터 시스템이고, 부호 23은 상기 컴퓨터 시스템(21)의 외부 또는 내부에 연결되어 상호간에 데이터를 전송하는 장치이다.
상기 컴퓨터 시스템(21)은, 데이터의 전송을 제어하는 중앙 처리 장치(201)와, 상기 중앙 처리 장치(201)가 어드레스 버스(203)로 출력하는 어드레스 신호를 디코딩하여 인에이블 신호(EN21)(EN23)를 선택적으로 출력하는 어드레스 디코더(205)와, 상기 인에이블 신호(EN21)에 따라 인에이블되고 상기 중앙 처리 장치(201)가 데이터 버스(207)를 통해 출력하는 어드레스 신호를 상기 장치(23)로 출력하는 어드레스 버퍼(209)와, 상기 인에이블 신호(EN23)에 따라 인에이블되고 상기 중앙 처리 장치(201)가 데이터 버스(207)를 통해 출력하는 데이터를 상기 장치(23)로 출력하는 데이터 버퍼(211)로 구성된다.
이와 같이 구성된 종래의 디코딩 회로의 다른 예는 데이터를 전송할 경우에 중앙 처리 장치(201)가 어드레스 버스(203)를 통해, 어드레스 신호의 출력을 알리는 제어신호를 출력함과 아울러 데이터 버스(207)를 통해 어드레스 신호를 출력한다.
그러면, 상기 어드레스 디코더(205)는 제어신호를 디코딩하여 인에이블 신호(EN21)를 출력 및 어드레스 버퍼(109)를 인에이블시키고, 상기 중앙 처리 장치(201)가 데이터 버스(207)를 통해 출력하는 어드레스 신호가 어드레스 버퍼(209)에 저장 및 장치(23)로 출력된다.
이와 같이 하여 어드레스가 지정되면, 중앙 처리 장치(201)는 어드레스 버스(203)를 통해, 데이터의 전송을 알리는 제어신호를 출력하고, 출력한 제어신호는 어드레스 디코더(205)에서 디코딩되어 인에이블 신호(EN23)를 출력 및 데이터 버퍼(211)가 인에이블 된다.
이 때, 중앙 처리 장치(201)가 데이터 버스(207)로 소정의 데이터를 출력하여 데이터 버퍼(211)를 통해 상기 장치(23)의, 상기 어드레스 버퍼(209)에 저장된 어드레스가 지정하는 곳으로 전송되거나 또는 상기 장치(23)의, 상기 어드레스 버퍼(209)에 저장된 어드레스가 지정하는 곳의 데이터가 데이터 버퍼(211) 및 데이터 버스(207)를 통해 중앙 처리 장치(201)로 전송된다.
이러한 종래의 다른 예는 데이터 버스(207)를 통해 16비트의 어드레스를 모두 사용할 수 있으므로 커다란 입력 및 출력 공간을 확보 즉, 216=65536 바이트의 공간을 확보할 수 있다.
그러나 데이터를 전송할 경우에 먼저 어드레스 신호를 출력하여 저장한 후 데이터를 전송해야 된다.
그러므로 2회의 명령어로 데이터의 전송이 이루어지는 것으로서 데이터를 전송하는 데 상기한 일 예에 비하여 2배의 시간이 소요되어 컴퓨터 시스템의 처리 속도가 느리게 되는 문제점이 있었다.
따라서 본 발명의 목적은 16비트의 어드레스를 모두 사용하면서 빠른 속도로 데이터를 전송할 수 있는 어드레스 신호 디코딩 회로를 제공하는 데 있다.
이러한 목적을 달성하기 위한 본 발명의 어드레스 신호 디코딩 회로에 따르면, 상위 16-M비트의 어드레스 신호를 저장 및 출력하는 래치와, 하위 M비트의 어드레스 신호를 저장 및 출력하는 어드레스 버퍼를 구비한다.
상기 래치에는 상위 16-M비트의 어드레스 신호를 저장하고, 어드레스 버퍼에는 M비트의 어드레스 신호를 저장하여 어드레스를 지정하는 것으로서 래치에 저장한 상위 16-M비트의 어드레스 신호가 동일한 어드레스로 데이터를 전송할 경우에 어드레스 버퍼에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 1회의 동작으로 데이터를 전송한다.
그리고 래치에 저장한 상위 16-M비트의 어드레스 신호가 상이한 어드레스로 데이터를 전송할 경우에는 래치에 상위 16-M비트의 어드레스 신호를 저장한 후 어드레스 버퍼에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 2회의 동작으로 소정의 데이터를 전송한다.
그러므로 본 발명에 따르면, 16비트의 어드레스 신호를 모두 사용하여 65536바이트의 커다란 입력 및 출력 공간을 확보할 수 있음은 물론 빠른 속도로 데이터를 전송할 수 있어 시스템의 처리 효율이 향상된다.
이하, 본 발명의 어드레스 신호 디코딩 회로의 바람직한 실시 예를 보인 첨부된 도 3의 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 디코딩 회로도이다.
여기서, 부호 31은 컴퓨터 시스템이고, 부호 33은 상기 컴퓨터 시스템(31)의 외부 또는 내부에 연결되어 상호간에 데이터를 전송하는 장치이다.
상기 컴퓨터 시스템(31)은, 데이터의 전송을 제어하는 중앙 처리 장치(301)와, 상기 중앙 처리 장치(301)가 어드레스 버스(303)로 출력하는 10-M비트의 제어 신호를 디코딩하여 스위칭 신호(SW) 및 인에이블 신호(EN31,EN33)를 발생하는 어드레스 디코더(305)와, 상기 인에이블 신호(EN33)에 따라 인에이블되고 상기 중앙 처리 장치(301)가 어드레스 버스(303)로 출력하는 하위 M비트의 어드레스 신호를 저장 및 상기 장치(33)로 출력하는 어드레스 버퍼(307)와, 상기 중앙 처리 장치(301) 및 상기 장치(33)의 사이에 구비되어 16비트의 데이터를 상호간에 전송하는 데이터 버퍼(309)와, 상기 인에이블 신호(EN31)에 따라 인에이블되어 16-M비트의 어드레스 신호를 저장 및 상기 장치(33)로 출력하는 래치(311)와, 상기 중앙 처리 장치(301)에 연결된 데이터 버스(313)를 상기 스위칭 신호(SW)에 따라 스위칭시켜 상기 데이터 버퍼(309) 및 래치(311)에 선택적으로 연결하는 스위칭부(315)로 구성된다.
이와 같이 구성된 본 발명의 디코딩 회로는 컴퓨터 시스템(31)과 장치(33)가 상호간에 소정의 데이터를 전송할 경우에 중앙 처리 장치(301)가 데이터 버스(315)를 통해 16-M비트의 어드레스 신호를 출력함과 아울러 어드레스 버스(303)를 통해 10-M비트의 제어신호를 출력한다.
상기 출력한 10-M비트의 제어신호는 어드레스 디코더(305)에서 디코딩되어 어드레스를 선택하는 스위칭 신호(SW) 및 인에이블 신호(EN31)를 출력하게 된다.
상기 어드레스 디코더(305)가 출력하는 스위칭 신호(SW)에 따라 스위칭부(315)가 스위칭되어 데이터 버스(313)를 래치(311)에 연결하게 되고, 또한 상기 어드레스 디코더(305)가 출력하는 인에이블 신호(EN31)에 따라 래치(311)가 인에이블된다.
그러면, 상기 중앙 처리 장치(301)가 데이터 버스(313)로 출력하는 16-M비트의 어드레스 신호가 스위칭부(315)를 통해 래치(311)에 입력되어 저장 및 장치(33)로 출력된다.
이와 같이 래치(311)에 16-M비트의 상위 어드레스 신호가 저장 및 장치(33)로 출력되는 상태에서 중앙 처리 장치(301)는 어드레스 버스(303)를 통해 10-M비트의 제어신호와, M비트의 어드레스 신호를 출력하게 된다.
상기 어드레스 버스(303)로 출력한 10-M비트의 제어신호는 어드레스 디코더(305)에서 디코딩되어 데이터를 선택하는 스위칭 신호(SW)를 출력함과 아울러 인에이블 신호(EN33)를 출력하게 된다.
그러면, 상기 인에이블 신호(EN33)에 따라 어드레스 버퍼(307)가 인에이블되어 상기 중앙 처리 장치(301)가 어드레스 버스(303)를 통해 출력하는 하위 M비트의 어드레스 신호가 어드레스 버퍼(307)에 저장 및 장치(33)로 출력되고, 스위칭 신호(SW)에 따라 스위칭부(315)가 스위칭되어 데이터 버스(313)와 데이터 버퍼(309)를 연결시키게 된다.
따라서, 상기 래치(311)에 저장된 16-M비트 및 어드레스 버퍼(307)에 저장된 M비트의 어드레스 신호로 장치(33)의 어드레스가 지정되는 것으로 중앙 처리 장치(301)가 데이터 버스(313)로 출력하는 소정의 데이터가 스위칭부(315) 및 데이터 버퍼(309)를 통해 장치(33)의 해당 어드레스로 입력되고, 또한 장치(33)의 해당 어드레스의 16비트 데이터가 데이터 버퍼(309), 스위칭부(315) 및 데이터 버스(313)를 순차적으로 통해 중앙 처리 장치(301)로 입력된다.
이와 같은 상태에서 상위 16-M비트의 어드레스 신호는 동일하고, 하위 M비트의 어드레스 신호가 상이한 어드레스 영역과 소정의 데이터를 전송할 경우에 상기 래치(311)에는 16-M비트의 어드레스 신호를 계속 저장시켜 두고, 중앙 처리 장치(301)는 어드레스 버스(303)를 통해 10-M비트의 제어신호와, M비트의 어드레스 신호를 출력한다.
그러면, 상기한 바와 같이 상기 어드레스 버스(303)로 출력한 10-M비트의 제어신호에 따라 어드레스 디코더(305)가 데이터를 선택하는 스위칭 신호(SW) 및 인에이블 신호(EN33)를 출력하게 되고, 인에이블 신호(EN33)에 따라 어드레스 버퍼(307)가 인에이블되어 상기 중앙 처리 장치(301)가 어드레스 버스(303)를 통해 출력하는 하위 M비트의 어드레스 신호가 어드레스 버퍼(307)에 저장 및 장치(33)로 출력되며, 스위칭 신호(SW)에 따라 스위칭부(315)가 스위칭되어 데이터 버스(313)와 데이터 버퍼(309)를 연결시키게 된다.
그러므로 상기 래치(311)에 저장된 16-M비트 및 어드레스 버퍼(307)에 저장된 M비트의 어드레스 신호로 장치(33)의 어드레스가 지정되는 것으로 중앙 처리 장치(301)와 장치(33)의 해당 어드레스의 16비트 데이터가 상호간에 전송된다.
그리고 상위 16-M비트의 어드레스 신호가 상이한 어드레스 영역과 소정의 데이터를 전송할 경우에 중앙 처리 장치(301)가 데이터 버스(315)를 통해 16-M비트의 어드레스 신호를 출력함과 아울러 어드레스 버스(303)를 통해 10-M비트의 제어신호를 출력하여 래치(311)에 저장 및 장치(33)로 출력한다.
다음에는 중앙 처리 장치(301)가 어드레스 버스(303)를 통해 10-M비트의 제어신호와, M비트의 어드레스 신호를 출력하여 하위 M비트의 어드레스 신호가 어드레스 버퍼(307)에 저장 및 장치(33)로 출력되게 하고, 스위칭부(315)가 데이터 버스(313)와 데이터 버퍼(309)를 연결시키게 한다.
그러므로 상기 래치(311)에 저장된 16-M비트 및 어드레스 버퍼(307)에 저장된 M비트의 어드레스 신호로 장치(33)의 어드레스가 지정되는 것으로 중앙 처리 장치(301)와 장치(33)의 해당 어드레스의 16비트 데이터가 상호간에 전송된다.
즉, 본 발명은 래치(311)에 상위 16-M비트의 어드레스 신호를 저장하여 두고, 이 래치(311)에 저장한 상위 16-M비트의 어드레스 신호가 동일한 어드레스로 데이터를 전송할 경우에 어드레스 버퍼(307)에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 1회의 동작으로 데이터를 전송하고, 래치(311)에 저장한 상위 16-M비트의 어드레스 신호가 상이한 어드레스로 데이터를 전송할 경우에는 래치(311)에 상위 16-M비트의 어드레스 신호를 저장한 후 어드레스 버퍼(307)에 하위 M비트의 어드레스를 저장하면서 데이터를 전송하는 2회의 동작으로 소정의 데이터를 전송한다.
이상에서와 같이 본 발명에 따르면, 상위 16-M비트의 어드레스가 동일한 경우에 1회의 동작으로 16비트의 데이터를 전송하고, 상위 16-M비트의 어드레스가 상이할 경우에는 2회의 동작으로 16비트의 데이터를 전송하는 것으로서 16비트의 어드레스 신호를 모두 사용하여 65536바이트의 커다란 입력 및 출력 공간을 확보할 수 있음은 물론 빠른 속도로 데이터를 전송할 수 있어 시스템의 처리 효율이 향상되는 효과가 있다.
도 1은 종래의 디코딩 회로의 일 예를 보인 회로도,
도 2는 종래의 디코딩 회로의 다른 예를 보인 회로도,
도 3은 본 발명의 디코딩 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
31 : 컴퓨터 시스템 33 : 장치
301 : 중앙 처리 장치 303 : 어드레스 버스
305 : 어드레스 디코더 307 : 어드레스 버퍼
309 : 데이터 버퍼 311 : 래치
313 : 데이터 버스 315 : 스위칭부
SW : 스위칭 신호 EN31, EN33 : 인에이블 신호

Claims (2)

  1. 데이터의 전송을 제어하는 중앙 처리 장치;
    상기 중앙 처리 장치가 어드레스 버스로 출력하는 10-M비트의 제어 신호를 디코딩하여 스위칭 신호와 제 1 및 제 2 인에이블 신호를 발생하는 어드레스 디코더;
    상기 제 2 인에이블 신호에 따라 인에이블되고 상기 중앙 처리 장치가 어드레스 버스로 출력하는 하위 M비트의 어드레스 신호를 저장 및 외부 또는 외부의 장치로 출력하는 어드레스 버퍼;
    상기 중앙 처리 장치 및 상기 장치의 사이에 구비되어 16비트의 데이터를 상호간에 전송하는 데이터 버퍼; 및
    상기 제 1 인에이블 신호에 따라 인에이블되어 16-M비트의 어드레스 신호를 저장 및 상기 장치로 출력하는 래치로 구성됨을 특징으로 하는 어드레스 신호 디코딩 회로.
  2. 제 1 항에 있어서, 상기 중앙 처리 장치에 연결된 데이터 버스와 상기 데이터 버퍼 및 래치의 사이에;
    상기 스위칭 신호에 따라 상기 데이터 버스를 스위칭시켜 상기 데이터 버퍼 및 래치에 선택적으로 연결하는 스위칭부가 포함되는 것을 특징으로 하는 어드레스 신호 디코딩 회로.
KR1019980017159A 1998-05-13 1998-05-13 어드레스 신호 디코딩 회로 KR100496479B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980017159A KR100496479B1 (ko) 1998-05-13 1998-05-13 어드레스 신호 디코딩 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980017159A KR100496479B1 (ko) 1998-05-13 1998-05-13 어드레스 신호 디코딩 회로

Publications (2)

Publication Number Publication Date
KR19990085027A KR19990085027A (ko) 1999-12-06
KR100496479B1 true KR100496479B1 (ko) 2005-09-02

Family

ID=37304499

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980017159A KR100496479B1 (ko) 1998-05-13 1998-05-13 어드레스 신호 디코딩 회로

Country Status (1)

Country Link
KR (1) KR100496479B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4306298A (en) * 1979-10-09 1981-12-15 Texas Instruments Incorporated Memory system for microprocessor with multiplexed address/data bus
JPS60129854A (ja) * 1983-12-19 1985-07-11 Matsushita Electric Ind Co Ltd アドレスバス制御装置
JPH02126496A (ja) * 1988-11-07 1990-05-15 Hitachi Ltd アドレスデコーダ回路
KR970049689A (ko) * 1995-12-29 1997-07-29 전성원 Ibm 컴퓨터의 입출력 버스의 확장회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4306298A (en) * 1979-10-09 1981-12-15 Texas Instruments Incorporated Memory system for microprocessor with multiplexed address/data bus
JPS60129854A (ja) * 1983-12-19 1985-07-11 Matsushita Electric Ind Co Ltd アドレスバス制御装置
JPH02126496A (ja) * 1988-11-07 1990-05-15 Hitachi Ltd アドレスデコーダ回路
KR970049689A (ko) * 1995-12-29 1997-07-29 전성원 Ibm 컴퓨터의 입출력 버스의 확장회로

Also Published As

Publication number Publication date
KR19990085027A (ko) 1999-12-06

Similar Documents

Publication Publication Date Title
CA1173928A (en) Channel interface circuit
KR100496479B1 (ko) 어드레스 신호 디코딩 회로
KR0167644B1 (ko) 다수의 통신 전송 방식을 선택적으로 사용하기 위한 통신시스템
KR19990026343A (ko) 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로
GB2228813A (en) Data array conversion
JP3276069B2 (ja) ディスク制御装置
KR100430235B1 (ko) 시스템보드와서브보드간의데이터전송제어회로
KR0159687B1 (ko) 데이터 비트스트림 발생장치
KR900005421B1 (ko) 데이터의 선택적 통신을 위한 버스시스템
KR0154482B1 (ko) 버퍼를 이용한 그로벌버스 정합장치
KR0176674B1 (ko) Cpu의 주변장치로의 데이타전송 제어방법 및 제어장치
KR19980083459A (ko) 데이터버스 사이즈 조정 장치
KR940000221B1 (ko) 래더명령 처리장치
JPH05151151A (ja) バス変換装置
US5357619A (en) Paged memory scheme
KR100223032B1 (ko) 디지털 통신 시스템
KR970071294A (ko) 직렬통신제어기(scc)를 이용한 직접메모리접근(dma) 장치
KR950003884B1 (ko) 퍼스컴 버스 인터페이스 회로
JP2570977B2 (ja) 日本語コード変換装置
JP3271592B2 (ja) ファクシミリ装置
KR19990038069U (ko) 메모리가변방식의 디엠에이 콘트롤러
KR20000038686A (ko) 직접 메모리 접근 제어기
KR960006403A (ko) 광대역 통신의 전송 장치
JPH11219492A (ja) 制御信号発生器を有する移動無線機
KR960009557A (ko) 고속 병렬동기 제어버스 방식을 이용한 정합회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100412

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee