KR100494032B1 - 씨모스 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 네이티브 NMOSFET의 문턱전압에 의한 전압강하를 최소화하고 네이티브 NMOSFET의 문턱전압 저하 현상을 억제하는데 적합한 CMOS 이미지센서 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 이미지센서의 제조 방법은 트랜스퍼게이트와 리셋게이트를 형성한 후, 반도체층내에 트랜스퍼게이트의 일측 에지에 정렬되는 포토다이오드의 n형 확산영역을 형성하고, 트랜스퍼게이트의 타측과 리셋게이트의 일측에 노출되는 반도체층의 제1 영역(플로팅디퓨젼영역)과 리셋게이트의 타측에 노출되는 반도체층의 제2 영역(리셋트랜지스터의 드레인영역)중에서 적어도 어느 하나에 N_LDD 영역을 형성하며, 트랜스퍼게이트의 타측과 리셋게이트의 일측에 노출되는 반도체층의 제1 영역과 리셋게이트의 타측에 노출되는 반도체층의 제2 영역에 n형 소스/드레인 영역을 형성한다.

Description

씨모스 이미지 센서 및 그 제조 방법{CMOS Imagesensor and fabrication method of the same}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 CMOS 이미지센서의 제조 방법에 관한 것이다.
통상적인 CMOS 이미지센서(Image sensor)의 단위화소(Unit Pixel)는 하나의 포토다이오드(Photodiode; PD)와 네 개의 NMOS로 구성되며, 네 개의 NMOS는 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅디퓨젼(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Transfer transistor; Tx), 원하는 값으로 노드의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅디퓨젼(FD)을 리셋(Reset)시키기 위한 리셋 트랜지스터(Reset transistor; Rx), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브 트랜지스터(Drive transistor; Dx), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Select transistor; Sx)로 구성된다.
여기서, 트랜스퍼 트랜지스터(Tx) 및 리셋트 랜지스터(Rx)는 네이티브 NMOSFET(Native NMOSFET)를 이용하고, 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)는 일반적인 NMOSFET(Normal NMOSFET)를 이용한다.
상기와 같은 CMOS 이미지센서의 단위화소는 네이티브 NMOSFET를 사용하여 포토다이오드(PD)에서 가시광선파장대역의 광을 감지한 후 감지된 광전하(Photogenerated charge)를 플로우팅디퓨전(FD)으로, 즉 드라이브 트랜지스터(Dx)의 게이트로 전달한 양을 출력단(Vout)에서 전기적신호로 출력한다.
도 1은 종래기술에 따른 CMOS 이미지센서의 단위화소를 나타낸 소자 단면도이다.
도 1을 참조하면, p형 기판(11)상에 p형 에피층(12)이 성장되고, p형 에피층(12)에 소자분리막인 필드산화막(13)이 형성되며, 활성영역으로 예정된 p형 에피층(12)중에서 일측 필드산화막(13)에 인접하는 p형 에피층(12)의 내부에 p형 웰(14)이 형성되고, 타측 필드산화막(13)에 인접하는 p형 에피층(12)의 내부에 얕은 p0 영역(15)과 깊은 n_ 영역(16)의 pn 접합으로 이루어진 포토다이오드(PD)가 형성된다.
그리고, 포토다이오드의 일측에 정렬되어 p형 에피층(12)상에 트랜스퍼트랜지스터의 게이트(Tx, 이하 '트랜스퍼게이트'라고 약칭함)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(12)상에 리셋트랜지스터의 게이트(Rx, 이하 '리셋게이트'라고 약칭함), 드라이브 트랜지스터의 게이트(Dx, 이하 '드라이브게이트'라고 약칭함), 셀렉트트랜지스터의 게이트(Sx, 이하 '셀렉트게이트'라고 약칭함)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(17)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인은 출력단(output)을 겸한다.
각 트랜지스터는 NMOSFET이고, 트랜스퍼트랜지스터와 리셋트랜지스터는 LDD(Lightly Doped Drain) 구조가 없는 n+ 소스/드레인 구조의 네이티브 NMOSFET이고, 드라이브트랜지스터와 셀렉트트랜지스터는 LDD 구조를 갖는 n+ 소스/드레인 구조의 일반적인 NMOSFET이다. 네이티브 NMOSFET는 음의 문턱전압을 갖는 NMOSFET로서, 이와 같이 네이티브 NMOSFET를 이용하는 이유는 광전하를 운송하는 역할을 하는 트랜스퍼트랜지스터와 리셋트랜지스터의 전하운송효율이 저하되는 현상을 방지하기 위함이다.
도 1과 같은 종래기술에서, LDD 구조를 적용하지 않는 트랜스퍼트랜지스터의 문턱전압(Threshold voltage, Vth)은 ∼0.1V이고, 리셋트랜지스터의 문턱전압은 ∼0.3V이다.
그러나, 소자 집적화에 따른 Vop(operation voltage) 감소시 네이티브 NMOSFET의 문턱전압에 의한 전압강하(Voltage drop)가 발생하고, 이는 CMOS 이미지센서의 다이나믹레인지(Dynamic range)에 악영향을 미치며, 고집적 기술로 전환될수록 이러한 악영향은 더욱 증가하는 문제가 있다. 여기서, 다이나믹레인지는 단위화소의 센싱결과를 출력하는 출력단이 움직일 수 있는 최대한의 전압변화를 의미한다.
또한, 인라인(In-line) 공정상에서 각 게이트를 이루는 폴리실리콘막의 FICD(Focus Inspection Critical Dimension) 및 L자형 스페이서의 변동(variation)이 발생할 경우, 네이티브 NMOSFET의 파라미터의 변동이 유발되어 FPN 위험성이 존재한다.
그리고, Vop 감소시 네이티브 NMOSFET의 문턱전압에 의한 전위변화량(ΔV)이 감소하여 리셋효율의 열화가 발생한다. 여기서, 전위변화량(ΔV)은 광전하량()에 대한 플로팅디퓨젼의 캐패시턴스()의 비를 나타낸 것으로, 이는 전압 민감도(Voltage sensitivity)를 나타내며, 단위화소 출력단의 다이나믹레인지의 크기를 결정한다.
따라서, 소자의 집적도가 증가하고 VOP(operation voltage)가 감소함에 따라 네이티브 NMOSFET의 문턱전압에 의한 전압강하(Voltage drop)를 더욱 최소화하기 위해 LDD 구조의 적용이 불가피하다.
그러나, 모든 네이티브 NMOSFET에 LDD 구조를 적용하는 경우, 문턱전압 저하(Lowering) 현상이 심하게 관찰되어 네이티블리 턴온 트랜지스터(natively turn on transistor)가 될 가능성이 있어 리셋트랜지스터, 트랜스퍼트랜지스터의 선택적인 LDD 적용이 요구된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 안출한 것으로, 단위화소를 이루는 네이티브 NMOSFET의 문턱전압에 의한 전압강하를 최소화하고 네이티브 NMOSFET의 문턱전압 저하 현상을 억제하는데 적합한 CMOS 이미지센서 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 CMOS 이미지센서의 단위화소는 광전하를 생성 및 저장하는 포토다이오드, 상기 포토다이오드로부터 전달된 광전하가 저장되었다가 센싱되는 플로팅디퓨젼영역, 일측 전극영역이 상기 포토다이오드에 연결되고 타측 전극영역이 상기 플로팅디퓨젼영역에 연결되는 트랜스퍼 트랜지스터, 및 일측 전극영역이 상기 플로팅 디퓨젼 영역에 연결되고 타측 전극영역이 전원전압단자에 연결되는 리셋 트랜지스터를 포함하며, 상기 트랜스퍼트랜지스터와 상기 리셋트랜지스터는 네이티브 모스트랜지스터이고, 상기 트랜스퍼트랜지스터의 두 전극영역중 어느 하나와 상기 리셋트랜지스터의 두 전극영역중 어느 하나가 LDD 영역을 포함함을 특징으로 한다.
또한, 본 발명의 이미지센서의 단위화소는 광전하를 생성 및 저장하는 포토다이오드, 상기 포토다이오드로부터 전달된 광전하가 저장되었다가 센싱되는 플로팅디퓨젼영역, 일측 전극영역이 상기 포토다이오드에 연결되고 타측 전극영역이 상기 플로팅디퓨젼영역에 연결되는 트랜스퍼 트랜지스터, 및 일측 전극영역이 상기 플로팅 디퓨젼 영역에 연결되고 타측 전극영역이 전원전압단자에 연결되는 리셋 트랜지스터를 포함하며, 상기 트랜스퍼트랜지스터의 두 전극영역과 상기 리셋트랜지스터의 두 전극영역이 모두 LDD 영역을 포함함을 특징으로 한다.
또한, 본 발명의 이미지센서의 단위화소는 광전하를 생성 및 저장하는 포토다이오드, 상기 포토다이오드로부터 전달된 광전하가 저장되었다가 센싱되는 플로팅디퓨젼영역, 일측 전극영역이 상기 포토다이오드에 연결되고 타측 전극영역이 상기 플로팅디퓨젼영역에 연결되는 트랜스퍼 트랜지스터, 및 일측 전극영역이 상기 플로팅 디퓨젼 영역에 연결되고 타측 전극영역이 전원전압단자에 연결되는 리셋 트랜지스터를 포함하며, 상기 트랜스퍼트랜지스터와 상기 리셋트랜지스터는 네이티브 모스트랜지스터이고, 상기 리셋트랜지스터의 타측 전극영역이 LDD 영역을 포함함을 특징으로 한다.
그리고, 본 발명의 이미지센서의 제조 방법은 제1 도전형 반도체층상에 소정 거리를 두고 이격되는 트랜스퍼게이트와 리셋게이트를 형성하는 단계, 상기 반도체층내에 상기 트랜스퍼게이트의 일측 에지에 정렬되는 포토다이오드의 제2 도전형 확산영역을 형성하는 단계, 상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역중에서 적어도 어느 하나에 제2 도전형 LDD 영역을 형성하는 단계, 상기 트랜스퍼게이트와 상기 리셋게이트의 양측벽에 스페이서를 형성하는 단계, 상기 포토다이오드의 제2 도전형 확산 영역내에 상기 스페이서의 에지에 정렬되는 포토다이오드의 제1 도전형 확산 영역을 형성하는 단계, 및 상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역에 제2 도전형 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 이미지센서의 제조 방법은 제1 도전형 반도체층상에 소정 거리를 두고 이격되는 트랜스퍼게이트와 리셋게이트를 형성하는 단계, 상기 반도체층내에 상기 트랜스퍼게이트의 일측 에지에 정렬되는 포토다이오드의 제2 도전형 확산영역을 형성하는 단계, 상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역내에 제2 도전형 LDD 영역을 형성하는 단계, 상기 트랜스퍼게이트와 상기 리셋게이트의 양측벽에 스페이서를 형성하는 단계, 상기 포토다이오드의 제2 도전형 확산 영역내에 상기 스페이서의 에지에 정렬되는 포토다이오드의 제1 도전형 확산 영역을 형성하는 단계, 및 상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역과 상기 반도체층의 제1 영역에 제2 도전형 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 CMOS 이미지센서의 단위화소를 도시한 소자 단면도이다.
도 2를 참조하면, p형 기판(21)상에 p형 에피층(22)이 성장되고, p형 에피층(22)에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)이 형성되며, p형 에피층(22)의 소정영역에 필드산화막(24)이 형성된다.
그리고, 활성영역으로 예정된 p형 에피층(22)중에서 일측 필드산화막(24)에 인접하는 p형 에피층(22)의 내부에 얕은 p0 영역(33)과 깊은 n_ 영역(27)의 pn접합으로 이루어진 포토다이오드(PD)가 형성된다.
그리고, 포토다이오드(PD)의 일측에 정렬되어 p형 에피층(22)상에 게이트산화막(25)을 사이에 두고 트랜스퍼게이트(Tx)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(22)상에 리셋게이트(Rx), 드라이브게이트(Dx), 셀렉트게이트(Sx)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(31)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인영역은 출력단(output)을 겸한다.
각 트랜지스터는 NMOSFET이되, 리셋트랜지스터와 트랜스퍼랜지스터는 그들의 공통접속단인 플로팅디퓨젼(FD)에만 N_LDD 영역(29c, 29d)이 구비된 비대칭 LDD 구조의 n형 소스/드레인영역(35c, 35d)을 갖는 NMOSFET이고, 드라이브트랜지스터와 셀렉트트랜지스터는 각각 대칭형 N_LDD 영역(29a, 29b)이 구비된 n형 소스/드레인영역(35a, 35b)을 갖는 NMOSFET이다.
도 3은 본 발명의 제2 실시예에 따른 CMOS 이미지센서의 단위화소를 도시한 소자 단면도이다.
도 3을 참조하면, p형 기판(21)상에 p형 에피층(22)이 성장되고, p형 에피층(22)에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)이 형성되며, p형 에피층(22)의 소정영역에 필드산화막(24)이 형성된다.
그리고, 활성영역으로 예정된 p형 에피층(22)중에서 일측 필드산화막(24)에 인접하는 p형 에피층(22)의 내부에 얕은 p0 영역(33)과 깊은 n_ 영역(27)의 pn접합으로 이루어진 포토다이오드(PD)가 형성된다.
그리고, 포토다이오드(PD)의 일측에 정렬되어 p형 에피층(22)상에 게이트산화막(25)을 사이에 두고 트랜스퍼게이트(Tx)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(22)상에 리셋게이트(Rx), 드라이브게이트(Dx), 셀렉트게이트(Sx)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(31)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인영역은 출력단(output)을 겸한다.
각 트랜지스터는 NMOSFET이되, 트랜스퍼트랜지스터는 포토다이오드측에 N_LDD 영역(37d)가 구비된 비대칭 LDD 구조의 n형 소스/드레인영역(38d)을 갖는 NMOSFET이고, 리셋트랜지스터는 드라이브트랜지스터에 인접한 소스/드레인 영역만 N_LDD 영역(37c)이 구비된 비대칭 LDD 구조의 n형 소스/드레인영역(38c)을 갖는 NMOSFET이다. 한편, 드라이브트랜지스터와 셀렉트트랜지스터는 각각 대칭형 N_LDD 영역(37a, 37b)이 구비된 n형 소스/드레인영역(38a, 38b)을 갖는 NMOSFET이다.
도 4는 본 발명의 제3 실시예에 따른 CMOS 이미지센서의 단위화소를 도시한 소자 단면도이다.
p형 기판(21)상에 p형 에피층(22)이 성장되고, p형 에피층(22)에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)이 형성되며, p형 에피층(22)의 소정영역에 필드산화막(24)이 형성된다.
그리고, 활성영역으로 예정된 p형 에피층(22)중에서 일측 필드산화막(24)에 인접하는 p형 에피층(22)의 내부에 얕은 p0 영역(33)과 깊은 n_ 영역(27)의 pn접합으로 이루어진 포토다이오드(PD)가 형성된다.
그리고, 포토다이오드(PD)의 일측에 정렬되어 p형 에피층(22)상에 게이트산화막(25)을 사이에 두고 트랜스퍼게이트(Tx)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(22)상에 리셋게이트(Rx), 드라이브게이트(Dx), 셀렉트게이트(Sx)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(31)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인영역은 출력단(output)을 겸한다.
각 트랜지스터는 NMOSFET이되, 모두 대칭형 LDD 구조의 n형 소스/드레인영역(40a, 40b, 40c, 40d)을 갖는 NMOSFET이다.
도 5a 내지 도 5d는 도 2에 도시된 단위화소의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 단위화소내 4개의 NMOSFET 중에서 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 일반적인 서브미크론 NMOSFET를 형성하기 위하여 p형 에피 웨이퍼, 즉, p형 기판(21)상에 p형 에피층(22)이 성장된 웨이퍼에 이온주입 및 확산을 통해 p형 웰(23)을 형성한다. 이때, 포토다이오드와 네이티브 NMOSFET의 전기적 특성이 열화되지 않을 정도의 면적에 p형 웰(23)을 형성한다.
다음에, 필드영역과 활성영역을 구분하는 필드산화막(24)을 형성한다. 이때, 필드산화막(24)은 공지된 LOCOS(Local oxidation of silicon)법 또는 STI(Shallow trench isolation)법을 이용하여 형성한다.
이후 도면에 도시되지 않았지만, p형 웰(23)내에 트랜지스터의 문턱전압을 조절하는 문턱전압 조절 이온주입과 펀치쓰루 특성을 조절하는 깊은 이온주입을 p형 도펀트로 실시한다. 이와 같은 이온주입을 통해 드라이브트랜지스터와 셀렉트트랜지스터는 일반적인 서브미크론 NMOSFET의 특성을 얻을 수 있다. 한편, 포토다이오드와 2개의 네이티브 NMOSFET가 형성될 영역에는 이러한 이온주입 공정이 진행되지 않는다.
다음에, 게이트산화막(25)을 형성하고, 단위화소를 이루는 네 개의 NMOSFET의 게이트(Tx, Rx, Dx, Sx)를 형성한다. 이때, 각 게이트는 폴리실리콘막과 텅스텐실리사이드막을 연속적으로 증착하고, 텅스텐실리사이드막과 폴리실리콘막을 차례로 건식식각하여 형성한다. 그리고, 이후 형성되는 트랜스퍼게이트(Sx)의 한쪽면에서의 포토다이오드의 도핑 프로파일이 전하운송효율을 결정하게 되므로 게이트전극의 두께를 충분히 두껍게 하여 후속 포토다이오드를 형성하기 위한 이온주입을 트랜스퍼게이트(Tx)의 한쪽면에서 자기정렬할 수 있도록 한다.
다음에, 네 개의 게이트(Tx, Rx, Dx, Sx)를 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 n형 영역을 형성하기 위한 PD_N 마스크(26)를 형성한다. 이때, PD_N 마스크(26)의 일단은 트랜스퍼게이트(Tx)의 중앙부분에 정렬되고, 타단은 필드산화막(24)의 에지에 정렬된다.
다음에, PD_N 마스크(26)를 이온주입마스크로 이용하여 고에너지 n형 도펀트의 이온주입을 진행한다. 이때, 포토다이오드로 예정된 p형 에피층(22)내에 깊은 n- 영역(27)이 형성된다.
도 5b에 도시된 바와 같이, PD_N 마스크(26)를 제거한 후, 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 구조를 형성하기 위한 n형 도펀트의 이온주입을 진행한다.
LDD 구조를 형성하기 위한 n형 도펀트의 이온주입에 대해 자세히 살펴보면, 먼저 포토다이오드의 n_ 영역(27) 및 각 게이트(Tx, Rx, Dx, Sx)가 형성된 p형 에피층(22) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 N_LDD 마스크(28)를 형성한다.
이때, N_LDD 마스크(28)는 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역을 모두 오픈시키고 아울러 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 플로팅디퓨젼(FD)으로 예정된 p형 에피층(22)을 오픈시키는 구조이다. 따라서 N_LDD 마스크(28)의 일부는 p형 웰(23)의 에지에 정렬되고, 다른 부분은 트랜스퍼게이트(Tx)의 중앙부분과 리셋게이트(Rx)의 중앙부분에 정렬된다.
이와 같이 N_LDD 마스크(28)를 형성하기 위해서는 두 번의 마스크과정을 적용해야 하는데, 먼저 감광막을 노광 및 현상하여 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역, 즉 p형 웰(23)을 오픈시키고, 다시 감광막을 노광 및 현상하여 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이를 노출시킨다. 따라서, N_LDD 마스크(28)는 포토다이오드가 형성될 p형 에피층(22)은 덮고 있다.
전술한 N_LDD 마스크(28)를 이용하여 저농도의 n형 도펀트를 이온주입하여 드라이브트랜지스터의 N_LDD 영역(29a), 셀렉트트랜지스터의 N_LDD 영역(29b)을 형성함과 동시에 리셋트랜지스터의 N_LDD 영역(29c)과 트랜스퍼트랜지스터의 N_LDD 영역(29d)를 형성한다.
여기서, 드라이브트랜지스터와 셀렉트트랜지스터는 게이트의 양측에 각각 N_LDD 영역(29a, 29b)이 구비되어 대칭 N_LDD 구조를 갖고 있으나, 리셋트랜지스터와 트랜스퍼트랜지스터는 게이트의 일측에만 N_LDD 영역(29c, 29d)이 구비되어 비대칭 N_LDD 구조를 갖는다.
한편, 종래에는 도면에서 점선으로 표시된 N-LDD MK에 의해 드라이브트랜지스터와 셀렉트트랜지스터의 N_LDD 구조를 형성하였다.
도 5c에 도시된 바와 같이, N_LDD 마스크(28)를 제거하고, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 각 게이트의 양측벽에 접하는 스페이서(31)를 형성한다.
계속해서, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 p형 영역을 정의하는 PD_P 마스크(32)를 형성하고, PD_P 마스크(32)에 의해노출된 p형 에피층(22)에 저에너지 p형 도펀트를 이온주입하여 n_ 영역(27)내에 얕은 po 영역(33)을 형성한다. 이 때, n_ 영역(27)내에 형성되는 po 영역(33)은 스페이서(31)의 두께만큼 거리를 두고 스페이서에 정렬된다.
상술한 저에너지 p형 도펀트의 이온주입을 통해 얕은 po 영역(33)과 깊은 n_ 영역(27)으로 이루어지는 포토다이오드가 형성된다.
도 5d에 도시된 바와 같이, PD_P 마스크(32)를 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소스/드레인 영역을 형성하기 위한 S/D 마스크(34)를 형성한다. 이때, S/D 마스크(34)는 포토다이오드를 제외한 모든 p형 에피층(22)을 노출시킨다.
다음에, S/D 마스크(34)를 이온주입마스크로 고농도 n형 도펀트를 이온주입하여 단위화소내에 드라이브트랜지스터의 n형 소스/드레인 영역(35a), 셀렉트트랜지스터의 n형 소스/드레인 영역(35b), 리셋트랜지스터의 n형 소스/드레인 영역(35c), 트랜스퍼트랜지스터의 n형 소스/드레인영역(35d)을 형성한다.
위와 같은 이온주입시 포토다이오드(PD)에는 n형 도펀트가 이온주입되지 않는다.
전술한 제1 실시예에 의하면, 트랜스퍼트랜지스터는 일측이 포토다이오드이고 타측이 N_LDD 영역(29d)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(35d)을 갖고, 리셋트랜지스터는 트랜스퍼트랜지스터에 접하는 일측이 N_LDD 영역(29c)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(35c)을 갖는다.
도 6a 내지 도 6d는 도 3에 도시된 단위화소의 제조 방법을 도시한 공정 단면도로서, N_LDD 구조의 형성 방법이 제1 실시예와 다르다.
도 6a에 도시된 바와 같이, 제1 실시예와 동일하게, p형 기판(21)상에 p형 에피층(22)을 성장시키고, p형 에피층(22)의 소정 영역내에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)을 형성한다. 다음에, p형 에피층(22)의 소정 영역에 필드산화막(24)을 형성한 후, p형 에피층(22)상에 게이트산화막(25), 네 개의 게이트(Tx, Rx, Dx, Sx)를 형성한다. 다음에, 포토다이오드로 예정된 p형 에피층(22)내에 깊은 n- 영역(27)을 형성한다.
위와 같이 포토다이오드의 깊은 n- 영역(27)까지 형성한 후, 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 구조를 형성하기 위한 n형 도펀트의 이온주입을 진행한다.
LDD 구조를 형성하기 위한 n형 도펀트의 이온주입에 대해 자세히 살펴보면, 먼저 포토다이오드의 n_ 영역(27) 및 각 게이트(Tx, Rx, Dx, Sx)가 형성된 p형 에피층(22) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 N_LDD 마스크(36)를 형성한다.
이때, N_LDD 마스크(36)는 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역을 모두 오픈시키고, 아울러 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 플로팅디퓨젼(FD)으로 예정된 p형 에피층(22)을 제외한 모든 영역을 오픈시키는 구조이다. 따라서 N_LDD 마스크(36)의 일측은 트랜스퍼게이트(Tx)의 중앙부분에 정렬되고 타측은 리셋게이트(Rx)의 중앙부분에 정렬된다.
전술한 N_LDD 마스크(36)를 이용하여 저농도의 n형 도펀트를 이온주입하여 드라이브트랜지스터의 N_LDD 영역(37a), 셀렉트트랜지스터의 N_LDD 영역(37b)을 형성함과 동시에 리셋트랜지스터의 N_LDD 영역(37c)과 트랜스퍼트랜지스터의 N_LDD 영역(37d)를 형성한다.
여기서, 드라이브트랜지스터와 셀렉트트랜지스터는 게이트의 양측에 각각 N_LDD 영역(37a, 37b)이 구비되어 대칭 N_LDD 구조를 갖고 있으나, 리셋트랜지스터와 트랜스퍼트랜지스터는 게이트의 일측에만 N_LDD 영역(37c, 37d)이 구비되어 비대칭 N_LDD 구조를 갖는다.
제1 실시예와 제2 실시예의 다른 점은, 제1 실시예에서는 트랜스퍼트랜지스터와 리셋트랜지스터의 N_LDD 영역이 플로팅디퓨젼으로 예정된 영역에 형성되었으나, 제2 실시예에서는 트랜스퍼트랜지스터의 N_LDD 영역(37d)이 포토다이오드로 예정된 영역에 형성되고, 리셋트랜지스터의 N_LDD 영역(37c)이 드라이브트랜지스터의 N_LDD 영역(37a)에 접한다는 점이다.
한편, 종래에는 도면에서 점선으로 표시된 N-LDD MK에 의해 드라이브트랜지스터와 셀렉트트랜지스터의 N_LDD 구조만을 형성하였다.
도 6d는 도 6a의 N_LDD 마스크를 도시한 평면도로서, 트랜스퍼게이트와 리셋게이트 사이의 활성영역 즉, 플로팅디퓨젼으로 예정된 p형 에피층을 노출시키는 형태이다.
한편, 제2 실시예에 따른 N_LDD 마스크는 파지티브감광막(Positive photoresist)을 이용하고, 제1 실시예에 따른 N_LDD 마스크는 네가티브감광막(Negative photoresist)을 이용한 것으로, 이들 N_LDD 마스크는 종래 N_LDD 마스크에 추가로 삽입한 N_LDD 마스크이다.
도 6b에 도시된 바와 같이, N_LDD 마스크(36)를 제거하고, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 각 게이트의 양측벽에 접하는 스페이서(31)를 형성한다.
계속해서, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 p형 영역을 정의하는 PD_P 마스크(32)를 형성하고, PD_P 마스크(32)에 의해노출된 p형 에피층(22)에 저에너지 p형 도펀트를 이온주입하여 n_ 영역(27)내에 얕은 po 영역(33)을 형성한다. 이 때, n_ 영역(27)내에 형성되는 po 영역(33)은 스페이서(31)의 두께만큼 거리를 두고 스페이서에 정렬된다.
상술한 저에너지 p형 도펀트의 이온주입을 통해 얕은 po 영역(33)과 깊은 n_ 영역(27)으로 이루어지는 포토다이오드가 형성된다.
도 6c에 도시된 바와 같이, PD_P 마스크(32)를 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소스/드레인 영역을 형성하기 위한 S/D 마스크(34)를 형성한다. 이때, S/D 마스크(34)는 포토다이오드를 제외한 모든 p형 에피층(22)을 노출시킨다.
다음에, S/D 마스크(34)를 이온주입마스크로 고농도 n형 도펀트를 이온주입하여 단위화소내에 드라이브트랜지스터의 n형 소스/드레인 영역(38a), 셀렉트트랜지스터의 n형 소스/드레인 영역(38b), 리셋트랜지스터의 n형 소스/드레인 영역(38c), 트랜스퍼트랜지스터의 n형 소스/드레인영역(38d)을 형성한다.
위와 같은 이온주입시 포토다이오드(PD)에는 n형 도펀트가 이온주입되지 않는다.
전술한 제2 실시예에 의하면, 트랜스퍼트랜지스터는 포토다이오드를 이루는 부분에 N_LDD 영역(37d)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(38d)을 갖고, 리셋트랜지스터는 드라이브트랜지스터에 접하는 일측이 N_LDD 영역(37c)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(38c)을 갖는다.
도 7a 내지 도 7c는 도 4에 도시된 단위화소의 제조 방법을 도시한 공정 단면도로서, N_LDD 구조의 형성 방법이 제1,2 실시예와 다르다.
도 7a에 도시된 바와 같이, 제1,2 실시예와 동일하게, p형 기판(21)상에 p형 에피층(22)을 성장시키고, p형 에피층(22)의 소정 영역내에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)을 형성한다. 다음에, p형 에피층(22)의 소정 영역에 필드산화막(24)을 형성한 후, p형 에피층(22)상에 게이트산화막(25), 네 개의 게이트(Tx, Rx, Dx, Sx)를 형성한다. 다음에, 포토다이오드로 예정된 p형 에피층(22)내에 깊은 n- 영역(27)을 형성한다.
위와 같이 포토다이오드의 깊은 n- 영역(27)까지 형성한 후, 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 구조를 형성하기 위한 n형 도펀트의 이온주입을 진행한다.
LDD 구조를 형성하기 위한 n형 도펀트의 이온주입에 대해 자세히 살펴보면, 먼저 포토다이오드의 n_ 영역(27) 및 각 게이트(Tx, Rx, Dx, Sx)가 형성된 p형 에피층(22) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 N_LDD 마스크(39)를 형성한다.
이때, N_LDD 마스크(39)는 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역을 모두 오픈시킴과 동시에, 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 플로팅디퓨젼(FD)으로 예정된 p형 에피층(22), 포토다이오드로 예정된 p형 에피층(22)을 포함한 모든 영역을 오픈시키는 구조이다.
전술한 N_LDD 마스크(39)를 이용하여 저농도의 n형 도펀트를 이온주입하여 드라이브트랜지스터의 N_LDD 영역(40a), 셀렉트트랜지스터의 N_LDD 영역(40b)을 형성함과 동시에 리셋트랜지스터의 N_LDD 영역(40c)과 트랜스퍼트랜지스터의 N_LDD 영역(40d)를 형성한다.
여기서, 드라이브트랜지스터와 셀렉트트랜지스터는 게이트의 양측에 각각 N_LDD 영역(40a, 40b)이 구비되어 대칭 N_LDD 구조를 갖고 있고, 리셋트랜지스터와 트랜스퍼트랜지스터도 게이트의 양측에 각각 N_LDD 영역(40c, 40d)이 구비되어 대칭 N_LDD 구조를 갖는다.
제1,2 실시예와 다른 점은, 제1,2 실시예에서는 트랜스퍼트랜지스터와 리셋트랜지스터의 N_LDD 영역이 비대칭 구조였으나, 제3 실시예는 트랜스퍼트랜지스터와 리셋트랜지스터의 N_LDD 영역이 대칭구조이다.
한편, 종래에는 도면에서 점선으로 표시된 N-LDD MK에 의해 드라이브트랜지스터와 셀렉트트랜지스터의 N_LDD 구조만을 형성하였다.
도 7b에 도시된 바와 같이, N_LDD 마스크(39)를 제거하고, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 각 게이트의 양측벽에 접하는 스페이서(31)를 형성한다.
계속해서, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 포토다이오드의 p형 영역을 정의하는 PD_P 마스크(32)를 형성하고, PD_P 마스크(32)에 의해노출된 p형 에피층(22)에 저에너지 p형 도펀트를 이온주입하여 n_ 영역(27)내에 얕은 po 영역(33)을 형성한다. 이 때, n_ 영역(27)내에 형성되는 po 영역(33)은 스페이서(31)의 두께만큼 거리를 두고 스페이서에 정렬된다.
상술한 저에너지 p형 도펀트의 이온주입을 통해 얕은 po 영역(33)과 깊은 n_ 영역(27)으로 이루어지는 포토다이오드가 형성된다.
도 7c에 도시된 바와 같이, PD_P 마스크(32)를 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소스/드레인 영역을 형성하기 위한 S/D 마스크(34)를 형성한다. 이때, S/D 마스크(34)는 포토다이오드를 제외한 모든 p형 에피층(22)을 노출시킨다.
다음에, S/D 마스크(34)를 이온주입마스크로 고농도 n형 도펀트를 이온주입하여 단위화소내에 드라이브트랜지스터의 n형 소스/드레인 영역(40a), 셀렉트트랜지스터의 n형 소스/드레인 영역(40b), 리셋트랜지스터의 n형 소스/드레인 영역(40c), 트랜스퍼트랜지스터의 n형 소스/드레인영역(40d)을 형성한다.
위와 같은 이온주입시 포토다이오드(PD)에는 n형 도펀트가 이온주입되지 않는다.
전술한 제3 실시예에 의하면, 단위화소를 이루는 네 개의 트랜지스터가 모두 대칭 LDD 구조의 n형 소스/드레인 영역을 갖는다.
위에서 살펴본 바와 같이, 제1 실시예 내지 제2 실시예는 트랜스퍼트랜지스터와 리셋트랜지스터가 각각 비대칭 LDD 구조의 n형 소스/드레인 영역을 갖고, 제3 실시예는 대칭 LDD 구조의 n형 소스/드레인영역을 갖는다. 이로써 유효채널길이가 감소하여 문턱전압이 감소하고 포화드레인전류(Id,sat)가 증가한다.
결과적으로, 제2 실시예와 제3 실시예는 포토다이오드에 인접하는 트랜스퍼트랜지스터의 스페이서 아랫부분에 N_LDD 영역이 추가되어 전하운송효율(Charge Transfer Efficiency; CTE)이 개선되는 효과를 얻을 수 있다.
또한, 제1 실시예는 제2 실시예에 비해 유효채널길이가 보다 감소하는 경우이므로, 제1 실시예에 따른 구조는 제2 실시예에 비해 문턱전압이 감소하고 포화드레인전류는 증가한다.
아울러, 제3 실시예는 제1 실시예에 비해 유효채널길이가 더욱 감소하는 경우이므로 제1 실시예에 비해 문턱전압이 감소하고 포화드레인전류는 증가한다.
다음의 [표 1]은 트랜스퍼트랜지스터와 리셋트랜지스터의 N_LDD 구조에 따른 문턱전압과 포화드레인전류 특성을 비교한 것이다.
[표 1]에서, 비대칭 N_LDD 구조는 제1,2 실시예에 따른 구조를 포함한다.
[표 1]을 참조하면, 먼저 문턱전압(Vth)을 비교해보면, 트랜스퍼트랜지스터와 리셋트랜지스터에 N_LDD 구조를 적용하지 않는 종래기술이 가장 높은 값(high)을 갖고, 대칭 N_LDD 구조의 경우가 가장 낮은 값(low)을 가지며, 비대칭 N_LDD 구조의 경우가 중간 값(middle)을 갖는다.
그리고, 포화드레인전류(Id,sat)를 비교해보면, 트랜스퍼트랜지스터와 리셋트랜지스터에 N_LDD 구조를 적용하지 않는 종래기술이 가장 낮은 값(low)을 갖고, 대칭 N_LDD 구조의 경우가 가장 높은 값(high)을 가지며, 비대칭 N_LDD 구조의 경우가 중간값(middle)을 갖는다.
[표 1]에 따른 결과를 토대로 하여 적절한 네이티브 NMOSFET의 파라미터가 관찰되는 조건을 모니터링할 수 있다.
도 8은 본 발명의 제4 실시예에 따른 단위화소의 소자 단면도이다.
도 8에 도시된 바와 같이, p형 기판(21)상에 p형 에피층(22)이 성장되고, p형 에피층(22)에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)이 형성되며, p형 에피층(22)의 소정영역에 필드산화막(24)이 형성된다.
그리고, 활성영역으로 예정된 p형 에피층(22)중에서 일측 필드산화막(24)에 인접하는 p형 에피층(22)의 내부에 얕은 p0 영역(33)과 깊은 n_ 영역(27)의 pn접합으로 이루어진 포토다이오드(PD)가 형성된다.
그리고, 포토다이오드(PD)의 일측에 정렬되어 p형 에피층(22)상에 게이트산화막(25)을 사이에 두고 트랜스퍼게이트(Tx)가 형성되고, 트랜스퍼게이트(Tx)와 소정 거리를 두고 p형 에피층(22)상에 리셋게이트(Rx), 드라이브게이트(Dx), 셀렉트게이트(Sx)가 배열된다. 여기서, 각 게이트의 양측벽에는 스페이서(31)가 구비되며, 드라이브게이트(Dx)는 트랜스퍼트랜지스터의 타측과 리셋트랜지스터의 일측이 공통으로 접하여 제공하는 플로팅디퓨젼(FD)과 연결되고, 셀렉트트랜지스터의 일측 소스/드레인영역은 출력단(output)을 겸한다.
각 트랜지스터는 NMOSFET이되, 트랜스퍼트랜지스터는 N_LDD 영역이 없는 NMOSFET이고, 리셋트랜지스터는 드라이브트랜지스터에 인접한 소스/드레인 영역만 N_LDD 영역(43c)이 구비된 비대칭 LDD 구조의 n형 소스/드레인영역(44c)을 갖는 NMOSFET이다. 한편, 드라이브트랜지스터와 셀렉트트랜지스터는 각각 대칭형 N_LDD 영역(43a, 43b)이 구비된 n형 소스/드레인영역(44a, 44b)을 갖는 NMOSFET이다.
전술한 제4 실시예에 의하면, 리셋트랜지스터가 플로팅디퓨젼에 포함되는 소스/드레인영역이 N_LDD 영역을 갖지 않고 드라이브트랜지스터에 접하는 일측이 N_LDD 영역(43c)을 갖는 비대칭 LDD 구조의 n형 소스/드레인영역(44c)을 갖는다.
이로써, 플로팅디퓨젼(FD)과 리셋게이트(Rx) 사이의 오버랩에 의한 기생캐패시턴스를 감소시키고, 플로팅디퓨젼(FD)에서 리셋트랜지스터의 드레인으로의 전하운송효율을 높인다.
제2 실시예와 제4 실시예를 비교해보면, 제2 실시예에서는 플로팅디퓨젼을 이루는 리셋트랜지스터의 소스영역이 N_LDD 영역을 가짐에 따라 플로팅디퓨젼과 리셋게이트간의 기생캐패시턴스가 커지는 단점이 있으나, 제4 실시예는 플로팅디퓨젼을 이루는 리셋트랜지스터의 소스영역이 N_LDD 영역을 갖고 있지 않으므로 리셋게이트(Rx)와 플로팅디퓨젼(FD)간에 N_LDD에 의한 오버랩이 없어 플로팅디퓨젼(FD)의 캐패시턴스의 증가를 억제한다.
도 9a 내지 도 9b는 도 8에 도시된 단위화소의 제조 방법을 도시한 공정 단면도이다.
도 9a에 도시된 바와 같이, 제1 실시예와 동일하게, p형 기판(21)상에 p형 에피층(22)을 성장시키고, p형 에피층(22)의 소정 영역내에 드라이브트랜지스터와 셀렉트트랜지스터를 형성하기 위한 p형 웰(23)을 형성한다. 다음에, p형 에피층(22)의 소정 영역에 필드산화막(24)을 형성한 후, p형 에피층(22)상에 게이트산화막(25), 네 개의 게이트(Tx, Rx, Dx, Sx)를 형성한다. 다음에, 포토다이오드로 예정된 p형 에피층(22)내에 깊은 n- 영역(27)을 형성한다.
위와 같이 포토다이오드의 깊은 n- 영역(27)까지 형성한 후, 드라이브트랜지스터와 셀렉트트랜지스터의 LDD 구조를 형성하기 위한 n형 도펀트의 이온주입을 진행한다.
LDD 구조를 형성하기 위한 n형 도펀트의 이온주입에 대해 자세히 살펴보면, 먼저 포토다이오드의 n_ 영역(27) 및 각 게이트(Tx, Rx, Dx, Sx)가 형성된 p형 에피층(22) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 N_LDD 마스크(42)를 형성한다.
이때, N_LDD 마스크(42)는 드라이브트랜지스터와 셀렉트트랜지스터로 예정된 영역을 모두 오픈시키고, 아울러 플로팅디퓨젼(FD) 및 포토다이오드(PD)로 예정된 p형 에피층(22)을 제외한 모든 영역을 오픈시키는 구조이다. 따라서 N_LDD 마스크(42)의 일측은 리셋게이트(Rx)의 중앙부분에 정렬된다.
전술한 N_LDD 마스크(42)를 이용하여 저농도의 n형 도펀트를 이온주입하여 드라이브트랜지스터의 N_LDD 영역(43a), 셀렉트트랜지스터의 N_LDD 영역(43b)을 형성함과 동시에 리셋트랜지스터의 N_LDD 영역(43c)를 형성한다.
여기서, 드라이브트랜지스터와 셀렉트트랜지스터는 게이트의 양측에 각각 N_LDD 영역(43a, 43b)이 구비되어 대칭 N_LDD 구조를 갖고 있으나, 리셋트랜지스터는 게이트의 일측에만 N_LDD 영역(43c)이 구비되어 비대칭 N_LDD 구조를 갖는다.
도 9b에 도시된 바와 같이, N_LDD 마스크(42)를 제거하고, 전면에 스페이서용 절연막을 증착한 후, 절연막을 전면식각하여 각 게이트의 양측벽에 접하는 스페이서(31)를 형성한다.
계속해서, n_ 영역(27)내에 얕은 po 영역(33)을 형성한다. 이 때, n_ 영역(27)내에 형성되는 po 영역(33)은 스페이서(31)의 두께만큼 거리를 두고 스페이서에 정렬된다.
상술한 저에너지 p형 도펀트의 이온주입을 통해 얕은 po 영역(33)과 깊은 n_ 영역(27)으로 이루어지는 포토다이오드가 형성된다.
다음으로, 감광막을 도포하고 노광 및 현상으로 패터닝하여 소스/드레인 영역을 형성하기 위한 S/D 마스크(34)를 형성한다. 이때, S/D 마스크(34)는 포토다이오드를 제외한 모든 p형 에피층(22)을 노출시킨다.
다음에, S/D 마스크(34)를 이온주입마스크로 고농도 n형 도펀트를 이온주입하여 단위화소내에 드라이브트랜지스터의 n형 소스/드레인 영역(44a), 셀렉트트랜지스터의 n형 소스/드레인 영역(44b), 리셋트랜지스터의 n형 소스/드레인 영역(44c), 트랜스퍼트랜지스터의 n형 소스/드레인영역(44d)을 형성한다.
위와 같은 이온주입시 포토다이오드(PD)에는 n형 도펀트가 이온주입되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리셋트랜지스터 및 트랜스퍼트랜지스터의 문턱전압을 감소시키므로써 CMOS 이미지센서의 동작시 Vop 강하를 억제하여 리셋동작시 리셋효율을 증가시키고, Vop 강하를 최소화하므로 다이나믹레인지를 향상시킬 수 있는 효과가 있다.
또한, Vop 강하를 억제하므로써 소자의 스케일링(scaling)시 Vop를 감소시킬 수 있는 효과가 있다.
또한, 네이티브 NMOSFET에 N_LDD 구조를 선택적으로 추가하여 인라인공정의 변동에대해 비교적 덜 민감한 네이티브 트랜지스터를 셋업할 수 있는 효과가 있다.
또한, 하나의 레티클 추가 및 감광막의 특성의 적절한 선택에 의해 리셋트랜지스터 및 트랜스퍼트랜지스터에 비대칭 LDD 또는 대칭 LDD 구조를 형성할 수 있으므로 비용 최소화를 통한 소자 마진의 범위를 증대시킬 수 있는 효과가 있다.
또한, 리셋게이트(Rx)와 플로팅디퓨젼(FD)간에 N_LDD에 의한 오버랩이 없어 플로팅디퓨젼(FD)의 캐패시턴스의 증가를 억제하고, 리셋게이트(Rx)와 리셋트랜지스터의 드레인 사이는 N_LDD에 의해 충분히 오버랩을 확보하여 플로팅디퓨젼(FD)에서 리셋트랜지스터의 드레인으로의 전하운송효율을 증가시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 CMOS 이미지센서의 단위화소를 나타낸 소자 단면도,
도 2는 본 발명의 제1 실시예에 따른 CMOS 이미지센서의 단위화소를 나타낸 단면도,
도 3은 본 발명의 제2 실시예에 따른 CMOS 이미지센서의 단위화소를 나타낸 단면도,
도 4는 본 발명의 제3 실시예에 따른 CMOS 이미지센서의 단위화소를 나타낸 단면도,
도 5a 내지 도 5d는 도 2에 도시된 단위화소의 제조 방법을 도시한 공정 단면도,
도 6a 내지 도 6c는 도 3에 도시된 단위화소의 제조 방법을 도시한 공정 단면도,
도 6d는 도 6a의 N_LDD 마스크를 도시한 평면도,
도 7a 내지 도 7c는 도 4에 도시된 단위화소의 제조 방법을 도시한 공정 단면도,
도 8은 본 발명의 제4 실시예에 따른 CMOS 이미지센서의 단위화소를 나타낸 단면도,
도 9a 내지 도 9b는 도 8에 도시된 단위화소의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : p형 기판 22 : p형 에피층
23 : p형 웰 24 : 필드산화막
25 : 게이트산화막 27 : n_ 영역
29a,29b,29c,29d : N_LDD 영역 31 : 스페이서
33 : p0 영역 35a,35b, 35c, 35d : 소스/드레인영역
Tx : 트랜스퍼게이트 Rx : 리셋게이트
Dx : 드라이브게이트 Sx : 셀렉트게이트

Claims (16)

  1. 광전하를 생성 및 저장하는 포토다이오드;
    상기 포토다이오드로부터 전달된 광전하가 저장되었다가 센싱되는 플로팅디퓨젼영역;
    일측 전극영역이 상기 포토다이오드에 연결되고 타측 전극영역이 상기 플로팅디퓨젼영역에 연결되는 트랜스퍼 트랜지스터; 및
    일측 전극영역이 상기 플로팅 디퓨젼 영역에 연결되고 타측 전극영역이 전원전압단자에 연결되는 리셋 트랜지스터를 포함하며,
    상기 트랜스퍼트랜지스터와 상기 리셋트랜지스터는 네이티브 모스트랜지스터이고, 상기 트랜스퍼트랜지스터의 두 전극영역중 어느 하나와 상기 리셋트랜지스터의 두 전극영역중 어느 하나가 LDD 영역을 포함함을 특징으로 하는 CMOS 이미지센서의 단위화소.
  2. 제1 항에 있어서,
    상기 트랜스퍼트랜지스터의 타측 전극영역과 상기 리셋트랜지스터의 일측 전극영역이 각각 LDD 영역을 포함하는 것을 특징으로 하는 CMOS 이미지센서의 단위화소.
  3. 제1 항에 있어서,
    상기 트랜스퍼트랜지스터의 일측 전극영역과 상기 리셋트랜지스터의 타측전극영역이 각각 LDD 영역을 포함하는 것을 특징으로 하는 CMOS 이미지센서의 단위화소.
  4. 제1항 내지 제3 항 중 어느 한 항에 있어서,
    상기 트랜스퍼트랜지스터의 게이트전극과 상기 리셋트랜지스터의 게이트전극은 각각 그 양측벽에 스페이서가 구비됨을 특징으로 하는 CMOS 이미지센서의 단위화소.
  5. 삭제
  6. 광전하를 생성 및 저장하는 포토다이오드;
    상기 포토다이오드로부터 전달된 광전하가 저장되었다가 센싱되는 플로팅디퓨젼영역;
    일측 전극영역이 상기 포토다이오드에 연결되고 타측 전극영역이 상기 플로팅디퓨젼영역에 연결되는 트랜스퍼 트랜지스터; 및
    일측 전극영역이 상기 플로팅 디퓨젼 영역에 연결되고 타측 전극영역이 전원전압단자에 연결되는 리셋 트랜지스터를 포함하며,
    상기 트랜스퍼트랜지스터와 상기 리셋트랜지스터는 네이티브 모스트랜지스터이고, 상기 트랜스퍼트랜지스터의 일측 및 타측 전극영역에는 LDD영역이 없고 상기 리셋트랜지스터의 타측 전극영역에만 LDD 영역을 포함함을 특징으로 하는 CMOS 이미지센서의 단위화소.
  7. 제1 도전형 반도체층상에 소정 거리를 두고 이격되는 트랜스퍼게이트와 리셋게이트를 형성하는 단계;
    상기 반도체층내에 상기 트랜스퍼게이트의 일측 에지에 정렬되는 포토다이오드의 제2 도전형 확산영역을 형성하는 단계;
    상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역중에서 적어도 어느 하나에 제2 도전형 LDD 영역을 형성하는 단계;
    상기 트랜스퍼게이트와 상기 리셋게이트의 양측벽에 스페이서를 형성하는 단계;
    상기 포토다이오드의 제2 도전형 확산 영역내에 상기 스페이서의 에지에 정렬되는 포토다이오드의 제1 도전형 확산 영역을 형성하는 단계; 및
    상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역에 제2 도전형 소스/드레인 영역을 형성하는 단계
    를 포함함을 특징으로 하는 이미지센서의 제조 방법.
  8. 제7 항에 있어서,
    상기 LDD 영역을 형성하는 단계는,
    상기 제1 영역을 덮고 상기 제2 영역과 상기 포토다이오드의 제2 도전형 영역을 오픈시키는 LDD 마스크를 형성하는 단계;
    상기 LDD 마스크에 의해 노출된 상기 제2 영역과 상기 포토다이오드의 제2 도전형 영역에 저농도 제1 도전형 도펀트를 이온주입하는 단계
    를 포함함을 특징으로 하는 이미지센서의 제조 방법.
  9. 제8 항에 있어서,
    상기 LDD 마스크는, 상기 제2 영역을 노출시키는 일측이 상기 리셋게이트의 중앙에 정렬되고 상기 포토다이오드의 제2 도전형 영역을 노출시키는 타측이 상기 트랜스퍼게이트의 중앙에 정렬되는 것을 특징으로 하는 이미지센서의 제조 방법.
  10. 제7 항에 있어서,
    상기 LDD 영역을 형성하는 단계는,
    상기 제1 영역을 오픈시키고 상기 제2 영역과 상기 포토다이오드의 제2 도전형 영역을 덮는 LDD 마스크를 형성하는 단계; 및
    상기 LDD 마스크에 의해 노출된 상기 제1 영역에 저농도 도펀트를 이온주입하는 단계
    를 포함함을 특징으로 하는 이미지센서의 제조 방법.
  11. 제10 항에 있어서,
    상기 LDD 마스크를 형성하는 단계는,
    상기 제1 영역을 덮으면서 상기 제2 영역중 일부를 덮는 감광막패턴을 형성하는 단계; 및
    상기 제1 영역을 오픈시키는 오픈시키는 형태로 상기 감광막패턴을 노광 및 현상하는 단계
    를 포함함을 특징으로 하는 이미지센서의 제조 방법.
  12. 삭제
  13. 제7 항에 있어서,
    상기 제1 도전형은 p형 도전형이고, 상기 제2 도전형은 n형 도전형인 것을 특징으로 하는 이미지센서의 제조 방법.
  14. 제1 도전형 반도체층상에 소정 거리를 두고 이격되는 트랜스퍼게이트와 리셋게이트를 형성하는 단계;
    상기 반도체층내에 상기 트랜스퍼게이트의 일측 에지에 정렬되는 포토다이오드의 제2 도전형 확산영역을 형성하는 단계;
    상기 리셋게이트의 일측에 노출되는 상기 반도체층의 제1 영역내에 제2 도전형 LDD 영역을 형성하는 단계;
    상기 트랜스퍼게이트와 상기 리셋게이트의 양측벽에 스페이서를 형성하는 단계;
    상기 포토다이오드의 제2 도전형 확산 영역내에 상기 스페이서의 에지에 정렬되는 포토다이오드의 제1 도전형 확산 영역을 형성하는 단계; 및
    상기 트랜스퍼게이트의 타측과 상기 리셋게이트의 타측에 노출되는 상기 반도체층의 제2 영역과 상기 반도체층의 제1 영역에 제2 도전형 소스/드레인 영역을 형성하는 단계
    를 포함함을 특징으로 하는 이미지센서의 제조 방법.
  15. 제14 항에 있어서,
    상기 LDD 영역을 형성하는 단계는,
    상기 제1 영역을 오픈시키고 상기 제2 영역과 상기 포토다이오드의 제2 도전형 영역을 오픈시키는 LDD 마스크를 형성하는 단계; 및
    상기 LDD 마스크에 의해 노출된 상기 제1 영역에 저농도 도펀트를 이온주입하는 단계
    를 포함함을 특징으로 하는 이미지센서의 제조 방법.
  16. 제15 항에 있어서,
    상기 LDD 마스크는, 상기 제1 영역을 노출시키는 일측이 상기 리셋게이트의 중앙에 정렬되는 것을 특징으로 하는 이미지센서의 제조 방법.
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