KR100490801B1 - 파워반도체디바이스제조방법 - Google Patents

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Abstract

반도체 디바이스, 및 희생성 N셀프층이 기판에서 불순물의 외방확산을 포함하는 P+ 반도체 기판상에 성장되는 디바이스를 제조하는 방법이 제공된다. N+ 버퍼층은 N쉘프층상에 성장되며 N- 에피택셜층은 N+ 버퍼층상에 성장된다. N 쉘프층의 실재는 뒤따르는 디바이스 제조중에 기판 불순물에 의해 소모되고 N+ 버퍼층의 집적 불순물이 완성된 디바이스에서 정확히 제어될 수 있다.

Description

파워반도체 디바이스 제조방법
본 발명은 반도체 디바이스와, 기판으로부터 불순물의 외방확산에 기인한 쉘프(shelf)층 위의 N+버퍼층의 집적 불순물 레벨에서 변화를 완화하도록 희생성 N쉘프층이 P+ 반도체 기판에 성장되는 파워반도체 디바이스 및 반도체 고전압 스위치를 제조하는 방법에 관한 것이다.
고전압 스위치(이를테면 600 내지 1200볼트의 절연된 게이트 바이폴라 트랜지스터)와 같은 반도체 디바이스는 바람직하게 엄밀히 정의되는 선결된 명세를 충족시키도록 제조된다(즉, 완성된 디바이스에서 변화에 대한 약간의 허용차가 있다). 그러나 디바이스 제조공정은 몇몇의 디바이스가 명세를 충족시키지 못하는 변화를 도입시켜 디바이스 양품(良品)률을 감소시킨다. 예로써, 위와 같은 한 명세는 1200V IGBT 도전도 측정, 바람직하게 낮게-2.0 내지 3.0볼트에 속함-유지되고 바랐던 전압에 대해 엄격히 분배된 콜렉터 에미터 포화전압(VCE(SAT))(때때로 VCE(ON)으로 표시함)이다.
디바이스 제조공정 중에 적어도 부분적으로 VCE(SAT) 변화의 엄정함이 제어될 수 있다는 것이 발견되더라도, 고전압 스위치와 같은 몇몇의 디바이스에서 VCE(SAT) 는 받아들일 수 없게 변하여 낮은 디바이스 양품률을 가져온다. 예와 도 1을 참고로, 고전압 스위치의 제조는 P+ 기판(14)과 N- 에피택셜층(16)사이의 N+ 버퍼층(12) 성장을 포함할 수 있다(도시한 구조는 스위치 일부이고 본 발명과 관련이 없는 스위치 구조의 잔류이고 알려진 기술이다). 특히 수명제어가 수행된 후에, VCE(SAT)변화가 시작 불순물 레벨로 악화되고 버퍼층(12)의 두께가 증가한다는 사실을 알아냈다.(집적 불순물 레벨은 층두께 이상의 층 불순물 레벨의 인티그럴(integral)이라는 것으로 사용된 용어이다).
제조중에 반도체 디바이스의 조사(照射) 혹은 다른 반도체 디바이스의 수명제어 방법은 이 특징의 몇가지 변화성에 영향을 미친다. 조사는 캐리어 수명을 제어하는데 사용되며 통상적으로 디바이스 제조공정에서 늦게 발생하고 디바이스 특성에서 어떤 변화성을 부득이하게 야기시킨다. 만일 버퍼층(12)의 불순물 레벨과 두께가 집적 불순물 레벨을 변하게 하도록 변한다면 변화성은 증폭된다. 그러므로 모든 디바이스가 바랐던 레벨에 대해 엄격히 분배되는 특성을 갖도록 버퍼층(12) 집적 불순물 레벨을 조절하는 것이 바람직하다.
완성된 반도체 디바이스에서 버퍼층(12)의 바랐던 집적 불순물 레벨은 시작불순물 레벨, 두께 및 조사선량의 선택을 드라이브하고, 바랐던 결과를 이루도록 만들어질 수 있는 트레이드 오프(trade-offs)가 있다. 예를들어, 조사선량은 낮게 유지될 수 있고 시작불순물 레벨 및/또는 두께는 같은 정도로 증가될 수 있다. 시작 불순물 레벨 및/또는 두께는 디바이스 제조중에(예를들어 에피택셜 성장, 고온 드라이브) 기판(14)로부터의 불순물이 이것의 두께 및/또는 불순물 레벨을 감소시키는 버퍼층(12)으로 확산하기 때문에 증가된다(즉, N형 지대의 일부는 P형 불순물에 의해 압도된다). 따라서 종래기술에서 시작불순물 레벨 및 층두께는 수축을 설명하는데 필요한 것보다 처음부터 크다. 에피택셜 성장과정을 좀더 제조가능하게 하도록 낮은 조사선량을 유지하면서 더 높은 시작 불순물 레벨과 증가된 버퍼층 두께(및 부대적인 고집적 불순물 레벨)를 피하는 것이 바람직할 것이다.
만일 N+ 버퍼층상의 외방확산 효과가 감소될 수 있다면(외방확산은 멈춰질수 없다), 시작 불순물 레벨 및 버퍼층 두께(및 조사선량)는 낮게 유지될 수 있다. 이들이 낮게 유지될 때 VCE(SAT)변화는 VCE(SAT)에 대한 명세와 다른 특징이 완성품에서 좀더 쉽게 충족될 수 있도록 제어될 수 있다.
반도체 스위치는 몇몇의 파워디바이스에서 바람직하게 수억초의 빠른 턴오프 성능을 가진다. 턴오프 속도를 결정하는 요인중의 하나는 기판(14)과 버퍼층(12)사이의 PN 접합(18)에 인접하는 도핑레벨이다. 이 영역에서 높은 도핑레벨은 스위치가 빠른 턴오프 속도를 받아들일 수 있게 하지만 PN 접합(18)에 인접하는 낮은 도핑레벨은 그렇지 않다.
바랐던 전압에 대해 엄격히 분배되는 VCE(SAT)S를 가지며 빠른 턴오프 속도를 갖는 엑피택셜에 근거하고 수명 제어된 반도체 파워스위치를 대량 생산할 수 있는지는 알려져 있지 않다. N+ 버퍼층(12)의 집적 불순물 레벨의 엄격한 제어는 PN 접합(18)에 인접하는 높은 불순물 레벨을 제공하는 요구와 상반되었다.
본 발명의 목적은 알려진 문제점을 제거하는 반도체 디바이스를 제조하는 방법을 제공하는데 있다.
또다른 목적은 기판으로부터 외방확산(out-diffusion)에 기인한 쉘프(shelf)층 위의 N+ 버퍼층의 집적 불순물 레벨에서 변화를 완화하도록 희생성 N쉘프층이 P+ 반도체 기판에 성장되는 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
또하나의 목적은 기판과 위에 있는 버퍼층 사이의 쉘프층을 성장시켜 디바이스 제조중에 야기된 반도체 디바이스에서 VCE(SAT)의 변화성을 감소시키는 방법을 제공하는 것이다. 여기서 쉘프층은 넷(net) N+ 버퍼 집적 불순물 레벨에서 약간의 변화와 함께 후의 디바이스 공정중에 기판으로부터 불순물의 외방확산을 흡수하도록 위에 있는 버퍼층의 불순물 레벨보다 작은 불순물 레벨을 가진다.
본 발명은 버퍼층이 완성된 반도체 디바이스에서 기판과 제1도전도형의 에피택셜층 사이에 있으며, 제2도전도형의 반도체 기판으로부터 불순물의 외방확산에 기인한 제1도전도형의 버퍼층의 집적 도핑레벨의 어떤 감소라도 조절하는 방법을 포함한다. 그 단계는:
(a) 기판상에 쉘프층을 성장시키는 단계와;
(b) 버퍼층의 불순물 레벨보다 작고 기판의 불순물 레벨보다 작은 제1도전도 형의 도핑레벨로 쉘프층을 도핑하는 단계와;
(c) 쉘프층이 완성된 반도체 디바이스에서 없어지도록 기판으로부터의 외방확산 불순물로 쉘프층을 실질적으로 소모하는 단계를 특징으로 한다.
또한 본 발명은 반도체 기판상에 에피택셜층을 형성하는 방법을 포함한다. 그 단계는:
(a) 제2도전도형으로 도핑된 반도체 디바이스 기판상에 제1도전도형의 쉘프층을 성장시키는 단계와;
(b) 쉘프층상에 제1도전도형의 버퍼층을 성장시키는 단계와;
(c) 버퍼층상에 제1도전도 형태의 에피택셜층을 성장시키는 단계를 특징으로 한다. 여기서 기판은 제1저항율, 제1저항율 보다 큰 제2저항율 쉘프층, 제3저항율보다 큰 제4저항율 에피택셜층으로 주어지고 쉘프층은 에피택셜층의 성장동안 기판으로부터 외방확산 불순물을 흡수한다.
이하, 예로써 첨부된 도면을 참고로 본 발명에 대해 기술한다.
실시예에서, 반도체 디바이스는 기판으로부터의 외방확산에 기인한 쉘프층 위의 버퍼층에 있는 집적 불순물 레벨에서 감소를 완화시키도록 반도체 기판상에 성장되는 희생성 쉘프층을 갖는다. 쉘프층은 기판으로부터 외방확산 불순물을 흡수하지만 모두는 완성된 디바이스에서 사라진다. 쉘프층의 폭은 쉘프층이 실질적으로 소모될 수 있도록 디바이스와 다음의 과정에 대한 에피택셜 성장의 총 열 버짓(total thermal budget)에서 결정된다. 쉘프층의 정확한 저하율은 중요하지 않지만 인접층(기판 및 버퍼층)의 저항율보다 커야 하고 바람직하게 층이 성장되는 에피택셜 리액터에 대한 문제를 야기시킬 만큼, 즉 소모로 인해 버퍼의 집적 불순물 레벨에 영향을 미칠만큼 높거나 낮게 되지 않는다.
고전압 스위치와 도2에 관한 바람직한 실시예에서, N+ 쉘프층(20)은 P+ 반도체 기판(14)상에 에피택셜적으로 성장되고 N+ 버퍼층(22)은 기판(14)상에 에피택셜적으로 성장된다. 쉘프층(20)은 인접하는 버퍼층(22)과 기판(14)의 불순물 레벨보다 작은 레벨로 도핑되고 바람직하게 버퍼층(22)과 기판(14)의 불순물 레벨보다 작은 크기의 1 내지 2순(order)이다. 예를들어 쉘프층(20)은 버퍼층(22)의 약 5% 불순물 레벨보다 작은 레벨로 도핑될 수 있다.
쉘프층(20)은 이것(20)의 형성을 따르는 단계, 즉 버퍼층(22)과 에피택셜층(16)을 성장시키고 다음의 고온 웨이퍼 처리중에 외방확산하는 기판(14) 및 버퍼층(22)에서 불순물을 흡수한다. 쉘프층(20)의 불순물 레벨 및 두께는 쉘프층(20)이 외방확산 불순물에 의해 소모되도록 그리고 완성된 반도체 디바이스에서 쉘프층(20)이 존재하지 않거나 없어지도록 선택된다. 완성된 디바이스에서 쉘프층(20)의 실질적 잔존물은 디바이스 스위칭 파형의 턴오프 전류 테일(tail)을 바람직하지 못하게 낮출 수 있다.
쉘프층(20)에 의한 불순물의 흡수는 실선이 시작 불순물 레벨 및 두께를 도시하고 점선이 완성된 불순물 레벨 및 두께를 도시하는 도 3에서 좀더 명확히 보여질 것이다. 쉘프층(20)은 기판(14) 및 버퍼층(22)으로부터 외방확산에 기인하여 사라진다. 또한 기판(14) 및 버퍼층(22) 사이의 PN 접합 위치는 쉘프층(20)의 가장자리에서 버퍼층(22)에 가까운 위치까지 이동한다. 만일 느린확산 N형 불순물이 버퍼층(22)의 집적 불순물 레벨이 실질적으로 변화되지 않도록 이용된다면 이것에 기인한 버퍼층(22)의 두께 변화가 근소하더라도, 약간의 불순물이 버퍼층(22)에서 에피택셜층(16)까지 외방확산된다.
딥(dip)이 디바이스 동작에 불합리한 것으로 여겨지지만, 거의 완전히 사라지게되는 쉘프층으로의 외방확산은 새로운 PN 접합에의 불순물 레벨에서 근소한 딥과 같이 잔존물을 남길 수 있다. 예를들어 2.1 볼트 순(順)강하를 갖는 1200볼트의 완성된 불순물 레벨의 시뮬레이션에서 약 300ns의 턴오프 시간(150℃에서 tFALL)이 달성되고 반면에, 쉘프층은 만일 완성된 디바이스에서 남도록 허용되었다면 약 420ns의 턴오프 시간을 가졌을 것이다(420ns는 약 300ns의 바랐던 턴오프시간에 도달하기 위해 실질상 무효로될 수 있는 최악의 경우를 고려한 시나리오로 이루어졌다)
두 결과는 분명하다. 버퍼층(22)의 집적 불순물 레벨은 시작 레벨과 실질적으로 같아서 이 영역의 이후 수축을 보상하도록 불순물 레벨 및 두께를 증가시킬 필요가 없다. 게다가 PN 접합에 인접하는 불순물 레벨이 높으므로 디바이스의 빠른 턴오프를 촉진할 수 있다.
쉘프층(20)의 불순물 레벨 및 두께는 반도체 디바이스의 성질에 기초하여 선택될 수 있다. 고전압 스위치에서, 쉘프층(20)은 두께가 약 4 내지 6 마이크론일 수 있고 1E16 내지 5E16 원자/cm3 의 불순물 농도를 가질 수 있으며, 버퍼층은 두께가 약 4 내지 10 마이크론일 수 있고 5E17 내지 5E18 원자/cm3 의 불순물 농도를 가질 수 있다. 에피택셜층(16)의 두께 및 저항율은 스위치의 전압용량에 달려있고 1200 볼트 스위치에 대해서 두께가 약 90 내지 100 마이크론일 수 있고 60 내지 100Ω-cm의 저항율을 가지며, 600볼트 스위치에 대해서 두께가 약 40 내지 50 마이크론이고 30 내지 40Ω-cm의 저항율을 갖는다. 기판(14)은 종래의 것이고 통상적으로 0.02Ω-cm 보다 작거나 같은 저항율을 갖는다.
본 발명의 방법은 갖가지 디바이스에서 버퍼층을 안정화하는데 이용될 수 있으며 VCE(SAT) 같은 명기한 특징의 변화성을 감소시킬 수 있다. 예를들어 그 방법은 층에 대한 불순물 레벨 및 두께 그리고 받아들일 수 있는 조사선량을 우선 정하는 단계를 포함할 수 있다. 이 단계는 디바이스의 설계 명세에 기초한 종래기술로 수행될 수 있으며 본 발명을 이해하는데 기술할 필요가 없다. 그런 다음에, 인접층의 불순물 농도보다 작은 불순물 농도를 갖는 제1도전형의 쉘프층은 기판에서 성장될 수 있고 그런 다음에 정해진 시작불순물 레벨 및 두께로 쉘프층위에 추가층이 성장된다. 그 후에, 정해진 조사선량은 종래의 디바이스 공정에서와 같이 제공된다. 쉘프층은 층의 집적 불순물 레벨이 시작 불순물 레벨 및 두께와 실질적으로 같도록 이후의 에피택셜층의 성장 및 고온처리중에 인접층으로부터 외방확산을 흡수한다.
반도체 디바이스, 및 희생성 N 쉘프층이 기판에서 불순물의 외방확산을 포함하는 P+ 반도체 기판상에 성장되는 디바이스를 제조하는 방법이 제공된다. N+ 버퍼층은 N 쉘프층상에 성장되며 N- 에피택셜층은 N+ 버퍼층상에 성장된다. N 쉘프층의 실재는 뒤따른 디바이스 제조중에 기판불순물에 의해 소모되고 N+ 버퍼층의 집적 불순물이 완성된 디바이스에서 정확히 제어될 수 있다.
도 1은 종래기술의 반도체 디바이스 일부의 수직단면도이다.
도 2는 본 발명의 바람직한 실시예에서 쉘프층을 제공하는 단계를 도시한 반도체 디바이스 일부의 수직단면도이다.
도 3은 도 2의 실시예에 대한 로그 불순물 레벨 대 반도체 디바이스 두께를 나타내는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
14: 기판 16: 에피택셜층 20: 쉘프층
22: 버퍼층

Claims (9)

  1. 제2도전도형의 반도체 기판으로부터 불순물의 외방확산에 기인한 제1도전도형이고 완성된 반도체 디바이스에서 기판과 제1도전형의 에피택셜층 사이에 있는 버퍼층의 집적 도핑레벨의 감소를 조절하는 파워반도체 디바이스 제조방법에 있어서:
    (a) 기판상에 쉘프층을 성장시키는 단계와;
    (b) 버퍼층의 불순물 레벨보다 작고 기판의 불순물 레벨보다 작은 제1도전형 도핑레벨로 쉘프층을 도핑하는 단계와;
    (c) 쉘프층이 완성된 반도체 디바이스에서 없어지도록 기판에서의 외방확산 불순물로 쉘프층을 실질적으로 소모하는 단계를 포함하는 것을 특징으로 하는 파워반도체 디바이스 제조방법.
  2. 제1항에 있어서, 쉘프층의 도핑단계는 버퍼층의 불순물 레벨보다 작은 크기의 1과 2순 사이의 레벨로 쉘프층을 도핑하는 단계를 포함하며, 바람직하게 쉘프층의 도핑단계는 버퍼층의 불순물 레벨의 5%보다 작은 레벨로 쉘프층을 도핑하는 단계를 포함하는 것을 특징으로 하는 파워반도체 디바이스 제조방법.
  3. 제1항 혹은 제2항에 있어서, 완성된 반도체 디바이스는 고전압 반도체 스위치이고, 쉘프층의 성장단계는 4-6㎛의 두께로 쉘프층을 성장시키는 단계와 4-10㎛의 두께로 버퍼층을 성장시키는 단계를 포함하는 것을 특징으로 하는 파워반도체 디바이스 제조방법.
  4. 제3항에 있어서, 쉘프층의 도핑단계는 약 5E16 원자/cm3(크기의 ± 1순)의 N- 농도로 쉘프층을 도핑하는 단계를 포함하며, 기판이 1E18원자/cm3보다 큰 P+농도로 도핑될 때 약 1E18 원자/cm3의 N+ 농도로 버퍼층을 도핑하는 단계와 제1도전도형이 N인 것을 특징으로 하는 파워반도체 디바이스 제조방법.
  5. 제2도전도형의 반도체 기판에 성장되는 제1도전도형의 버퍼층에서 시작 집적불순물 레벨에서의 변화에 의한 디바이스의 제조중에 반도체 디바이스에서의 VCE(SAT)에서 변화를 조절하는 파워반도체 디바이스 제조방법에 있어서:
    (a) 받아들일 수 있는 VCE(SAT)를 제공하는 버퍼층에 대한 시작 집적 불순물 레벨을 정하는 단계와;
    (b) 버퍼층의 시작 불순물 레벨보다 작은 불순물 레벨을 가지는 제1도전도형의 쉘프층을 기판상에 성장시키는 단계와;
    (c) 버퍼층상에 에피택셜층을 성장시킨 후에 버퍼층의 집적 불순물 레벨이 시작 집적 불순물 레벨과 실질상 같도록 버퍼층의 성장중에 기판으로부터 불순물의 외방확산을 흡수하는 쉘프층상에 정해진 시작 집적 불순물 레벨로 버퍼층을 성장시키는 단계를 포함하는 것을 특징으로 하는 파워반도체 디바이스 제조방법.
  6. 제5항에 있어서, 받아들일 수 있는 VCE(SAT)가 3.5볼트보다 작으며, 시작 집적불순물 레벨을 정하는 단계는 5E17과 5E18원자/cm3사이의 시작 불순물 레벨 및 4와 10㎛사이의 시작 두께를 설정하는 단계를 포함하는 것을 특징으로 하는 파워반도체 디바이스 제조방법.
  7. 반도체 디바이스 기판상에 에피택셜층을 형성하는 파워반도체 디바이스 제조방법에 있어서:
    (a) 제2도전도형으로 도핑된 반도체 디바이스 기판상에 제1도전도형의 쉘프층을 성장시키는 단계와;
    (b) 쉘프층상에 제1도전도형의 버퍼층을 성장시키는 단계와;
    (c) 버퍼층상에 제1도전도형의 에피택셜층을 성장시키는 단계를 포함하며,
    기판은 제1저항율로, 쉘프층은 제1저항율보다 큰 제2저항율로, 버퍼층은 제2저항율보다 큰 제3저항율로, 에피택셜층은 제3저항율보다 제4저항율로 각각 주어지고,
    쉘프층은 에피택셜층의 성장중에 기판으로부터 외방확산 불순물을 흡수하는 것을 특징으로 하는 파워반도체 디바이스 제조방법.
  8. 제7항에 있어서, 제1저항율은 0.02Ω-cm보다 작거나 같고 제2저항율은 0.1 내지 0.4Ω-cm이고 제3저항율은 0.1 내지 0.3Ω-cm이고 제4저항율은 30Ω-cm보다 큰 것을 특징으로 하는 파워반도체 디바이스 제조방법.
  9. 기판 상부의 버퍼층상에 에피택셜층을 가지는 반도체 디바이스 제조방법에 있어서, 상기 버퍼층 또는 에피택셜층의 성장 중에 기판에서의 외방확산 불순물로 실질적으로 소모되며 버퍼층과 기판사이에 위치되는 쉘프층을 제공하는 단계와, 쉘프층이 없더라면 버퍼층을 통한 기판 확산이 방해되지 않는 버퍼층 두께에서 바람직한 집적 불순물 레벨을 가지는 버퍼층을 제공하는 단계를 포함하여 구성되는 반도체 디바이스 제조방법.
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