KR100489619B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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Abstract

ESD(Electro Static Discharge) 소자의 형성 공정시에 바이폴라 트랜지스터의 베이스 영역을 형성하므로써, 추가 공정없이 바이폴라 트랜지스터의 베타(Beta)를 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법은 바이폴라 트랜지스터 영역과 ESD 소자 영역이 정의된 기판의 격리영역에 복수개의 격리막을 형성하는 단계; 상기 바이폴라 트랜지스터 영역에 제 1 도전형 웰을 형성하는 단계; 상기 ESD 소자 영역에 제 2 도전형 웰을 형성하는 단계; 상기 ESD 소자영역의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 바이폴라 트랜지스터 영역에 콜렉터와 에미터를 형성함과 동시에, 상기 ESD 소자영역에 소오스/드레인영역을 형성하는 단계; 상기 바이폴라 트랜지스터 영역에 베이스를 형성하는 단계; 상기 바이폴라 트랜지스터의 상기 베이스와 상기 에미터를 포함한 영역 및 상기 ESD 소자영역의 드레인영역의 하부에 저농도의 제 2 도전형 이온 주입영역을 각각 형성하는 단계를 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 추가 공정 스텝 없이 바이폴라 트랜지스터의 베타(Beta) 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
이하, 첨부 도면을 참조하여 종래 반도체 소자에 대하여 설명하면 다음과 같다.
도 1은 종래 기술에 따라 제조된 바이폴라 트랜지스터의 구조 단면도이고, 도 2는 종래의 다른 기술에 따라 제조된 바이폴라 트랜지스터의 구조 단면도이다.
반도체 소자 중 종래의 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터로써, 도 1에 도시한 바와 같이, 반도체기판(10)에 복수개의 격리막(11)이 형성되어 있고, 반도체기판(10)의 일영역내에는 제 1 도전형 웰(N웰)(12)이 형성되어 있으며, 제 1 도전형 웰(12)에 인접한 반도체기판(10)의 일영역내에는 제 2 도전형 웰(P웰)(13)이 형성되어 있다.
제 1 도전형 웰(12)의 표면에는 콜렉터(Collector)(14)가 형성되어 있고, 제 2 도전형 웰(13)에는 베이스(Base)(15)와 에미터(Emitter)(16)가 형성되어 있다. 이때 콜렉터(14)와 에미터(16)는 고농도의 제 1 도전형 이온(N+)으로 형성되어 있고, 베이스(15)는 고농도의 제 2 도전형 이온(P+)으로 형성되어 있다.
그리고, 콜렉터(Collector)(14)와 베이스(Base)(15)와 에미터(Emitter)(16)는 격리막(11)에 의해 서로 격리되어 있다.
상기와 같이 종래에는 제 2 도전형 웰(13)을 베이스(Base)(15) 영역으로 사용하기 때문에 베이스(15) 영역이 길어져서 베타(Beta)(Gain)가 작다.
또한 바이폴라 트랜지스터가 2개의 웰을 필요로 하기 때문에 디자인 룰(Design Rule) 측면에서도 취약하고, 면적을 많이 차지한다는 단점이 있다.
그리고 상기 에미터(Emitter)(16)와 콜렉터(Collector)(14)는 앤모스 트랜지스터(미도시)의 소오스/드레인영역 형성시에 동시에 형성되며, 베이스(15)는 피모스 트랜지스터(미도시)의 소오스/드레인영역 형성시에 동시에 형성된다.
따라서 베이스(15)의 길이는 에미터(N+)(16) 정션의 에지에서 제 1 도전형 웰(N웰)(12)의 에지까지의 거리로 상당히 멀어 바이폴라 트랜지스터의 베타(Beta)(Gain)가 감소하게 된다.
또한, 회로적으로 베타가 큰 바이폴라 트랜지스터가 요구되어 질때에는, 도 2에 도시한 바와 같이, 도 1에 도시된 바이폴라 트랜지스터에다가 딥(Deep) N웰(17)을 추가로 형성하여 베이스(15) 영역의 길이를 짧게 하여 베타를 증가시킨다.
그러나, 딥 N웰(17)을 추가 형성하면 공정 스텝이 추가되기 때문에 비용이 많이 소요된다는 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, ESD(Electro Static Discharge) 소자의 형성 공정시에 바이폴라 트랜지스터의 베이스 영역을 형성하므로써, 추가 공정없이 바이폴라 트랜지스터의 베타(Beta)를 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판내에 제 1 도전형 웰이 형성되어 있고, 상기 제 1 도전형 웰내에 격리막에 의해 격리되어 콜렉터가 베이스를 감싸고 있고, 격리막에 의해 격리되어 상기 베이스가 에미터를 감싸고 있으며, 저농도의 제 2 도전형 이온주입영역이 상기 베이스와 상기 에미터를 포함하여 형성되는 바이폴라 트랜지스터를 포함하여 구성됨을 특징으로 하는 반도체 소자가 제공된다.
상기 구성을 갖는 본 발명의 반도체 소자의 제조방법은 바이폴라 트랜지스터 영역과 ESD 소자 영역이 정의된 기판의 격리영역에 복수개의 격리막을 형성하는 단계; 상기 바이폴라 트랜지스터 영역에 제 1 도전형 웰을 형성하는 단계; 상기 ESD 소자 영역에 제 2 도전형 웰을 형성하는 단계; 상기 ESD 소자영역의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 바이폴라 트랜지스터 영역에 콜렉터와 에미터를 형성함과 동시에, 상기 ESD 소자영역에 소오스/드레인영역을 형성하는 단계; 상기 바이폴라 트랜지스터 영역에 베이스를 형성하는 단계; 상기 바이폴라 트랜지스터의 상기 베이스와 상기 에미터를 포함한 영역 및 상기 ESD 소자영역의 드레인영역의 하부에 저농도의 제 2 도전형 이온 주입영역을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하기로 한다.
도 3a와 도 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이고, 도 4는 본 발명에 따른 바이폴라 트랜지스터의 평면도이다.
본 발명의 실시예에 따른 반도체 소자 바이폴라 트랜지스터 형성영역과 ESD 소자 형성영역으로 나누어 설명한다. 이하, 바이폴라 트랜지스터 형성영역은 제 1 영역, ESD 소자 형성영역은 제 2 영역이라고 명칭한다.
본 발명의 실시예에 따른 반도체 소자는 도 3b, 도 4에 도시한 바와 같이 반도체기판(30)의 격리영역에 복수개의 격리막(31)이 형성되어 있고, 제 1 영역에 제 1 도전형 웰(N웰)(32)이 형성되어 있고, 제 2 영역에 제 2 도전형 웰(P웰)(33)이 형성되어 있다.
그리고 제 1 영역의 제 1 도전형 웰(N웰)(32)에는 격리막(31)에 의해 격리된 콜렉터(37), 베이스(40), 에미터(38)가 형성되어 있고, 베이스(40)와 에미터(38)를 포함한 제 1 도전형 웰(N웰)(32)에는 베이스영역을 이루는 저농도의 제 2 도전형 이온주입영역(P-)(41a)이 형성되어 있다.
이때 콜렉터(37)와 에미터(38)는 고농도의 제 1 도전형 이온(N+)으로 형성되어 있고, 도 4에 도시한 바와 같이 제 1 도전형 웰(32) 내에 격리막(31)에 의해 격리되어 콜렉터(37)가 베이스(40)를 감싸고 있으며, 격리막(31)에 의해 격리되어 베이스(40)가 에미터(38)를 감싸고 있다. 또한, 저농도의 제 2 도전형 이온주입영역(P-)(41a)은 베이스(40)와 에미터(38)를 포함하도록 형성되어 있다.
이때 바이폴라 트랜지스터는 N+ P- N+ 구조의 구조를 갖는다.
그리고, 제 2 영역에는 앤모스 트랜지스터가 형성되어 있는데, 제 2 도전형 웰(33)의 일영역 상에 게이트절연막(34)과 게이트전극(35)이 적층되어 있고, 게이트전극(35) 양측면에 측벽절연막(36)이 형성되어 있고, 게이트전극(35) 양측의 제 2 도전형 웰(33)에 소오스/드레인영역(39a, 39b)이 형성되어 있으며, 드레인영역(39b)의 하부에는 저농도의 제 2 도전형 이온주입영(P-)역(41b)이 형성되어 있다.
상기와 같이 1개의 제 1 도전형 웰(N웰)내에 바이폴라 트랜지스터가 형성되어 있으므로 바이폴라 트랜지스터의 면적을 종래보다 감소시킬 수 있다.
상기 구성을 갖는 본 발명의 반도체 소자의 제조방법은 바이폴라 트랜지스터 형성영역과 ESD 소자 형성영역으로 나누어 설명한다. 이하, 바이폴라 트랜지스터 형성영역은 제 1 영역, ESD 소자 형성영역은 제 2 영역이라고 명칭한다.
먼저, 도 3a에 도시한 바와 같이, 활성영역과 격리영역이 정의된 반도체기판(30)의 격리영역에 복수개의 격리막(31)을 형성한다. 이때 격리막(31)은 제 1, 제 2 영역을 격리할 뿐만아니라, 차후에 형성될 제 1 영역의 콜렉터, 베이스, 에미터로 격리시키는 역할을 한다.
다음에 제 1 감광막(미도시)을 도포한 후 포토리소그래피법으로 제 1 영역이 노출되도록 제 1 감광막을 패터닝한 후에, 제 1 영역내에 제 1 도전형 이온을 주입하여 제 1 도전형 웰(N웰)(32)을 형성하고, 제 1 감광막을 제거한다.
이어서, 제 2 감광막(미도시)을 도포한 후 포토리소그래피법으로 제 2 영역이 노출되도록 제 2 감광막을 패터닝한 후에, 제 2 영역내에 제 2 도전형 이온을 주입하여 제 2 도전형 웰(P웰)(33)을 형성하고, 제 2 감광막을 제거한다.
다음에 제 2 영역에 절연막과 폴리실리콘층을 증착한 후 게이트 형성 마스크를 이용하여 절연막과 폴리실리콘층을 패터닝해서 일방향으로 게이트절연막(34)과 게이트 전극(35)을 적층 형성한다. 이때 게이트절연막(34)의 두께는 대략 10~200Å이 되도록 한다.
이후에 게이트전극(35)을 포함한 반도체기판(30)상에 절연막을 증착한 후 에치백하여 게이트전극(35) 양측면에 측벽절연막(36)을 형성한다.
다음에 제 3 감광막(미도시)을 도포한 후 포토리소그래피법으로 제 1 영역의 콜렉터와 에미터 영역 및 제 2 영역의 소오스/드레인 영역이 노출되도록 제 3 감광막을 패터닝한 후에, 고농도의 제 1 도전형 이온을 주입한다. 이에 의해서 제 1 영역에는 콜렉터(37)와 에미터(38)가 형성되고, 제 2 영역에는 NMOS의 소오스/드레인 영역(39a, 39b)이 형성된다.
이때, 콜렉터(37)와 에미터(38) 및 소오스/드레인 영역(39a, 39b)의 형성을 위한 고농도의 제 1 도전형 이온 주입공정은 도즈량을 대략 1E15~5E16, 이온주입에너지를 대략 20KeV ~ 80KeV 범위가 되도록 진행한다.
상기에서와 같이 NMOS의 소오스/드레인 영역(39a, 39b)을 형성할 때 바이폴라 트랜지스터의 콜렉터(37)와 에미터(38)도 같이 형성한다.
이후에 도면에는 도시되지 않았지만, 반도체기판(30)의 다른 영역에 PMOS 트랜지스터의 소오스/드레인영역을 형성할 때 동일 마스크를 이용해서 고농도의 제 2 도전형 이온을 주입하여 제 1 영역에 베이스(40)를 형성한다.
이때 고농도의 제 2 도전형 이온 주입공정은 도즈량을 대략 1E15 ~ 5E16, 이온주입에너지를 대략 3KeV ~ 40KeV 범위가 되도록 진행한다.
이어, 도 3b에 도시한 바와 같이 제 4 감광막(미도시)을 도포한 후 포토리소그래피법으로 제 1 영역의 에미터(38)와 베이스(40)를 포함한 제 1 도전형 웰(32)과 제 2 영역의 드레인영역(39b)의 일영역이 노출되도록 제 4 감광막을 패터닝한 후, 저농도의 제 2 도전형 이온을 주입하여 제 1, 제 2 영역에 저농도의 제 2 도전형 이온 주입영역(41a, 41b)를 각각 형성한다.
이때, 저농도의 제 2 도전형 이온 주입공정은 도즈량을 대략 1E13 ~ 5E14, 이온주입에너지를 대략 20KeV ~ 100KeV 범위가 되도록 진행한다.
상기 공정에 의하면 ESD 소자의 드레인영역에 저농도의 제 2 도전형 이온을 주입할 때 바이폴라 트랜지스터의 베이스(40)영역을 동시에 형성하여 베이스(40)의 길이(↕)를 감소시켜서 베타(Beta) 특성을 현저히 향상시켰다.
상기와 같은 공정에 의해서 N+ P- N+ 구조의 바이폴라 트랜지스터가 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 하나의 제 1 도전형 웰(N웰)내에 바이폴라 트랜지스터가 형성되므로 바이폴라 트랜지스터의 면적을 감소시킬 수 있다.
둘째, ESD 소자의 드레인영역에 저농도의 제 2 도전형 이온을 주입할 때 바이폴라 트랜지스터의 베이스영역도 동시에 형성하므로써 공정을 단순화 시킬 수 있다. 또한 베이스의 길이도 감소시켜서 베타(Beta) 특성을 현저히 향상시켰다.
셋째, 종래의 딥 N웰(Deep NWell)과 같은 추가 공정 없이도 베이스의 길이를 짧게 하여 베타를 향상시킬 수 있다.
도 1은 종래 기술에 따라 제조된 바이폴라 트랜지스터의 구조 단면도.
도 2는 종래의 다른 기술에 따라 제조된 바이폴라 트랜지스터의 구조 단면도.
도 3a와 도 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도.
도 4는 본 발명에 따른 바이폴라 트랜지스터의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체기판 31 : 격리막
32 : 제 1 도전형 웰 33 : 제 2 도전형 웰
34 : 게이트절연막 35 : 게이트전극
36 : 측벽절연막 37 : 콜렉터
38 : 에미터 39a, 39b : 소오스/드레인영역
40 : 베이스
1 : 저농도의 제 2 도전형 이온 주입영역

Claims (7)

  1. 기판내에 제 1 도전형 웰이 형성되어 있고, 상기 제 1 도전형 웰내에 격리막에 의해 격리되어 콜렉터가 베이스를 감싸고 있고, 격리막에 의해 격리되어 상기 베이스가 에미터를 감싸고 있으며, 저농도의 제 2 도전형 이온주입영역이 상기 베이스와 상기 에미터를 포함하여 형성되는 바이폴라 트랜지스터를 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 콜렉터와 에미터는 고농도의 제 2 도전형 이온으로 형성되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 베이스는 고농도의 제 1 도전형 이온을 형성되어 있는 것을 특징으로 하는 반도체 소자.
  4. 바이폴라 트랜지스터 영역과 ESD 소자 영역이 정의된 기판의 격리영역에 복수개의 격리막을 형성하는 단계;
    상기 바이폴라 트랜지스터 영역에 제 1 도전형 웰을 형성하는 단계;
    상기 ESD 소자 영역에 제 2 도전형 웰을 형성하는 단계;
    상기 ESD 소자영역의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 단계;
    상기 바이폴라 트랜지스터 영역에 콜렉터와 에미터를 형성함과 동시에, 상기 ESD 소자영역에 소오스/드레인영역을 형성하는 단계;
    상기 바이폴라 트랜지스터 영역에 베이스를 형성하는 단계;
    상기 바이폴라 트랜지스터의 상기 베이스와 상기 에미터를 포함한 영역 및 상기 ESD 소자영역의 드레인영역의 하부에 저농도의 제 2 도전형 이온 주입영역을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 콜렉터와 에미터 및 소오스/드레인영역은 고농도의 제 1 도전형 이온을 주입해서 형성하는 것으로, 도즈량은 대략 1E15~5E16, 이온주입에너지는 대략 20KeV ~ 80KeV 범위가 되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 베이스는 고농도의 제 2 도전형 이온을 주입해서 형성하는 것으로, 도즈량은 대략 1E15~5E16, 이온주입에너지는 대략 3KeV ~ 40KeV 범위가 되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 저농도의 제 2 도전형 이온 주입영역은 도즈량을 대략 1E13 ~ 5E14, 이온주입에너지를 대략 20KeV ~ 100KeV 범위가 되도록 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101519548B1 (ko) * 2014-01-28 2015-05-13 충남대학교산학협력단 정합 특성 향상을 위한 쌍극성 접합 트랜지스터

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