KR100487413B1 - Electrostatic discharge protection circuit - Google Patents
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Abstract
본 발명은 저전압 파괴 접합 다이오드와 게이트가 커플링(Coupling)된 구조의 다수개의 트랜지스터로 구성하여 트리거링 전압을 낮추므로 ESD 펄스로부터 소자를 보호하는 신뢰성을 향상시키기 위한 ESD 보호 회로에 관한 것으로, ESD 펄스로부터 내부 회로부의 소자를 보호하기 위한 보호 회로에 있어서, 상기 소자의 패드부와 내부 회로부 사이의 노드에 일측 전극들이 연결되고 타측 전극들이 접지 단자(Vss)에 연결되는 병렬 연결 구조를 갖는 다수개의 트랜지스터로 구성되어 상기 패드부로 부터 발생된 ESD 펄스를 방전시키는 ESD 보호용 트랜지스터부;상기 패드부와 연결된 접합 다이오드와 상기 접합 다이오드와 접지 단자(Vss) 사이에 형성된 저항으로 구성되고, 접합 다이오드와 저항 사이의 노드에 상기 ESD 보호용 트랜지스터부의 게이트들이 공통으로 연결되어 상기 ESD 보호용 트랜지스터부의 게이트 커플링 효과를 향상시키는 저전압 파괴 접합 다이오드부를 포함하여 구성된다.The present invention relates to an ESD protection circuit for improving the reliability of protecting a device from an ESD pulse by lowering the triggering voltage by configuring a plurality of transistors having a low voltage breakdown junction diode and a gate-coupled structure. A protective circuit for protecting an element from an internal circuit portion, wherein: a plurality of transistors having a parallel connection structure in which one electrode is connected to a node between the pad portion and the internal circuit portion of the device and the other electrodes are connected to a ground terminal Vss. An ESD protection transistor unit configured to discharge an ESD pulse generated from the pad unit; and a junction diode connected to the pad unit and a resistor formed between the junction diode and the ground terminal Vss, and between the junction diode and the resistor. The gates of the ESD protection transistor part are commonly The result is configured to include a low-voltage breaking junction diode to improve the ESD protection transistor portion ring gate coupling effect.
Description
본 발명은 ESD(Electro Static Discharge) 보호 회로에 관한 것으로, 특히 ESD 펄스로부터의 소자의 보호에 대한 신뢰성을 향상시키는 ESD 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to electrostatic discharge (ESD) protection circuits, and more particularly to ESD protection circuits that improve the reliability of protection of devices from ESD pulses.
현재 사용중인 ESD 보호 회로는 기생 바이폴라 트랜지스터의 특성을 이용하는 것으로 NMOS의 드레인이 패드(Pad)에 연결되고 소오스는 접지전압(Vss)에 연결되며 게이트는 상기 소오스에 연결된 상태에서 패드를 통해 ESD 펄스(Pulse)가 상기 NMOS에 인가되면 기생 바이폴라 트랜지스터가 작동하여 ESD 전류를 Vss로 방전시킨다.Current ESD protection circuits utilize the characteristics of parasitic bipolar transistors, where the drain of the NMOS is connected to the pad, the source is connected to the ground voltage (Vss), and the gate is connected to the source and the ESD pulse When a pulse) is applied to the NMOS, a parasitic bipolar transistor operates to discharge the ESD current to Vss.
상기 기생 바이폴라 트랜지스터는 드레인과 소오스의 분리를 게이트로 하는 FPD(Field Plated Diode)와 필드산화막으로 하는 FOD(Field Oxide Device)가 있으며, 정상 동작 전압, 전류 레벨(Level)에서는 동작을 하지 않고 또한 내부 회로의 게이트 산화막의 파괴전압 이전에 동작하여야 한다.The parasitic bipolar transistor has a field plated diode (FPD) serving as a drain and source separation gate, and a field oxide device (FOD) serving as a field oxide film, and does not operate at a normal operating voltage and current level. It must be operated before the breakdown voltage of the gate oxide film of the circuit.
즉, ESD 보호 회로의 트리거링(Triggering)전압 즉 애벌랜치(Avalanche)가 발생되는 전압이 게이트 산화막의 파괴전압보다 낮아야 하는데 일반적으로 FPD가 FOD보다 낮은 트리거링전압을 갖는다.That is, the triggering voltage of the ESD protection circuit, that is, the voltage at which the avalanche is generated should be lower than the breakdown voltage of the gate oxide layer. In general, the FPD has a lower triggering voltage than the FOD.
도 1은 종래의 ESD 보호 회로를 나타낸 블록도이고, 도 2는 종래의 ESD 보호 회로를 나타낸 구조 단면도이다.1 is a block diagram showing a conventional ESD protection circuit, Figure 2 is a structural cross-sectional view showing a conventional ESD protection circuit.
종래의 ESD 보호 회로는 도 1에서와 같이, 패드부(11), ESD 보호용 NMOS(12)와, 내부회로부(13)로 구성된다.The conventional ESD protection circuit is composed of a pad portion 11, an ESD protection NMOS 12, and an internal circuit portion 13, as shown in FIG.
여기서, 상기 ESD 보호용 NMOS(12)는 FPD로 도 1 및 도 2에서와 같이, 격리영역과 활성영역이 정의된 p형 기판(14), 상기 격리영역의 기판(14)에 형성된 다수개의 필드 산화막(15), 상기 활성영역 일정부위의 기판(14) 표면내에 형성되어 상기 패드부(11)와 내부회로부(13)에 연결된 n형 드레인(16), 상기 드레인(16)과 간격을 갖으며 상기 활성영역의 기판(14) 표면내에 형성되어 Vss에 연결된 n형 소오스(17), 상기 드레인(16)과 소오스(17) 사이의 기판(14)상에 게이트 산화막을 개재하면서 형성되어 상기 드레인(16)과 소오스(17)의 격리 역할을 하며 상기 소오스(17)에 연결된 게이트(18)로 구성된다.Here, the ESD protection NMOS 12 is an FPD, as shown in FIGS. 1 and 2, a p-type substrate 14 having an isolation region and an active region defined therein, and a plurality of field oxide films formed on the substrate 14 of the isolation region. 15, an n-type drain 16 formed in a surface of the substrate 14 at a predetermined portion of the active region and connected to the pad part 11 and the internal circuit part 13 and spaced apart from the drain 16. An n-type source 17 formed in the surface of the substrate 14 in the active region and connected to Vss, and formed on the substrate 14 between the drain 16 and the source 17 with a gate oxide film interposed therebetween. And a gate 18 connected to the source 17 to serve as an isolation between the source 17 and the source 17.
상기와 같은 구조를 갖는 종래의 ESD 보호 회로의 동작은 다음과 같다.The operation of the conventional ESD protection circuit having the above structure is as follows.
먼저, 상기 패드부(11)에 양의 고전압 즉 ESD 펄스가 인가되면 상기 패드부(11)에 연결된 드레인(16)과 상기 기판(14)간에 역전계가 형성되고, 이로 인해 애벌랜치에 의한 정공이 상기 기판(14)에 주입된다.First, when a positive high voltage, that is, an ESD pulse is applied to the pad part 11, a reverse electric field is formed between the drain 16 connected to the pad part 11 and the substrate 14. It is injected into the substrate 14.
그리고, 상기 기판(14)에 정공이 계속해서 주입되면 상기 기판(14)과 소오스(17)는 순방향 접합이 되어 상기 기판(14)을 베이스(A)로 하는 기생 npn 바이폴라 트랜지스터가 형성되므로 전류가 상기 패드부(11)에서 Vss로 방전되어 ESD 펄스로부터 상기 내부회로부(13)의 게이트 산화막이 손상을 받지 않는다.If holes are continuously injected into the substrate 14, the substrate 14 and the source 17 are forward-bonded to form a parasitic npn bipolar transistor having the substrate 14 as a base A. The pad portion 11 is discharged to Vss so that the gate oxide film of the internal circuit portion 13 is not damaged from the ESD pulse.
그러나 종래의 ESD 보호 회로는 고집적 및 저전력화에 따라 내부회로의 게이트 산화막 두께가 감소되므로 게이트 산화막의 파괴전압이 감소되어 ESD 보호 회로의 트리거링전압이 게이트 산화막의 파괴전압 이상이 되므로 내부회로의 게이트 산화막이 ESD 펄스에 의해 파괴된다는 문제점이 있었다.However, in the conventional ESD protection circuit, as the gate oxide film thickness of the internal circuit is reduced according to high integration and low power, the breakdown voltage of the gate oxide film is reduced, so that the trigger voltage of the ESD protection circuit is higher than the breakdown voltage of the gate oxide film. There was a problem of being destroyed by this ESD pulse.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 저전압 파괴 접합 다이오드와 게이트가 커플링(Coupling)된 구조의 다수개의 트랜지스터로 구성하여 트리거링전압을 낮추므로 ESD 펄스로 부터 소자를 보호하는 신뢰성을 향상시키는 ESD 보호 회로를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems and consists of a plurality of transistors having a low voltage breakdown junction diode and a gate coupled (Coupling) structure to lower the triggering voltage to improve the reliability of protecting the device from ESD pulses The purpose is to provide an ESD protection circuit.
본 발명의 ESD 보호 회로는 ESD 펄스로부터 내부 회로부의 소자를 보호하기 위한 보호 회로에 있어서, 상기 소자의 패드부와 내부 회로부 사이의 노드에 일측 전극들이 연결되고 타측 전극들이 접지 단자(Vss)에 연결되는 병렬 연결 구조를 갖는 다수개의 트랜지스터로 구성되어 상기 패드부로 부터 발생된 ESD 펄스를 방전시키는 ESD 보호용 트랜지스터부;상기 패드부와 연결된 접합 다이오드와 상기 접합 다이오드와 접지 단자(Vss) 사이에 형성된 저항으로 구성되고, 접합 다이오드와 저항 사이의 노드에 상기 ESD 보호용 트랜지스터부의 게이트들이 공통으로 연결되어 상기 ESD 보호용 트랜지스터부의 게이트 커플링 효과를 향상시키는 저전압 파괴 접합 다이오드부를 포함하여 구성됨을 특징으로 한다.The ESD protection circuit of the present invention is a protection circuit for protecting an element of an internal circuit portion from an ESD pulse, wherein one electrode is connected to a node between the pad portion and the internal circuit portion of the device and the other electrodes are connected to a ground terminal (Vss). ESD protection transistor for discharging the ESD pulse generated from the pad portion consisting of a plurality of transistors having a parallel connection structure that is a resistance formed between the junction diode and the junction diode and the ground terminal (Vss) connected to the pad portion; And a low voltage breakdown junction diode unit in which gates of the ESD protection transistor unit are commonly connected to a node between the junction diode and a resistor to improve a gate coupling effect of the ESD protection transistor unit.
상기와 같은 본 발명에 따른 ESD 보호 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the preferred embodiment of the ESD protection circuit according to the present invention as described above in detail as follows.
본 발명의 실시예에 따른 ESD 보호 회로는 ESD펄스로 부터 소자를 보호하기 위한 회로로 도 3에서와 같이, 패드부(31), ESD 보호부와, 내부회로부(33)로 구성된다.The ESD protection circuit according to the embodiment of the present invention is a circuit for protecting an element from an ESD pulse, and as shown in FIG. 3, the pad part 31, the ESD protection part, and the internal circuit part 33 are provided.
여기서, 상기 ESD 보호부는 도 3 및 도 4에서와 같이, 저전압 파괴 접합 다이오드(Diode)부(34)와 ESD 보호용 트랜지스터부(35)로 구성된다.3 and 4, the ESD protection unit includes a low voltage breakdown junction diode 34 and an ESD protection transistor 35.
상기 저전압 파괴 접합 다이오드부(34)는 상기 패드부(31)와 연결된 접합 다이오드(50)와 상기 접합 다이오드(50)와 Vss사이에 형성된 저항(41)으로 구성된다.The low voltage breakdown junction diode portion 34 includes a junction diode 50 connected to the pad portion 31 and a resistor 41 formed between the junction diode 50 and Vss.
여기서, 상기 접합 다이오드(50)는 상기 저전압 파괴 접합 다이오드부(34)와 ESD 보호용 트랜지스터부(35)가 각각 형성될 영역 그리고 격리영역이 정의된 p형 기판(36), 상기 격리영역의 기판(36)에 형성된 다수개의 필드 산화막(37), 상기 저전압 파괴 접합 다이오드부(34)가 형성될 영역의 기판(36) 표면내에 형성되며 일반적인 pn 다이오드의 n형 웰보다 농도가 높은 n형 웰(38), 상기 n형 웰(38) 표면내의 일정부위에 형성되어 상기 패드부(31)와 내부회로부(33)에 연결된 고농도n형 영역(39)과, 상기 n형영역(39)과 간격을 갖으며 상기 n형 웰(38) 표면내에 형성되어 Vss에 연결된 고농도p형 영역(40)으로 구성된다.Here, the junction diode 50 may include a p-type substrate 36 in which the low voltage breakdown junction diode unit 34 and the ESD protection transistor unit 35 are to be formed, and an isolation region, respectively, and the substrate of the isolation region ( The n-type well 38 formed in the surface of the substrate 36 in the region where the plurality of field oxide films 37 and the low voltage breakdown junction diode portion 34 are to be formed, is higher than the n-type well of a general pn diode. And a high concentration n-type region 39 formed at a predetermined portion within the surface of the n-type well 38 and connected to the pad portion 31 and the internal circuit portion 33, and spaced apart from the n-type region 39. And a high concentration p-type region 40 formed in the surface of the n-type well 38 and connected to Vss.
또한, 상기 ESD 보호용 트랜지스터부(35)는 FPD로 상기 ESD 보호용 트랜지스터부(35)가 형성될 영역 일정부위의 기판(36) 표면내에 형성되어 상기 패드부(31), 내부회로부(33)와, 고농도n형 영역(39)에 연결된 n형 드레인(44), 상기 드레인(44)과 간격을 갖으며 상기 ESD 보호용 트랜지스터부(35)가 형성될 영역의 기판(36) 표면내에 형성되어 Vss에 연결된 n형 소오스(45), 상기 드레인(44)과 소오스(45) 사이의 기판(36)상에 게이트 산화막을 개재하면서 형성되어 상기 드레인(44)과 소오스(45)간의 격리 역할을 하며 상기 고농도p형 영역(40)에 연결된 게이트(46)로 구성된 같은 구조의 제 1, 제 2 NMOS(42,43)로 구성된다.In addition, the ESD protection transistor portion 35 is formed in the surface of the substrate 36 at a predetermined portion of the region where the ESD protection transistor portion 35 is to be formed by FPD, so that the pad portion 31, the internal circuit portion 33, An n-type drain 44 connected to the highly-concentrated n-type region 39, spaced from the drain 44, and formed in the surface of the substrate 36 in the region where the ESD protection transistor portion 35 is to be formed and connected to Vss. It is formed on the substrate 36 between the n-type source 45, the drain 44 and the source 45 through a gate oxide film to act as an isolation between the drain 44 and the source 45 and the high concentration p It consists of first and second NMOSs 42 and 43 of the same structure, consisting of gates 46 connected to the mold region 40.
상기와 같은 구조를 갖는 본 발명의 실시예에 따른 ESD 보호 회로의 동작은 다음과 같다.Operation of the ESD protection circuit according to an embodiment of the present invention having the above structure is as follows.
상기 패드부(31)에 양의 고전압 즉 ESD 펄스가 인가되면 상기 기판(36)과 상기 패드부(31)에 연결된 드레인(44)간에 역전계가 형성되고, 이로 인해 애벌랜치로 정공이 상기 기판(36)에 주입된다.When a positive high voltage, that is, an ESD pulse is applied to the pad part 31, a reverse electric field is formed between the substrate 36 and the drain 44 connected to the pad part 31, so that holes are formed in the avalanche. ) Is injected.
그리고, 상기 기판(36)에 정공이 계속해서 주입되면 상기 기판(36)과 소오스(45)는 순방향 접합이 되어 상기 기판(36)을 베이스(B)로 하는 npn 바이폴라 트랜지스터가 형성되므로 전류가 상기 패드부(31)에서 Vss로 방전되어 ESD 펄스로부터 상기 내부회로부(33)의 게이트 산화막이 손상을 받지 않는다.If holes are continuously injected into the substrate 36, the substrate 36 and the source 45 are forward-bonded to form an npn bipolar transistor having the substrate 36 as the base B. The pad oxide 31 is discharged to Vss so that the gate oxide film of the internal circuit portion 33 is not damaged from the ESD pulse.
여기서, 고집적 및 저전력화에 따라 게이트 산화막이 박막화되어 형성되어 있어도 트리거링 전압을 상기 내부 회로부(33)를 구성하는 게이트 산화막의 파괴전압 이하로 낮출 수 있는데, 이는 상기 저전압 파괴 접합 다이오드부(34)를 구성하는 상기 n형 웰(38)이 일반적인 pn 다이오드의 n형 웰보다 농도가 높기 때문이다.Here, even if the gate oxide film is thinned and formed due to high integration and low power, the triggering voltage can be lowered below the breakdown voltage of the gate oxide film constituting the internal circuit part 33. This is because the n-type well 38 constituting is higher in concentration than the n-type well of a general pn diode.
즉, n형 웰(38)의 농도가 일반적인 pn 다이오드의 n형 웰보다 높기 때문에 ESD 펄스가 인가되면, 상기 기판(36)과 상기 패드부(31)에 연결된 드레인(44)간에 역전계가 형성되어 정공이 상기 기판(36)에 주입되는 동작에서 상기 기판(36)을 베이스(B)로 하는 npn 바이폴라 트랜지스터가 형성되는 시간을 단축하여 ESD 펄스가 상기 패드부(31)에서 Vss로 방전되는 속도를 높이기 때문이다.That is, since the concentration of the n-type well 38 is higher than that of the general pn diode, when an ESD pulse is applied, an inverse electric field is formed between the substrate 36 and the drain 44 connected to the pad part 31. In the operation of injecting holes into the substrate 36, the time for forming the npn bipolar transistor having the substrate 36 as the base B is shortened, thereby increasing the speed at which the ESD pulse is discharged from the pad portion 31 to Vss. Because it increases.
그리고 상기 저전압 파괴 접합 다이오드부(34)의 접합 파괴전류가 제 1, 제 2 NMOS(42,43)의 커플링 게이트(46)로 주입되면 상기 게이트(46)의 전위가 상승되기 때문에 상기 게이트(46)의 커플링효과가 향상되기 때문에 ESD 보호용 트랜지스터부(35)의 트리거링 전압이 상기 내부회로부(33) 게이트 산화막의 파괴전압 이하로 낮아진다.In addition, when the junction breakdown current of the low voltage breakdown junction diode unit 34 is injected into the coupling gate 46 of the first and second NMOSs 42 and 43, the potential of the gate 46 is increased, so that the gate ( Since the coupling effect of the transistor 46 is improved, the triggering voltage of the ESD protection transistor unit 35 is lowered below the breakdown voltage of the gate oxide film of the internal circuit unit 33.
그리고, 상기 게이트(46)에 형성된 전위는 pn다이오드와 Vss간에 존재하는 수 ㏀의 저항(41)을 통해 제거된다.Then, the potential formed at the gate 46 is removed through the resistance 41 of several kHz existing between the pn diode and Vss.
본 발명의 ESD 보호 회로는 게이트 커플링 효과를 향상시키도록 저전압 파괴 접합 다이오드의 접합 파괴전류를 이용하여 ESD 보호용 트랜지스터의 게이트를 커플링시키므로, 게이트의 전위가 커플링에 의해 상승되어 ESD 보호용 트랜지스터의 트리거링전압이 고집적 및 저전력화에도 상기 내부회로부(33) 게이트 산화막의 파괴전압 이하로 낮아지므로 ESD 펄스로 부터의 소자 보호에 대한 신뢰성을 향상시키는 효과가 있다.The ESD protection circuit of the present invention couples the gate of the ESD protection transistor by using the junction breakdown current of the low voltage breakdown junction diode to improve the gate coupling effect, so that the potential of the gate is raised by the coupling so that the ESD protection transistor Although the triggering voltage is lowered below the breakdown voltage of the gate oxide layer of the internal circuit unit 33 even with high integration and low power, there is an effect of improving reliability of device protection from an ESD pulse.
도 1은 종래의 ESD 보호 회로를 나타낸 블록도1 is a block diagram showing a conventional ESD protection circuit.
도 2는 종래의 ESD 보호 회로를 나타낸 구조 단면도2 is a structural cross-sectional view showing a conventional ESD protection circuit.
도 3은 본 발명의 실시예에 따른 보호 회로를 나타낸 블록도3 is a block diagram illustrating a protection circuit according to an embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 보호 회로를 나타낸 구조 단면도4 is a structural cross-sectional view showing a protection circuit according to an embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
31: 패드부 33: 내부회로부31: pad portion 33: internal circuit portion
34: 저전압 파괴 접합 다이오드부 35: ESD 보호용 트랜지스터부34: low voltage breakdown junction diode portion 35: ESD protection transistor portion
36: 기판 37: 필드 산화막36: substrate 37: field oxide film
38: n형 웰 39: 고농도n형 영역38: n-type well 39: high concentration n-type region
40: 고농도p형 영역 41: 저항40: high concentration p-type region 41: resistance
42: 제 1 NMOS 43: 제 2 NMOS42: first NMOS 43: second NMOS
44: 드레인 45: 소오스44: drain 45: source
46: 게이트46: gate
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Also Published As
| Publication number | Publication date |
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| KR19990080864A (en) | 1999-11-15 |
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