KR100481909B1 - Method for forming an isolation layer in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 소자 분리막 형성공정에 있어서 소자 분리막 영역에 대응되는 패드 질화막의 일부에 버즈 비크(bird's beak)를 형성한 후 후속 소자 분리막 형성공정을 진행함으로써 후속 식각공정에 의해 트렌치 상부 모서리 부위에서 발생하는 모트(moat) 현상을 방지할 수 있는 소자 분리막 형성방법을 개시한다. The present invention relates to a method of forming a device isolation layer of a semiconductor device, and in the device isolation layer forming process, a bird's beak is formed on a part of the pad nitride film corresponding to the device isolation region, and then a subsequent device isolation layer forming process is performed. Disclosed is a method of forming a device isolation layer that can prevent a moat phenomenon occurring in an upper corner portion of a trench by an etching process.
Description
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 특히 반도체 소자에 있어서 소자 분리막의 상부 모서리 부위에서 발생하는 모트를 방지할 수 있는 소자 분리막 형성방법에 관한 것이다. The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film capable of preventing a mott generated at an upper edge portion of a device separation film in a semiconductor device.
일반적으로, 반도체 소자의 소자분리 공정으로는 STI(Shallow Trench Isolation) 방식을 이용하고 있다. 상기 STI 방식은 식각공정을 이용하여 반도체 기판의 필드영역(field region)에 트렌치(trench)를 형성한 후 상기 트렌치의 내부면에 대하여 월 희생산화공정(wall sacrificial oxidation)을 실시하여 월 희생산화막을 형성한다. 그런 다음, 식각공정을 이용하여 상기 월 희생산화막을 제거한 후 트렌치 내부면에 월 산화공정을 실시하여 트렌치 상부의 모서리 부위를 라운딩(rounding)처리한다. 그런 다음, HDP(High Density Plasma) 산화막을 이용하여 트렌치를 매립한 후 식각공정을 실시하여 패드 질화막 및 패드 산화막을 제거하고 액티브 영역(active region)에 이온주입공정시 유발되는 반도체 기판의 손상을 줄이기 위해 스크린 산화막을 성장시킨다. 그런 다음, 상기 스크린 산화막을 이온주입마스크로 이용한 이온주입공정을 실시하여 웰(well)영역을 형성한 후 식각공정을 실시하여 스크린 산화막을 제거하고 게이트 전극 형성공정을 실시하여 게이트 전극을 형성한다. In general, a shallow trench isolation (STI) method is used as an isolation process for semiconductor devices. In the STI method, a trench is formed in a field region of a semiconductor substrate using an etching process, and then a wall sacrificial oxidation is performed on the inner surface of the trench to form a monthly sacrificial oxide film. Form. Thereafter, the wall sacrificial oxide film is removed using an etching process, and then a wall oxidation process is performed on the inner surface of the trench to round the corners of the trench. Then, the trench is filled with an HDP (High Density Plasma) oxide film and an etching process is performed to remove the pad nitride film and the pad oxide film and to reduce the damage of the semiconductor substrate caused by the ion implantation process in the active region. To grow the screen oxide film. Then, an ion implantation process using the screen oxide film as an ion implantation mask is performed to form a well region, followed by an etching process to remove the screen oxide film and a gate electrode formation process to form a gate electrode.
상기에서 설명한 바와 같이, STI 방식으로 소자분리 공정을 진행할 경우에는 산화공정에 의해 형성된 열 산화막들을 제거하기 위해서 최소 3번의 식각공정이 이루어지고 있다. 이러한 식각공정에 의해 액티브 영역과 필드 영역의 경계부위에서 소자 분리막용 HDP 산화막이 과도하게 식각되어 이 부위에서 모트(moat)가 발생된다. 이에 따라, 반도체 소자 구동시 액티브 영역의 끝단에 전기적 집중현상이 유발되어 반도체 소자의 전기적 열화를 가져온다. 또한, 심한 경우에는 액티브 영역과 소자 분리막 간의 경계부위에서 소자 분리막용 HDP 산화막이 과도하게 식각되어서 게이트 전극 형성공정시 상기 게이트 전극에 이용되는 물질들이 잔류하게 되며, 이에 따라, 인접한 게이트 전극들 간에 분리가 이루어지지 않아 전기적 단락(short)이 유발된다. As described above, when the device isolation process is performed by the STI method, at least three etching processes are performed to remove thermal oxide films formed by the oxidation process. By the etching process, the HDP oxide film for the device isolation layer is excessively etched at the boundary between the active region and the field region, and a moat is generated at this region. Accordingly, when the semiconductor device is driven, electrical concentration occurs at the end of the active region, resulting in electrical degradation of the semiconductor device. Further, in severe cases, the HDP oxide film for the device isolation layer is excessively etched at the boundary between the active region and the device isolation layer, so that the materials used for the gate electrode remain in the gate electrode forming process. This is not done, causing an electrical short.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자에 있어서 소자 분리막의 상부 모서리 부위에서 발생하는 모트를 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of preventing a mott generated at an upper corner of the device isolation film in the semiconductor device. There is this.
또한, 본 발명은 종래기술에 따른 반도체 소자에서 발생하는 전계집중에 의한 접합 누설전류를 감소시켜 반도체 소자의 전기적 열화를 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 다른 목적이 있다. Another object of the present invention is to provide a method of forming a device isolation layer of a semiconductor device capable of preventing electrical degradation of a semiconductor device by reducing a junction leakage current caused by electric field concentration occurring in a semiconductor device according to the prior art.
또한, 본 발명은 종래기술에 따른 반도체 소자에서 발생하는 인접한 게이트 전극들 간의 전기적인 단락을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 또 다른 목적이 있다. Another object of the present invention is to provide a method of forming a device isolation layer of a semiconductor device capable of preventing an electrical short circuit between adjacent gate electrodes generated in a semiconductor device according to the prior art.
본 발명의 일측면에 따르면, 필드영역과 액티브영역으로 정의되는 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계와, 상기 패드 질화막 중 상기 필드영역에 대응되는 부위를 식각하여 홈을 형성하는 단계와, 전체 구조 상부에 스페이서용 산화막을 증착한 후 식각공정을 실시하여 상기 홈으로 노출되는 상기 패드 질화막의 양측벽에 스페이서를 형성하되, 상기 스페이서 하부에 상기 패드 질화막 및 상기 패드 산화막의 일부가 잔류하도록 하는 단계와, 상기 스페이서를 제거한 후 상기 필드영역에 대하여 산화공정을 실시하여 상기 반도체 기판 상에 열산화막을 형성하고, 상기 단계에서 상기 스페이서의 하부에 잔류하는 상기 패드 질화막에 버즈 비크 형태의 돌출부를 형성하는 단계와, 상기 열산화막과 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내부에 소자 분리막용 산화막을 매립한 후 상기 패드 질화막 및 상기 패드 산화막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 소자 분리막 형성방법을 제공한다. According to an aspect of the present invention, there is provided a semiconductor substrate including a field region and an active region, depositing a pad oxide film and a pad nitride film on the semiconductor substrate, and corresponding to the field region of the pad nitride film. Etching a portion to form a groove, depositing an oxide film for a spacer on the entire structure, and performing an etching process to form spacers on both sidewalls of the pad nitride layer exposed to the groove, wherein the pad is located below the spacer. Allowing a portion of the nitride film and the pad oxide film to remain, and performing an oxidation process on the field region after removing the spacer to form a thermal oxide film on the semiconductor substrate. Forming a protrusion in the form of a buzz beak on the pad nitride layer, and the thermal acid Forming a trench by etching a film and a portion of the semiconductor substrate; and forming a device isolation layer by embedding an oxide film for device isolation in the trench and removing the pad nitride layer and the pad oxide layer. It provides a formation method.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 11에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일 구성요소를 가리킨다. 1 to 11 are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals illustrated in FIGS. 1 to 11 indicate the same components having the same function.
도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(102)을 제공한다. 이때, 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])와 SC-1을 이용하여 실시하는 것이 바람직하다.Referring to FIG. 1, a semiconductor substrate 102 having an upper surface cleaned through a pretreatment cleaning process is provided. At this time, the pretreatment washing process is a mixture of DHF (Diluted HF; HF solution diluted with H 2 0 at a ratio of 50: 1) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O solution at a predetermined ratio). Solution) or BOE (Buffer Oxide Etchant; mixed solution of HF and NH 4 F diluted with H 2 O at a ratio of 100: 1 or 300: 1 [1: 4 to 1: 7]) and SC It is preferable to carry out using -1.
이어서, 반도체 기판(102) 상에 패드 산화막(104) 및 패드 질화막(106)을 순차적으로 증착한다. 이때, 패드 산화막(104)은 반도체 기판(102)의 상부 표면의 결정 결함 및 표면 처리를 위하여 750 내지 1000℃의 온도범위 내에서 건식산화방식 또는 습식산화방식을 이용한 산화공정을 실시하여 30 내지 300Å의 두께범위 내로 형성한다. 한편, 패드 질화막(106)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한 증착공정을 실시하여 300 내지 3000Å의 두께로 형성한다. Subsequently, the pad oxide film 104 and the pad nitride film 106 are sequentially deposited on the semiconductor substrate 102. In this case, the pad oxide film 104 is subjected to an oxidation process using a dry oxidation method or a wet oxidation method within a temperature range of 750 to 1000 ° C. for crystal defects and surface treatment of the upper surface of the semiconductor substrate 102. It is formed within the thickness range of. On the other hand, the pad nitride film 106 is formed to a thickness of 300 to 3000 Pa by performing a deposition process using a low pressure chemical vapor deposition (LPCVD) method.
도 2를 참조하면, 전체 구조 상부에 포토레지스트(photoresist; 미도시)를 도포한 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 필드영역(field region)이 개방되는 포토레지스트 패턴(미도시)을 형성한다. Referring to FIG. 2, a photoresist is applied over an entire structure, and then a photo region in which a field region is opened by sequentially performing an exposure process and a developing process using a photo mask. A resist pattern (not shown) is formed.
이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(106)을 식각한다. 이때, 식각공정은 건식식각방식으로 실시하며, 필드영역에서 패드 질화막(106)이 패드 산화막(104)의 상부 표면으로부터 30 내지 300Å의 두께로 잔류되도록 실시한다. 이로써, 필드영역에 대응되는 부위에서 마스크 질화막(106)에는 필드영역을 정의(define)하는 홈(130)이 형성된다. 이후, 식각 마스크로 이용되는 상기 포토레지스트 패턴은 스트립(strip) 공정을 실시하여 제거한다. Subsequently, an etching process using the photoresist pattern as an etching mask is performed to etch the pad nitride layer 106. In this case, the etching process is performed by a dry etching method, so that the pad nitride film 106 remains in the field region with a thickness of 30 to 300 kPa from the upper surface of the pad oxide film 104. As a result, grooves 130 defining the field region are formed in the mask nitride film 106 at the portion corresponding to the field region. Thereafter, the photoresist pattern used as an etching mask is removed by performing a strip process.
도 3을 참조하면, 전체 구조 상부에 스페이서용 산화막(미도시)을 증착한다. 그런 다음, 식각 마스크없이, 즉 노 마스크(no mask)로 블랭켓(blanket) 또는 에치백(etch back) 방식으로 식각공정을 실시하여 필드영역의 패드 질화막(106) 및 패드 산화막(104)을 식각한다. 이로써, 필드영역에서 반도체 기판(102)의 상부 표면이 노출되어 홀(140)이 형성된다. 또한, 도 2에서 형성된 홈(130)의 내부 방향으로 노출되는 패드 질화막(104)의 양측벽에 스페이서(108)가 50 내지 500Å의 두께로 형성된다. 그리고, 필드영역에서 스페이서(108)와 반도체 기판(102) 사이에는 패드 질화막(106) 및 패드 산화막(104)의 일부가 잔류된다. Referring to FIG. 3, an oxide film (not shown) for a spacer is deposited on the entire structure. Then, an etching process is performed by a blanket or etch back method without using an etching mask, that is, a no mask to etch the pad nitride film 106 and the pad oxide film 104 in the field region. do. As a result, the upper surface of the semiconductor substrate 102 is exposed in the field region to form the hole 140. In addition, spacers 108 are formed on both sidewalls of the pad nitride film 104 exposed in the inner direction of the groove 130 formed in FIG. In the field region, a part of the pad nitride film 106 and the pad oxide film 104 remain between the spacer 108 and the semiconductor substrate 102.
한편, 상기에서 식각공정을 실시하여 필드영역에서 패드 산화막(104)을 모두 제거하여 반도체 기판(102)의 상부 표면을 노출시켰으나, 이는 일례로서 패드 산화막(104)을 제거하지 않을 수도 있으며, 또는 반도체 기판(102)의 일부를 식각하여 소정의 반도체 기판(102)의 상부 표면으로부터 대략 30 내지 200Å의 깊이로 얕은 트렌치(shallow trench)를 형성할 수도 있다. 이러한 사항은 후속공정에 따라 적절히 선택되어질 수 있다. Meanwhile, the etching process is performed to remove all of the pad oxide film 104 in the field region to expose the upper surface of the semiconductor substrate 102. However, this may not remove the pad oxide film 104 as an example. A portion of the substrate 102 may be etched to form a shallow trench at a depth of approximately 30 to 200 microns from the top surface of the given semiconductor substrate 102. This may be appropriately selected in the subsequent process.
도 4를 참조하면, 필드영역에 대하여 습식식각방식으로 식각공정을 실시하여 스페이서(108)을 제거한다. 이때, 식각공정은 산화막 계열과 질화막 계열의 선택비가 우수한 식각용액을 이용하여 실시한다. 이로써, 도 3에서 홀(140) 내에 잔류된 패드 질화막(106) 및 패드 산화막(104)의 일부가 그대로 잔류된다. Referring to FIG. 4, an etching process is performed on the field region by wet etching to remove the spacers 108. In this case, the etching process is performed using an etching solution having excellent selectivity between oxide film series and nitride film series. As a result, a part of the pad nitride film 106 and the pad oxide film 104 remaining in the hole 140 in FIG. 3 remain.
이어서, 필드영역에서 홀(140) 내로 노출되는 반도체 기판(102)에 대하여 열산화공정을 실시하여 열산화막(110)을 형성한다. 이때, 열산화공정은 산소 분위기에서 700 내지 1100℃로 건식산화방식으로 실시한다. 이로써, 열산화막(110)은 50 내지 500Å의 두께로 형성된다. 또한, 홀(140) 내로 돌출되는 패드 질화막(106)의 돌출부(106a)는 버즈 비크(bird's beak) 형태로 열산화막(110) 상에 형성된다. Subsequently, a thermal oxidation process is performed on the semiconductor substrate 102 exposed in the hole 140 in the field region to form a thermal oxide film 110. At this time, the thermal oxidation process is carried out in a dry oxidation method at 700 to 1100 ℃ in an oxygen atmosphere. As a result, the thermal oxide film 110 is formed to a thickness of 50 to 500 kPa. In addition, the protrusion 106a of the pad nitride film 106 protruding into the hole 140 is formed on the thermal oxide film 110 in the form of a bird's beak.
도 5를 참조하면, 패드 질화막(106)을 식각 마스크로 이용한 식각공정을 실시하여 열산화막(110)과 반도체 기판(102)을 식각하여 트렌치(112)를 형성한다. 이때, 트렌치(112)는 반도체 기판(102)의 상부 표면으로부터 1000 내지 5000Å의 깊이로 형성한다. 한편, 트렌치(112) 상부의 양측 모서리에는 후속공정에 의한 모트의 발생을 억제하기 위하여 열산화막(110) 및 패드 질화막(106)의 돌출부(106a)의 일부가 그대로 잔류하도록 하는 것이 바람직하다. 또한, 상기 식각공정에 의해 패드 질화막(106)이 일정 두께로 식각될 수도 있다. Referring to FIG. 5, a trench 112 is formed by etching the thermal oxide film 110 and the semiconductor substrate 102 by performing an etching process using the pad nitride film 106 as an etching mask. At this time, the trench 112 is formed to a depth of 1000 to 5000 kPa from the upper surface of the semiconductor substrate 102. On the other hand, at both corners of the upper portion of the trench 112, in order to suppress the generation of the mort by the subsequent process, it is preferable to leave a part of the thermal oxidation film 110 and the protrusion 106a of the pad nitride film 106 as it is. In addition, the pad nitride layer 106 may be etched to a predetermined thickness by the etching process.
도 6을 참조하면, 트렌치(112)의 내부면에 대하여 희생 산화공정을 실시하여 희생 열산화막(114)을 형성한다. 이때, 상기 희생 산화공정은 700 내지 1100℃의 온도 범위내에서 실시한다. 이로써, 희생 열산화막(114)은 30 내지 300Å의 두께로 형성된다. Referring to FIG. 6, a sacrificial thermal oxide film 114 is formed by performing a sacrificial oxidation process on the inner surface of the trench 112. At this time, the sacrificial oxidation process is carried out in a temperature range of 700 to 1100 ℃. As a result, the sacrificial thermal oxide film 114 is formed to a thickness of 30 to 300 kPa.
도 7을 참조하면, 트렌치(112)의 내부면에 대하여 세정공정 또는 식각공정을 실시하여 희생 열산화막(114)을 제거한다. 이때, 희생 열산화막(114)은 증착 두께의 100 내지 300%로 제거해야 한다. 이를 위해, 세정공정 또는 식각공정은 SC-1(NH4OH/H2O2/H2O 용액이 1:5:50의 비율로 혼합된 용액)을 이용하여 40 내지 60℃의 온도범위 내에서 10분 동안 실시한 후 DHF(Diluted HF; 99:1의 비율로 H20로 희석된 HF용액)를 이용하여 180초동안 실시한다.Referring to FIG. 7, the sacrificial thermal oxide film 114 is removed by performing a cleaning process or an etching process on the inner surface of the trench 112. At this time, the sacrificial thermal oxide film 114 should be removed to 100 to 300% of the deposition thickness. To this end, the cleaning process or the etching process is in the temperature range of 40 to 60 ℃ using SC-1 (a solution in which the NH 4 OH / H 2 O 2 / H 2 O solution is mixed in a ratio of 1: 5: 50) After 10 minutes at DHF (Diluted HF; HF solution diluted with H 2 0 at a ratio of 99: 1) for 180 seconds.
이어서, 트렌치(112)의 내부면에 대하여 월 산화공정을 실시하여 희생 열산화막(114)이 제거된 부위에 월 열산화막(116)을 형성한다. 이때, 월 산화공정은 700 내지 1100℃의 온도 범위내에서 실시한다. 이로써, 월 열산화막(116)은 30 내지 300Å의 두께로 형성된다. Subsequently, a monthly oxidation process is performed on the inner surface of the trench 112 to form the monthly thermal oxide film 116 at a portion where the sacrificial thermal oxide film 114 is removed. At this time, the month oxidation step is carried out in a temperature range of 700 to 1100 ℃. As a result, the monthly thermal oxide film 116 is formed to a thickness of 30 to 300 kPa.
도 8을 참조하면, 전체 구조 상부, 즉 트렌치(112)의 내부면을 따라 라이너 질화막(liner nitride; 118)을 증착한다. 이때, 라이너 질화막(118)은 후속 열산화공정시 유발되는 산소가 내부로 확산되는 것을 방지하기 위하여 30 내지 300Å의 두께로 비교적 얇게 형성한다. 또한, 라이너 질화막(118)은 질화막 계열을 이용하여 형성하거나, DCS(SiH2Cl2)를 소오스로 하는 고온 산화막(Hot Temperature Oxide)을 이용하여 형성할 수도 있다.Referring to FIG. 8, a liner nitride 118 is deposited over the entire structure, ie, along the inner surface of the trench 112. At this time, the liner nitride film 118 is formed relatively thin with a thickness of 30 to 300 kPa in order to prevent the diffusion of oxygen caused during the subsequent thermal oxidation process. In addition, the liner nitride film 118 may be formed using a nitride film series, or may be formed using a hot temperature oxide having DCS (SiH 2 Cl 2 ) as a source.
한편, 상기에서 라이너 질화막(118)을 고온 산화막으로 형성할 경우에는 1000 내지 1100℃의 온도범위 내에서 질소(N2) 분위기로 20 내지 30분 동안 치밀화 공정을 더 실시할 수도 있다. 이때, 치밀화 공정은 고온 산화막의 조직을 치밀하게 하여 후속 식각공정시 식각 저항성을 높혀 모트의 형성을 억제함과 아울러 누설 전류(leakage current)를 방지하기 위함이다.Meanwhile, when the liner nitride film 118 is formed of a high temperature oxide film, the densification process may be further performed for 20 to 30 minutes in a nitrogen (N 2 ) atmosphere within a temperature range of 1000 to 1100 ° C. At this time, the densification process is to densify the structure of the high-temperature oxide film to increase the etching resistance during the subsequent etching process, to suppress the formation of the mort and to prevent leakage current.
도 9를 참조하면, 트렌치(112)가 갭 필링(gap filling)되도록 전체 구조 상부에 소자 분리막용 산화막으로 고밀도 플라즈마(High Density Plasam; 이하 'HDP'라 함) 산화막(120)을 증착한다. 이때, HDP 산화막(120)은 패드 질화막(106)을 덮도록 비교적 두껍게 형성한다. 그런 다음, HDP 산화막(120)의 특성을 높이기 위하여 1000 내지 1200℃의 고온에서 질소 분위기로 어닐(anneal) 공정을 실시할 수도 있다. Referring to FIG. 9, a high density plasma (HDP) oxide layer 120 is deposited on the entire structure of the device isolation layer so that the trench 112 is gap filled. In this case, the HDP oxide film 120 is formed relatively thick to cover the pad nitride film 106. Then, in order to increase the characteristics of the HDP oxide film 120, an annealing process may be performed in a nitrogen atmosphere at a high temperature of 1000 to 1200 ℃.
한편, 소자 분리막용 산화막으로는 HDP 산화막 대신에 O3-TEOS(TetraEthylOrtho Silicate Glass)을 사용하거나, CVD(Chemical Vapor Deposition) 방식을 이용한 증착공정이 가능한 산화물 계열의 물질을 사용할 수 있다. 예컨대, CVD 방식을 이용한 증착공정이 가능한 산화물 계열의 물질로 SOG(Sping On Glass), USG(Un-doped Silicate Glass), BPSG(Bron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorine Silicate Glass) 및 PETEOS(Plasma Enhanced TEOS)를 이용할 수 있다.Meanwhile, instead of the HDP oxide film, an oxide-based material capable of a deposition process using O 3 -TEOS (TetraEthylOrtho Silicate Glass) or CVD (Chemical Vapor Deposition) may be used as the oxide film for device isolation. For example, an oxide-based material capable of a deposition process using a CVD method is SOG (Sping On Glass), USG (Un-doped Silicate Glass), BPSG (Bron Phosphorus Silicate Glass), PSG (Phosphorus Silicate Glass), FSG (Fluorine Silicate) Glass) and PETEOS (Plasma Enhanced TEOS) are available.
이어서, 패드 질화막(106)을 정지층(stop layer)으로 이용한 평탄화공정을 실시하여 HDP 산화막(120)을 평탄화한다. 이때, 평탄화공정은 화학적 기계적 연마(Chemical Mechanical Polihing; 이하, 'CMP'라 함) 방식으로 실시하는 것이 바람직하다. 한편, 도시된 바와 같이 상기 평탄화공정시 도 11에서 형성되는 소자 분리막의 높이를 고려하여 패드 질화막(106)을 일정 두께만큼 더 연마할 수도 있다. Subsequently, the planarization process using the pad nitride film 106 as a stop layer is performed to planarize the HDP oxide film 120. At this time, the planarization process is preferably carried out by chemical mechanical polishing (hereinafter referred to as "CMP"). Meanwhile, in the planarization process, the pad nitride layer 106 may be further polished by a predetermined thickness in consideration of the height of the device isolation layer formed in FIG. 11.
이어서, HDP 산화막(120)에 대하여 습식식각방식으로 식각공정을 실시하여 원하는 높이를 갖는 HDP 산화막(120)을 형성한다. 이때, 식각공정을 적절히 조절하여 패드 산화막(104)의 양측벽에 형성된 라이너 질화막(118)의 일부가 노출되도록 하는 것이 바람직하다. 즉, 상기 식각공정을 실시하여 HDP 산화막(120)의 높이가 반도체 기판(102)의 상부 표면을 기준으로 하여 300 내지 500Å의 두께로 잔류하도록 한다. Subsequently, the HDP oxide layer 120 is etched by a wet etching method to form an HDP oxide layer 120 having a desired height. In this case, it is preferable to appropriately adjust the etching process so that a part of the liner nitride film 118 formed on both side walls of the pad oxide film 104 is exposed. That is, the etching process is performed such that the height of the HDP oxide film 120 remains at a thickness of 300 to 500 kW based on the upper surface of the semiconductor substrate 102.
도 10 및 도 11을 참조하면, 패드 산화막(104)을 식각 정지층으로 이용한 식각공정을 실시하여 패드 질화막(106)을 제거한다. 이때, 상기 식각공정은 식각용액으로 인산을 이용한 습식식각방식으로 실시한다. 그런 다음, 패드 산화막(104)을 제거하여 반도체 기판(102)을 노출시킨다. Referring to FIGS. 10 and 11, an etching process using the pad oxide film 104 as an etch stop layer is performed to remove the pad nitride film 106. In this case, the etching process is performed by a wet etching method using phosphoric acid as an etching solution. The pad oxide film 104 is then removed to expose the semiconductor substrate 102.
상기에서, 패드 산화막(104) 제거공정시 소자 분리막의 상부 모서리 부위의 실리콘이 완만하게 형성되면서 열산화막(110) 형성시 생성된 버즈 비크로 인해 열산화막(110)의 일부가 잔류되어 소자 분리막용 산화막이 반도체 기판(102)의 아래로 함몰하는 모트현상을 방지할 수 있다. In the above, when the pad oxide film 104 is removed, a portion of the thermal oxide film 110 remains due to a buzz bee generated during the formation of the thermal oxide film 110 while the silicon in the upper edge portion of the device isolation film is gently formed. It is possible to prevent the mott phenomenon in which the oxide film is recessed down the semiconductor substrate 102.
이어서, 반도체 기판(102)에 대하여 산화공정을 실시하여 패드 산화막(104)이 제거된 부위에 스크린 산화막(screen oxide; 122)을 형성한다. 그런 다음, 스크린 산화막(122)을 보호층으로 이용하여 웰 이온주입공정 및 문턱전압 이온주입공정을 실시하여 반도체 기판(102)에 웰 영역을 비롯한 불순물 영역(미도시)을 형성한다. Subsequently, an oxidation process is performed on the semiconductor substrate 102 to form a screen oxide 122 at a portion where the pad oxide film 104 is removed. Thereafter, a well ion implantation process and a threshold voltage ion implantation process are performed using the screen oxide film 122 as a protective layer to form an impurity region (not shown) including a well region in the semiconductor substrate 102.
이어서, 세정공정 또는 식각공정을 실시하여 스크린 산화막(122)을 제거한다. 이때, 세정공정 및 식각공정은 SC-1(NH4OH/H2O2/H2O 용액이 1:5:50의 비율로 혼합된 용액)을 이용하여 40 내지 60℃의 온도범위 내에서 10분 동안 실시한 후 DHF(Diluted HF; 99:1의 비율로 H20로 희석된 HF용액)를 이용하여 180초동안 실시하는 것이 바람직하다. 그런 다음, 스크린 산화막(122)이 제거된 부위에 게이트 산화막(124)을 형성함으로써 소자 분리막이 형성된다.Subsequently, the screen oxide film 122 is removed by performing a cleaning process or an etching process. At this time, the cleaning process and the etching process using a SC-1 (solution mixed NH 4 OH / H 2 O 2 / H 2 O solution in the ratio of 1: 5: 50) within a temperature range of 40 to 60 ℃ After 10 minutes, it is preferably carried out for 180 seconds using DHF (Diluted HF; HF solution diluted with H 2 0 at a ratio of 99: 1). Then, the device isolation layer is formed by forming the gate oxide layer 124 at the portion where the screen oxide layer 122 is removed.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상 설명한 바와 같이, 본 발명에서는 소자 분리막 형성공정에 있어서 소자 분리막 영역에 대응되는 패드 질화막의 일부에 버즈 비크를 형성한 후 후속 소자 분리막 형성공정을 진행함으로써 후속 식각공정에 의해 트렌치 상부 모서리 부위에서 발생하는 모트 현상을 방지할 수 있다. As described above, in the present invention, in the device isolation film forming process, a buzz beak is formed on a part of the pad nitride film corresponding to the device isolation film region, and then a subsequent device isolation film forming process is performed to generate the trench at the upper corner of the trench by the subsequent etching process. The mort phenomenon can be prevented.
또한, 본 발명에서는 트렌치 상부 모서리 부위에서 발생하는 모트 현상을 방지함으로써 모서리 부위에서의 전계집중에 의한 접합 누설전류를 감소시켜 반도체 소자의 전기적 열화를 방지할 수 있다. In addition, in the present invention, by preventing the mott phenomenon occurring in the upper corner portion of the trench, the junction leakage current due to the electric field concentration at the corner portion may be reduced, thereby preventing electrical degradation of the semiconductor device.
또한, 본 발명에서는 모트가 발생하지 않는 소자 분리막을 형성함으로써 인접한 게이트 전극들 간의 전기적인 단락을 방지할 수 있다. In addition, in the present invention, an electrical short between adjacent gate electrodes can be prevented by forming an isolation layer in which no mott is generated.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 단면도들이다. 1 to 11 are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
102 : 반도체 기판 104 : 패드 산화막102 semiconductor substrate 104 pad oxide film
106 : 패드 질화막 108 : 스페이서106: pad nitride film 108: spacer
110 : 열산화막 112 : 트렌치110: thermal oxide film 112: trench
114 : 희생 산화막 116 : 월 산화막114: sacrificial oxide film 116: month oxide film
118 : 라이너 질화막 120 : HDP 산화막118: liner nitride film 120: HDP oxide film
122 : 스크린 산화막 124 : 게이트 산화막122: screen oxide film 124: gate oxide film
130 : 홈 140 : 홀130: home 140: hall
106a : 버즈 비크 형태의 돌출부 106a: Buzz bee shaped protrusion
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