KR100473113B1 - 반도체 장치의 커패시터 제조 방법 - Google Patents

반도체 장치의 커패시터 제조 방법 Download PDF

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Abstract

반도체 장치의 커패시터 제조 방법을 제공한다. 이 방법은 반도체기판 상에 하부 전극을 형성하고, 하부 전극 상에 알루미늄 산화막 및 티타늄 산화막을 차례로 형성한 후, 하부 전극의 상부에 배치되어 티타늄 산화막을 덮는 상부 전극을 형성하는 단계를 포함한다. 이때, 티타늄 산화막은 2 내지 50Å의 두께로 형성하고, 상부 전극 형성 공정은 150 내지 630℃의 온도에서 실시하는 것을 특징으로 한다. 또한, 티타늄 산화막의 두께가 증가할수록, 상부 전극 형성 공정의 온도는 감소하는 것이 바람직하다. 그 결과, 최소화된 누설전류 특성을 갖는 반도체 장치의 커패시터를 제조할 수 있다.

Description

반도체 장치의 커패시터 제조 방법{Method Of Fabricating A Capacitor Of Semiconductor Device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 차례로 적층된 알루미늄 산화막 및 티타늄 산화막을 커패시터 유전막으로 갖는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 반도체 장치에서 커패시터가 차지하는 수평적 면적은 감소하고 있다. 알려진 바와 같이, 커패시터의 정전 용량은 유전막의 유전율(permittivity) 및 커패시터 전극들의 면적에 비례한다. 따라서, 고집적화에 따른 상기 커패시터의 면적 감소는 상기 커패시터의 정전 용량을 감소시키는 원인이 된다. 이러한 정전 용량의 감소를 보상하기 위해, 높은 유전 상수를 갖는 절연막을 상기 커패시터의 유전막으로 사용하는 방법이 제시된다.
도 1은 일반적인 디램 메모리 장치의 셀 커패시터를 나타내는 공정 단면도이다.
도 1을 참조하면, 반도체기판(도시하지 않음)의 소정영역 상부에는, 하부면이 막힌 원통형의 하부 전극(40)이 배치된다. 상기 하부 전극(40)의 하부에는 상기 반도체기판을 덮는 층간절연막(10)이 배치된다. 또한, 상기 하부 전극(40)의 하부에는 상기 층간절연막(10)을 관통하는 콘택 플러그(20)가 배치된다. 이때, 상기 콘택 플러그(20)의 상부면은 상기 하부 전극(40)의 하부면에 접한다.
상기 층간절연막(10) 상에는 상기 하부 전극(40)보다 낮은 상부면을 가지면서 상기 하부 전극(40)의 하부 외벽을 덮는 지지 패턴(30)이 배치된다. 상기 하부 전극(40) 및 상기 지지 패턴(30)의 상부에는, 상기 하부 전극(40)의 상부를 지나는 상부 전극(60)이 배치된다.
상기 상부 전극(60) 및 상기 하부 전극(40)의 사이에는 커패시터 유전막(50)이 개재된다. 이때, 상기 커패시터 유전막(50)은 상기 하부 전극(40)의 표면을 균일한 두께로 덮고, 상기 지지 패턴(30)의 상부면으로 연장될 수도 있다.
한편, 종래 기술에 따를 경우, 상기 커패시터 유전막(50)은 실리콘 산화막 및 실리콘 질화막 중에서 선택된 적어도 한가지 물질막으로 형성한다. 하지만, 상기 실리콘 산화막 및 실리콘 질화막은, 앞서 설명한 반도체 장치의 고집적화에 따른 커패시터 정전 용량의 감소를 극복하기에는 낮은 유전 상수를 갖는 물질막들이다. 이에 따라, 한국 특허 10-1999-0025462에 개시된 바와 같이, 높은 유전 상수를 갖는 알루미늄 산화막 및 티타늄 산화막을 커패시터 유전막으로 사용하는 기술들이 제안되고 있다.
하지만, 상기 커패시터 유전막으로 상기 알루미늄 산화막 및 티타늄 산화막을 사용할 경우, 후속 공정의 온도에 따라 누설 전류 특성이 취약해지는 문제점이 있다.
도 2는 상부 전극 형성 공정의 공정 온도와 커패시터의 누설 전류 특성 사이의 관계를 나타내는 그래프이다.
도 2를 참조하면, 차례로 적층된 알루미늄 산화막 및 티타늄 산화막을 도 1에서 설명한 상기 커패시터 유전막(50)으로 사용하였다. 이때, 상기 알루미늄 산화막 및 티타늄 산화막은 각각 40Å 및 50Å의 두께로 형성하였다. 또한, 상기 상부 전극(60)은 다결정 실리콘 및 텅스텐을 각각 사용하였다.
상기 텅스텐은 500℃의 공정온도에서 실시되는 화학 기상 증착의 방법을 사용하여 형성하였다. 반면, 상기 다결정 실리콘은 화학 기상 증착의 방법으로 아멀퍼스 실리콘을 형성한 후, 상기 아멀퍼스 실리콘을 결정화시키기 위한 열처리 공정을 실시함으로써 형성하였다. 이때, 상기 열처리 공정은 650℃의 온도에서 실시되었다.
이때, 상기 상부 전극(60)으로 다결정 실리콘을 사용한 경우, 측정된 커패시터의 누설 전류는 인가된 전압이 2V일때 0.1 ㎀/Cell 이상이었다. 반면, 상기 상부 전극(60)으로 텅스텐을 사용한 경우, 누설전류는 동일 조건에서 1 fA/Cell 이하였다. 이러한 상기 누설 전류의 차이는 상기 상부 전극(60)을 형성하는 공정 온도의 차이에 원인을 갖는다.
한편, 후속 공정의 편의를 위해, 상기 상부 전극(60)은 다결정 실리콘으로 이루어지는 것이 바람직하다. 그런데, 상기 다결정 실리콘은 통상적으로 650℃에서 결정화되는 것으로 알려진다. 하지만, 위에서 설명한 것처럼, 650℃의 열처리 온도는 상기 커패시터의 누설 전류를 증가시키므로 상기 상부 전극(60)으로 다결정 실리콘을 사용하는 것은 제약을 받는다.
본 발명이 이루고자 하는 기술적 과제는 누설 전류를 최소화할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 알루미늄 산화막 및 티타늄 산화막을 커패시터 유전막으로 갖는 반도체 장치의 커패시터 제조 방법을 제공한다. 이 방법은 반도체기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에 알루미늄 산화막 및 티타늄 산화막을 차례로 형성한 후, 상기 하부 전극의 상부에 배치되어 상기 티타늄 산화막을 덮는 상부 전극을 형성하는 단계를 포함한다. 이때, 상기 티타늄 산화막은 2 내지 50Å의 두께로 형성하고, 상기 상부 전극 형성 공정은 150 내지 630℃의 온도에서 실시하는 것을 특징으로 한다.
상기 티타늄 산화막의 두께가 증가할수록, 상기 상부 전극 형성 공정의 온도는 감소하는 것이 바람직하다.
또한, 상기 알루미늄 산화막 및 상기 티타늄 산화막은 화학기상 증착 공정 또는 원자층 증착 공정을 통해 형성하는 것이 바람직하다. 이때, 상기 알루미늄 산화막은 적어도 35Å의 두께로 형성하는 것이 바람직하다.
상기 상부 전극은 티타늄 질화막, 다결정 실리콘, 텅스텐, 알루미늄 및 백금족 원소들 중에서 선택된 적어도 한가지 물질로 형성하는 것이 바람직하다.
바람직하게는, 상기 상부 전극을 형성하는 단계는 상기 티타늄 산화막 상에, 접착 도전막 및 상부 도전막을 차례로 형성한 후, 상기 상부 도전막 및 상기 접착 도전막을 차례로 패터닝하는 단계를 포함한다. 이때, 상기 접착 도전막은 결정 구조를 갖는 도전막으로 형성하고, 바람직하게는 티타늄 질화막으로 형성한다. 또한, 상기 상부 도전막은 다결정 실리콘, 텅스텐, 알루미늄 및 백금족 원소들 중에서 선택된 적어도 한가지 물질로 형성하는 것이 바람직하다. 특히, 상기 상부 도전막을 다결정 실리콘막으로 형성하는 단계는 상기 접착 도전막 상에 실리콘막을 형성한 후, 상기 실리콘막을 결정화하기 위해 상기 실리콘막을 열처리하는 단계를 포함한다. 이때, 상기 열처리 공정은 550 내지 630℃의 온도 범위에서 실시되는 것이 바람직하다. 상기 접착 도전막 및 상기 상부 도전막은 원자층 증착, 화학 기상 증착 및 물리 기상 증착의 방법 중에서 선택된 한가지 방법으로 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3 내지 도 5은 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정 단면도들이다.
도 3을 참조하면, 반도체기판(도시하지 않음) 상에 층간절연막(100) 및 하부 식각 정지막(110)을 차례로 형성한다. 상기 층간절연막(100)은 통상적인 방법으로 형성되는 소자분리막(도시하지 않음) 및 게이트 패턴(도시하지 않음)을 덮는다. 이어서, 상기 하부 식각 정지막(110) 및 상기 층간절연막(100)을 관통하는 도전성의 콘택 플러그(120)를 형성한다.
이후, 상기 콘택 플러그(120)를 포함하는 반도체기판 전면에 지지막(supporting layer, 130), 식각 정지막(etch stop layer, 140) 및 주형막(molding layer, 150)을 차례로 형성한다. 이때, 상기 주형막(150), 상기 식각 정지막(140) 및 상기 지지막(130)은 후속 하부 전극 형성 공정에서, 그 외형을 결정하는 주형(molding flask)의 역할을 하는 물질막들이다. 상기 주형막(150), 상기 식각정지막(140) 및 상기 지지막(130)을 차례로 패터닝하여, 상기 콘택 플러그(120)의 상부면을 노출시키는 개구부(155)를 형성한다. 상기 개구부(155) 형성을 위한 식각 공정은 상기 하부 식각정지막(110) 및 상기 콘택 플러그(120)에 선택성을 갖는 식각 레서피를 사용한, 이방성 식각의 방법으로 실시한다.
도 4를 참조하면, 상기 개구부(155)가 형성된 반도체기판 전면에, 하부 전극막(lower conductive layer, 도시하지 않음) 및 희생막(sacrificial layer, 도시하지 않음)을 차례로 형성한다. 이어서, 상기 주형막(150)이 노출될 때까지 상기 희생막 및 상기 하부 전극막을 평탄화 식각함으로써, 희생 패턴(sacrificial pattern) 및 하부 전극(lower electrode, 180)을 형성한다.
상기 평탄화 식각 공정은 화학 기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다. 이에 따라, 상기 하부 전극(180)은 상기 개구부(250)의 내벽을 덮고, 상기 희생 패턴은 상기 하부 전극(180)의 내부를 채운다. 이에 따라, 상기 하부 전극(180)은 아래면이 막힌 원통형의 모양을 갖고, 상기 희생 패턴은 상기 하부 전극(180)을 채우는 원기둥의 모양을 갖는다.
상기 하부 전극(180) 및 상기 식각 정지막(140)에 대해 선택비를 갖는 식각 레서피를 사용하여, 상기 주형막(150) 및 상기 희생 패턴을 제거한다. 상기 제거 공정은 등방성 식각의 방법, 바람직하게는 습식 식각의 방법으로 실시한다. 통상적으로 상기 주형막(150) 및 상기 희생 패턴은 산화막으로 이루어지므로, 상기 제거 공정은 불산(HF)을 포함하는 식각액을 사용하는 것이 바람직하다. 이에 따라, 상기 식각 정지막(140) 및 상기 하부 전극(180)이 노출된다.
도 5를 참조하면, 상기 주형막(150) 및 상기 희생 패턴이 제거된 반도체 기판 전면에, 커패시터 유전막(250)을 형성한다.
종래 기술에서 설명한 것처럼, 반도체 장치의 고집적화 추세에 따른 커패시터의 면적 감소때문에, 커패시터의 정전 용량을 확보하는 것이 요구된다. 이를 위하여, 상기 커패시터 유전막(250)은 차례로 적층된 알루미늄 산화막(200) 및 티타늄 산화막(210)으로 형성한다. 상기 알루미늄 산화막(200) 및 상기 티타늄 산화막(210)은 화학 기상 증착 또는 원자층 적층의 방법으로 형성하는 것이 바람직하다.
상기 알루미늄 산화막(200) 및 상기 티타늄 산화막(210)은 종래 기술에서 사용되는 실리콘 산화막에 비해 높은 유전 상수를 갖는 물질막이다. 특히, 상기 알루미늄 산화막(200)은 밴드 갭(band gap)이 크기 때문에, 누설 전류를 차단하는 특성이 우수한 장점을 갖는다. 하지만, 상기 알루미늄 산화막(200)은 상기 티타늄 산화막(210)에 비해서는 낮은 유전 상수를 갖는다. 또한, 상기 티타늄 산화막(210)은 높은 유전 상수를 갖지만, 누설 전류를 차단하는 특성은 상기 알루미늄 산화막(200)에 비해 떨어지는 물질막이다.
하지만, 상기 커패시터 유전막(250)은 상기 알루미늄 산화막(200) 및 상기 티타늄 산화막(210) 중 선택된 한가지를 사용하는 경우에 보다, 이들을 조합하는 것이 누설 전류 및 정전 용량을 모두 고려할 때 바람직하다. 상기 물질막들의 조합은 상기 알루미늄 산화막(200)과 상기 티타늄 산화막(210)이 차례로 적층된 구조를 갖도록 형성하는 것이 바람직하다.
도 6은 알루미늄 산화막의 두께에 따른 커패시터 누설 전류의 특성을 나타내는 그래프이다.
도 6을 참조하면, 상기 알루미늄 산화막(200) 및 상기 티타늄 산화막(210)의 두께 변화에 따른 커패시터의 누설전류를 측정하였다.
상기 알루미늄 산화막(200)의 두께가 30Å인 경우, 30, 50 및 70Å로 변화하는 상기 티타늄 산화막(210)의 두께에 관계없이, 단위 셀당 누설 전류는 인가 전압 2V에서 1 fA/Cell 이상으로 측정되었다(3).
반면, 상기 알루미늄 산화막(200)의 두께가 35Å인 경우, 단위 셀당 누설 전류는 전압 2V에서 대략 1 fA/Cell 이하로 측정되었다(4). 이 경우, 30, 50 및 70Å로 변화하는 상기 티타늄 산화막(210)의 두께는 상기 누설 전류의 크기에 영향을 주지만, 그 영향이 크지는 않았다.
상기 알루미늄 산화막(200)의 두께가 40Å이고 상기 티타늄 산화막(210)의 두께가 50Å인 경우, 단위 셀당 누설 전류는 전압 2V에서 대략 0.1 fA/Cell로 측정되었다(5).
또한, 상기 티타늄 산화막(210)없이 상기 알루미늄 산화막(200) 만의 두께가 50Å인 경우, 단위 셀당 누설 전류는 전압 2V에서 대략 0.1 fA/Cell로 측정되었다(6). 이는 상기 알루미늄 산화막(200)의 두께가 40Å인 경우(5, 티타늄 산화막(210)의 두께: 50Å)와 유사한 결과이다. 이러한 결과로부터 상기 커패시터 유전막(250)으로 상기 티타늄 산화막(210)이 사용될 경우, 상기 알루미늄 산화막(200)의 두께를 감소시킬 수 있다는 사실을 알 수 있다. 즉, 상기 알루미늄 산화막(200)만을 사용하는 경우보다, 상기 티타늄 산화막(210)을 포함하는 이중막의 경우가 더 우수한 누설 전류 차단 특성을 갖는다는 것을 알 수 있다.
하지만, 상기 커패시터 유전막(250)의 누설 전류는 통상적으로 1fA/Cell 이하인 것이 바람직하다. 따라서, 상기 알루미늄 산화막(200)의 두께는 적어도 35Å이상인 것이 바람직하다.
다시 도 5를 참조하면, 상기 커패시터 유전막(250) 상에 접착 도전막(300)을 형성한다. 상기 접착 도전막(300)은 결정 구조를 갖는 도전성 물질막으로 형성하며, 바람직하게는 티타늄 질화막으로 형성한다. 상기 접착 도전막(300)을 포함하는 반도체기판 전면에, 상부 도전막(310)을 형성한다. 상기 상부 도전막(310)은 다결정 실리콘, 텅스텐, 알루미늄 및 백금족 원소들 중에서 선택된 적어도 한가지 물질로 형성한다.
상기 접착 도전막(300)은 상기 커패시터 유전막(250)과 상기 상부 도전막(310) 사이의 접착력을 개선함과 아울러, 이들 사이에 불필요한 반응을 방지하기 위한 물질막이다. 이를 위해, 앞서 설명한 것처럼, 상기 접착 도전막(300)은 실리콘 질화막 및 실리콘 산화막에 대해 우수한 접착력을 갖는 티타늄 질화막으로 형성한다.
종래 기술에서 설명한 것처럼, 상부 전극 형성 공정에 적용되는 고온 공정은 상기 커패시터의 누설 전류를 증가시키는 원인이 된다. 따라서, 상기 접착 도전막(300) 및 상기 상부 도전막(310) 형성 공정은 150 내지 630℃의 공정 온도에서 실시하는 것이 바람직하다.
상기 접착 도전막(300)으로 화학 기상 증착 방법에 의해 형성되는 티타늄 질화막을 사용할 경우, 형성 공정의 온도는 통상적으로 300℃이다. 또한, 상기 상부 도전막(310)으로 텅스텐, 알루미늄 또는 백금족 원소와 같은 금속을 사용할 경우, 그 형성 온도는 300 내지 500℃ 이다. 특히 물리적 증착 방법을 사용할 경우, 그 형성 온도는 더욱 낮아질 수 있다.
그런데, 상기 상부 도전막(310)으로 다결정 실리콘을 사용할 경우, 화학 기상 증착 공정을 사용한 형성 방법이 사용된다. 상기 화학 기상 증착 공정에 따른 다결정 실리콘막 형성 단계는 상기 접착 도전막(300) 상에 아멀퍼스 실리콘을 증착한 후, 이를 열처리하여 결정화시키는 단계를 포함한다. 한편, 종래 기술의 경우 상기 아멀퍼스 실리콘의 결정화를 위한 열처리 공정은, 일반적으로 알려진 실리콘의 결정화 온도인 650℃에서 실시된다. 하지만, 앞서 설명한 바와 같이, 상기 상부 도전막(310) 형성 공정이 650℃에서 실시될 경우, 상기 커패시터의 누설 전류가 증가하는 문제점이 있다. 이에 따라, 종래 기술에 따를 경우 상기 상부 도전막(310)으로 다결정 실리콘을 사용하는 것은 바람직하지 못하다.
하지만, 앞서 설명한 바와 같이, 결정 구조를 갖는 도전막인 상기 접착 도전막(300) 상에 다결정 실리콘을 형성할 경우, 상기 결정화를 위한 열처리 공정의 온도를 낮출 수 있다. 아래 도 7에서는 측정된 실험 결과를 토대로, 이러한 현상을 더 자세하게 설명한다.
도 7은 다결정 실리콘막이 결정화되는 온도를 확인하기 위한, XRDX-Ray Diffractometer) 분석 결과를 나타내는 그래프이다. 상기 XRD 분석은 시료 물질로부터 산란된 엑스선을 소위 브래그 법칙(Bragg's law)을 사용하여 분석함으로써, 시료 물질의 상(phase)과 결정 구조를 알아내는 분석 방법이다. 상기 시료 물질이 결정 구조를 가질 경우, 상기 엑스선은 소정의 밀러 상수(miller index)에 상응하는 결정 방향에서 보강 간섭을 일으킨다. 이러한 보강 간섭에 상응하는 방향에서는 산란된 엑스선의 강도(intensity)가 강하기때문에, 측정 그래프에서는 피크(peak)로 나타난다.
도 7을 참조하면, 실리콘 산화막 및 티타늄 질화막 상에 아멀퍼스 실리콘을 형성한 후, 580℃에서 열처리하였다. XRD 분석 결과에 따르면, 실리콘 산화막 상에 형성된 실리콘은 580℃에서 결정화되지 않았다(8). 반면, 티타늄 질화막 상에 형성된 실리콘은 동일한 580℃의 온도에서 결정화되는 것으로 확인되었다(7). 특히 300℃에서 형성된 상기 티타늄 질화막의 피크는 상기 티타늄 질화막이 결정 구조를 갖는다는 사실을 나타낸다.
이러한 분석 결과의 차이로부터, 결정 구조를 갖는 물질막 상에 형성된 아멀퍼스 실리콘이 결정 구조를 갖지 않는 물질막의 상부에서보다 더 낮은 온도에서 결정화됨을 유추할 수 있다. 따라서, 이러한 현상을 이용할 경우 아멀퍼스 실리콘을 결정화하기 위한 열공정의 온도를 580℃까지 낮출 수 있으며, 그 결과 종래 기술에서 설명한 열처리에 따른 커패시터의 누설 전류 문제를 예방할 수 있다.
다시 도 5를 참조하면, 상기 상부 도전막(310) 및 상기 접착 도전막(300)을 차례로 패터닝하여, 상기 커패시터 유전막(250)의 상부면을 노출시킨다. 이에 따라, 상기 하부 전극(180)의 상부를 지나는 접착 패턴 및 상부 도전 패턴으로 구성된 상부 전극(도시하지 않음)이 형성된다. 이에 더하여, 상기 커패시터 유전막(250)은 상기 상부 전극 형성을 위한 패터닝 공정에서 패터닝될 수도 있다.
한편, 상기 아멀퍼스 실리콘의 결정화를 위한 상기 열처리 공정은 상기 커패시터 유전막(250)에 사용된 상기 티타늄 산화막(210)의 두께에 따라 그 공정 온도를 조절하는 것이 바람직하다. 도 8은 상기 티타늄 산화막(210)의 두께 및 후속 열공정의 온도에 따른, 반도체 장치의 커패시터 누설 전류 특성을 나타내는 그래프이다.
도 8을 참조하면, 상기 티타늄 산화막(210)을 형성한 이후 실시되는 후속 공정의 온도가 600 내지 650℃인 경우, 상기 티타늄 산화막(210)의 두께가 두꺼울수록 누설 전류의 크기가 증가하는 경향을 보였다. 따라서, 상기 티타늄 산화막(210)의 두께가 증가할 경우, 후속 열처리 공정은 더 낮은 공정 온도에서 실시되는 것이 바람직하다.
또한, 도 2에서 설명한 바와 같이, 후속 공정의 온도가 650℃인 경우 커패시터의 누설 전류가 급격하게 증가함을 알 수 있다. 따라서, 바람직한 커패시터의 누설 전류 상한값인 1fA 이하이도록, 상기 상부 전극 형성 공정을 포함하는 후속 공정의 온도는 630℃ 이하인 것이 바람직하다. 하지만, 앞서 설명한 것처럼, 상기 티타늄 산화막(210)의 두께가 증가할 수록 후속 공정의 온도는 감소하는 것이 바람직하다. 예를 들면, 상기 티타늄 산화막(210)의 두께가 각각 10, 20, 30 및 50Å인 경우, 후속 공정의 온도 상한은 각각 630, 600, 580 및 550℃인 것이 바람직하다.
정리하면, 상기 커패시터 유전막(250)으로 차례로 적층된 알루미늄 산화막(200) 및 티타늄 산화막(210)이 사용될 경우, 상기 상부 전극 형성 공정을 포함하는 후속 공정은 630℃이하에서 실시되어야 한다. 이러한 후속 공정의 온도의 상한값은 상기 티타늄 산화막(210)이 두께가 증가할 수록 감소하는 것이 바람직하다. 또한, 상기 상부 도전막(310)으로 다결정 실리콘을 사용할 경우, 결정 구조를 갖는 상기 접착 도전막(300) 상에 상기 다결정 실리콘막을 형성함으로써, 결정화를 위한 열처리 공정의 온도를 낮출 수 있다.
본 발명에 따르면, 알루미늄 산화막 및 티타늄 산화막으로 구성된 커패시터 유전막을 갖는 반도체 장치의 커패시터 제조 방법을 제공한다. 특히, 상기 커패시터의 누설 전류를 최소화할 수 있는 반도체 장치의 커패시터 제조 방법을 제공한다. 이러한 커패시터의 누설 전류의 최소화를 통해, 저전력 및 고성능의 특성을 갖는 반도체 장치를 제조할 수 있다.
도 1은 일반적인 반도체 장치의 커패시터를 나타내는 공정 단면도이다.
도 2는 상부 전극의 물질 종류에 따른 커패시터의 누설 전류 특성을 나타내는 그래프이다.
도 3 내지 도 5은 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정 단면도들이다.
도 6은 알루미늄 산화막의 두께에 따른 커패시터 누설 전류의 특성을 나타내는 그래프이다.
도 7은 다결정 실리콘막이 결정화되는 온도를 확인하기 위한, XRD 분석 결과를 나타내는 그래프이다.
도 8은 티타늄 산화막의 두께 및 후속 열공정의 온도에 따른, 반도체 장치의 커패시터 누설 전류 특성을 나타내는 그래프이다.

Claims (19)

  1. 반도체기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 알루미늄 산화막을 형성하는 단계;
    상기 알루미늄 산화막 상에 티타늄 산화막을 형성하는 단계; 및
    상기 하부 전극의 상부에 배치되어 상기 티타늄 산화막을 덮는 상부 전극을 형성하는 단계를 포함하되,
    상기 티타늄 산화막은 2 내지 50Å의 두께로 형성하고,
    상기 상부 전극 형성 공정은 150 내지 630℃의 온도에서 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 상부 전극을 형성하는 단계의 온도 상한은 상기 티타늄 산화막의 두께가 증가할수록 감소하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 알루미늄 산화막은 화학기상 증착 공정 또는 원자층 증착 공정을 통해 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 티타늄 산화막은 화학기상 증착 공정 또는 원자층 증착 공정을 통해 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 상부 전극은 티타늄 질화막, 다결정 실리콘, 텅스텐, 알루미늄 및 백금족 원소들 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 상부 전극을 형성하는 단계는
    상기 티타늄 산화막 상에, 접착 도전막 및 상부 도전막을 차례로 형성하는 단계; 및
    상기 상부 도전막 및 상기 접착 도전막을 차례로 패터닝하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법.
  8. 제 7 항에 있어서,
    상기 접착 도전막은 결정 구조를 갖는 도전막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  9. 제 7 항에 있어서,
    상기 접착 도전막은 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  10. 제 7 항에 있어서,
    상기 상부 도전막은 다결정 실리콘, 텅스텐, 알루미늄 및 백금족 원소들 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  11. 제 10 항에 있어서,
    상기 상부 도전막을 다결정 실리콘막으로 형성하는 단계는
    상기 접착 도전막 상에 화학 기상 증착의 방법으로 실리콘막을 형성하는 단계; 및
    상기 실리콘막을 결정화하기 위해 상기 실리콘막을 열처리하는 단계를 포함하되, 상기 열처리 온도는 550 내지 630℃의 범위인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  12. 제 7 항에 있어서,
    상기 접착 도전막 및 상기 상부 도전막은 원자층 증착, 화학 기상 증착 및 물리 기상 증착의 방법 중에서 선택된 한가지 방법으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  13. 제 1 항에 있어서,
    상기 상부 전극을 형성한 후, 열처리 공정을 실시하는 단계를 더 포함하는 반도체 장치의 커패시터 제조 방법.
  14. 제 13 항에 있어서,
    상기 열처리 공정은 500 내지 630℃의 범위에서 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  15. 제 13 항에 있어서,
    상기 열처리 공정의 상한 온도는 상기 티타늄 산화막의 두께가 증가할수록 감소하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  16. 제 13 항에 있어서,
    상기 티타늄 산화막의 두께가 2 내지 10Å인 경우, 상기 열처리 공정의 온도는 630℃이하에서 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  17. 제 13 항에 있어서,
    상기 티타늄 산화막의 두께가 10 내지 20Å인 경우, 상기 열처리 공정의 온도는 600℃이하에서 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  18. 제 13 항에 있어서,
    상기 티타늄 산화막의 두께가 20 내지 30Å인 경우, 상기 열처리 공정의 온도는 580℃이하에서 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  19. 제 13 항에 있어서,
    상기 티타늄 산화막의 두께가 30 내지 50Å인 경우, 상기 열처리 공정의 온도는 550℃이하에서 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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