KR0166040B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판에 콘택되는 도전층을 형성하고 그 상부에 알콕사이드로 만들어지며 많은 기공이 함유된 졸용액을 열산화시켜 산화막을 형성한 다음, 이를 이용한 식각공정으로 표면에 요철이 형성되어 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 고집적화에 충분한 정전용량을 가지는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.
Description
제1a도 내지 제1c도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 명칭
11 : 반도체기판 13 : 하부절연층
15 : 콘택홀 17 : 다결정실리콘막
19 : 산화막 21 : 감광막패턴
23 : 기공
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에서 캐패시터의 정전용량을 확보하기위하여 반도체기판에 콘택된 도전층 상부에 알콕사이드 (alkoxide)를 이용하여 만든 졸 (sol) 용액을 얇게 도포하고 열공정을 실시함으로써 형성된 산화막을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.
그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게 한다.
그리고, 스택 (stack) 형 또는 실린더형으로 저장전극을 형성하고 유전체막과 플레이트전극을 형성하여 캐패시터를 형성하였다. 그러나, 반도체소자가 고집적됨에따른 충분한 정전용량을 가질 수 없어 반도체소자의 고집적화를 어렵게 하고 이에 따른 반도체소자의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 반도체기판에 콘택되는 도전층을 형성하고 그 상부에 알콕사이드로 만들어지며 많은 기공이 함유된 졸용액을 열산화시켜 산화막을 형성한 다음, 이를 이용한 식각공정으로 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위해 본 발명에 다른 반도체소자의 캐패시터 제조방법의 특징은, 반도체기판 예정된 부분에 접속되는 저장전극용 도전층을 형성하는 공정과, 상기 도전층 상부에 알콕사이드를 이용한 졸용액을 도포하는 공정과, 상기 졸용액을 열처리하여 다수의 기공이 형성된 산화막을 형성하는 공정과, 상기 기공이 형성된 산화막을 마스크로하여 상기 도전층을 습식방법으로 부분식각함으로써 표면에 다수의 요철을 형성하는 공정과, 상기 산화막을 제거하는 공정과, 상기 도전층을 저장전극마스크를 이용한 식각공정으로 식각하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1c도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.
제1a도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 소자분리절연막(도시안됨), 게이트전극(도시안됨) 및 불순물 확산영역(도시안됨)이 형성된 것이다.
그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 하부절연층(13)을 식각함으로써 콘택홀(15)을 형성한다. 그리고, 상기 콘택홀(15)을 통하여 상기 반도체기판(11)의 예정된 부분에 다결정실리콘막(17)을 형성한다. 이때, 상기 다결정실리콘막(17)은 도전체로서, 폴리사이드 또는 이와 유사한 전도물질로 형성한다.
그 후에, 상기 다결정실리콘막(17) 상부에 산화막(19)을 형성한다. 이때, 상기 산화막(19)은 알콕사이드를 이용하여 만든 졸용액을 얇게 도포하고 열공정을 실시하여 다수의 기공(23)이 형성된 것이다. 여기서, 상기 열공정의 온도를 적절히 조절하여 상기 기공(23)의 수를 증가시킬 수 있다. 이때, 상기 알콕사이드는 실리콘 알콕사이드, 알루미늄 알콕사이드 또는 지르코늄 알콕사이드가 사용된 것이다. 그리고, 상기 졸용액은 스핀코팅 (spin coating) 방법으로 형성할 수도 있다.
여기서, 상기 실리콘 알콕사이드를 이용하여 졸용액을 형성하는 경우, 열공정 후에 형성되는 실리콘산화막은 270 내지 330 ℃ 의 온도에서 열공정을 실시하여 다수의 기공이 형성된다.
제1b도를 참조하면, 상기 산화막(19)을 마스크로하여 상기 다결정실리콘막(17)을 습식방법으로 식각하여 상기 다결정실리콘막(17)을 요철형상으로 형성한다. 그리고, 상기 산화막(19)을 제거한다. 이때, 상기 산화막(19) 제거공정은 상기 다결정실리콘막(17)과의 식각선택비 차이를 이용한 습식방법으로 실시된다.
그 다음에, 상기 다결정실리콘막(17) 상부에 감광막패턴(21)을 형성한다. 이때, 상기 감광막패턴(21)은 저장전극마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.
제1c도를 참조하면, 상기 감광막패턴(21)을 마스크로하여 상기 다결정실리콘막(17)을 식각한다. 그리고, 상기 감광막패턴(21)을 제거함으로써 표면적이 증가된 저장전극을 형성한다.
후공정에서, 상기 저장전극 표면에 유전체막(도시안됨)과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다. 이때, 상기 유전체막은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막은 NO 또는 ONO 복합구조로 형성된 것이다. 그리고, 상기 플레이트전극은 다결정실리콘, 폴리사이드 또는 이와 유사한 전도물질로 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판에 콘택되는 도전층을 형성하고 그 상부에 알콕사이드로 만들어진 졸용액을 열산화시켜 많은 기공이 함유된 산화막을 형성한 다음, 이를 이용한 식각공정으로 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 고집적화에 충분한 정전용량을 가지는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 잇점이 있다.
Claims (6)
- 반도체기판 예정된 부분에 접속되는 저장전극용 도전층을 형성하는 공정과, 상기 도전층 상부에 알콕사이드를 이용한 졸용액을 도포하는 공정과, 상기 졸용액을 열처리하여 다수의 기공이 형성된 산화막을 형성하는 공정과, 상기 기공이 형성된 산화막을 마스크로하여 상기 도전층을 습식방법으로 부분식각함으로써 표면에 다수의 요철을 형성하는 공정과, 상기 산화막을 제거하는 공정과, 상기 도전층을 저장전극마스크를 이용한 식각공정으로 식각하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 도전층은 다결정실리콘막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 알콕사이드는 실리콘 알콕사이드, 알루미늄 알콕사이드 또는 지르코늄 알콕사이드가 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 산화막의 기공은, 졸용액의 열처리공정 온도를 조절함으로써 기공의 수를 가감할 수 있는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 산화막은 상기 도전층과의 식각선택비 차이를 이용한 습식방법으로 제거되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항 또는 제 4 항에 있어서, 상기 열처리공정은 270∼330 ℃ 정도의 온도에서 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
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| KR1019940039013A KR0166040B1 (ko) | 1994-12-29 | 1994-12-29 | 반도체소자의 캐패시터 제조방법 |
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| KR1019940039013A KR0166040B1 (ko) | 1994-12-29 | 1994-12-29 | 반도체소자의 캐패시터 제조방법 |
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| KR960026843A KR960026843A (ko) | 1996-07-22 |
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| KR100332130B1 (ko) * | 1995-12-12 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체소자의전하저장전극형성방법 |
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1994
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