KR100468834B1 - Single electron transistor using oxidation process and manufacturing method - Google Patents
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Abstract
본 발명은 금속 혹은 반도체 세선(wire)에 SPM(scanning probe microscopy)을 이용하여 수십nm 폭의 산화막을 형성하는 나노미터 단위의 산화 공정을 이용한 단일전자 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명에 따른 단일전자 트랜지스터는 리프트-오프(Lift-off) 공정이나 식각(etching) 공정을 통해 얻은 금속 혹은 반도체 박막 세선(wire)에(패턴에) SPM(scanning probe microscopy)을 이용하여 수십nm 폭의 산화막을 형성한 후 그 산화막에 5 nm 이하의 알갱이(granular) 모양의 nm 단위의 결정립 들을 형성시켜 단일전자 트랜지스터를 제조함으로써, 이 들 nm 단위의 결정립들이 단일전자 트랜지스터의 아일런드(island)로 작용하여 상온 작동이 가능하며, 제작이 용이하다. 또한, 터널 장벽이 공기이므로 터널 장벽의 열화가 없어 오랫동안 신뢰성 있는 소자로서 작동한다. 더욱이 소스와 드레인 사이를 수십 nm 크기로 제어할 수 있어 수십 마이크로 암페어 의 비교적 큰 전류값을 얻을 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a single electron transistor using a nanometer oxidation process for forming an oxide film of several tens of nm width using a scanning probe microscopy (SPM) on a metal or semiconductor wire, and a method of manufacturing the same. The single-electron transistor according to the present invention uses a scanning probe microscopy (SPM) on a metal or semiconductor thin film (pattern) obtained through a lift-off process or an etching process to obtain several tens of nm. After forming an oxide film having a width, grains of 5 nm or less granular nanometers are formed on the oxide film to form a single-electron transistor, whereby the grains of these nm units are islands of the single-electron transistor. It can operate at room temperature and is easy to manufacture. In addition, since the tunnel barrier is air, there is no deterioration of the tunnel barrier, and thus it operates as a reliable device for a long time. In addition, a few tens of nm can be controlled between the source and drain, resulting in a relatively large current value of tens of microamps.
Description
본 발명은 리프트-오프(Lift-off) 공정이나 식각(etching) 공정을 통해 얻은 금속 혹은 반도체 세선(wire)에 SPM(scanning probe microscopy)을 이용하여 수십nm 폭의 산화막을 형성하는 나노미터 단위의 산화 공정을 이용한 단일전자 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention is a nanometer unit that forms an oxide film of several tens of nm width by using a scanning probe microscopy (SPM) on a metal or semiconductor wire obtained through a lift-off process or an etching process. A single electron transistor using an oxidation process and a method of manufacturing the same.
도 1a 및 도 1b는 종래의 단일 전자 트랜지스터들의 개략적 수직 단면도이다. 종래의 단일 전자 트랜지스터는, 도 1a에 도시된 바와 같이, 임의의 두께의 SiO2 절연막(1b)를 갖는 실리콘 기판(1a) 상에 소스(source)(2)와 드레인(drain)(3) 사이에 2개의 터널 장벽(tunnel barrier)(5)을 만들어 아일런드(island)(4)를 형성시킨 구조이거나, 혹은 도 1b에 도시된 바와 같이, 임의의 두께의 SiO2 절연막(11b)를 갖는 실리콘 기판(11a) 상에 소스(12)와 드레인(13)을 형성한 후, 유전체(15) 속에 금속이나 반도체를 믈리적(예, PVD) 혹은 화학적(예, CVD) 증착을 통해 나노미터(nm) 크기인 알갱이(granular) 모양의 아일런드(14)를 형성시킨 구조이다.1A and 1B are schematic vertical cross-sectional views of a conventional single electronic transistor. A conventional single electron transistor is shown between source 2 and drain 3 on a silicon substrate 1a having a SiO 2 insulating film 1b of any thickness, as shown in FIG. 1A. Silicon having two tunnel barriers 5 formed therein to form islands 4, or as shown in FIG. 1B, having an SiO 2 insulating film 11b of any thickness; After the source 12 and the drain 13 are formed on the substrate 11a, a metal or a semiconductor is formed in the dielectric 15 through physical (eg, PVD) or chemical (eg, CVD) deposition. It is a structure in which granular islands 14 having a size of) are formed.
그러나, 참고 문헌 T.Wada etal Jpn.J.Appl.Phys 34,12B(1995)6961에 따르면, 도 1a에 도시된 바와 같은 단일 전자 트랜지스터의 경우 아일런드(15)의 크기를 나노미터 크기로 균일하게 제어하는 것이 매우 어렵다. 특히, 전자빔 리소그래피(E-beam lithography) 공정을 이용시 터널장벽을 형성키 위해 많은 공정을 거쳐야 하며 상온에서 작동하는 아일런드의 크기를 제어하는 것은 거의 불가능하다. 특히, K.Matsumoto et al Appl.Phys.Lett 68(1996)34에 따르면, SPM(scanning probe microscopy)을 응용할 경우 터널 장벽이 공기중에서 열화되기 때문에 단일 전자 트랜지스터의 작동 재현성이 전혀없다. 그리고 참고문헌 W.Chen etal Appl.Phys.Lett 66(1995)3383 및 A.Dutta etal Jpn.J.Appl.Phys 36,6B(1997)4038에 의하면, 도 1b에 도시된 바와 같은 단일 전자 트랜지스터의 경우, 아일런드(14)의 숫자를 결정하는 소스(12)와 드레인(13) 사이의 폭을 재현성 있게 제어하기도 어렵고 공정 자체도 복잡하여 제조상 어려움이 따른다. However, according to reference T. Wada et al Jpn. J. Appl. Phys 34,12B (1995) 6961, the size of the island 15 is uniform to nanometer size for a single electronic transistor as shown in FIG. Is very difficult to control. In particular, when using an E-beam lithography process, many processes are required to form a tunnel barrier, and it is almost impossible to control the size of the island operated at room temperature. In particular, according to K. Matsumoto et al Appl. Phys. Lett 68 (1996) 34, when scanning probe microscopy (SPM) is applied, the tunnel barrier is degraded in air, so there is no operational reproducibility of a single electron transistor. And according to references W. Chen et al Appl. Phys. Lett 66 (1995) 3383 and A. Dutta etal Jpn. J. Appl. Phys 36,6B (1997) 4038, the use of a single electronic transistor as shown in FIG. In this case, it is difficult to reproducibly control the width between the source 12 and the drain 13 determining the number of islands 14 and the manufacturing process is complicated because the process itself is complicated.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 금속 혹은 반도체 세선(wire)에 SPM(scanning probe microscopy)을 이용하여 수십nm 폭의 산화막을 형성한 후 그 산화막에 5 nm 이하의 알갱이(granular) 모양의 nm단위의 결정립 들을 형성시킴으로써 재현성 있는 단일전자 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention was devised to improve the above problems, and after forming an oxide film having a width of several tens nm using a scanning probe microscopy (SPM) on a metal or semiconductor wire, granularity of 5 nm or less on the oxide film (granular) It is an object of the present invention to provide a reproducible single-electron transistor and a method for manufacturing the same by forming grains having a unit of nm).
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단일전자 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 적층된 절연층; 상기 절연층 상에 소정 두께 이하의 금속박막으로 형성된 소스 및 드레인; 상기 절연층 상의 상기 소스 및 드레인 사이에 소정의 폭을 갖도록 형성된 금속 산화물층; 상기 금속 산화물층 상에 형성된 소정 크기의 아일런드들;을 구비하여 된 것을 특징으로 한다.In order to achieve the above object, a single electron transistor according to the present invention includes a semiconductor substrate; An insulating layer laminated on the semiconductor substrate; A source and a drain formed of a metal thin film having a predetermined thickness or less on the insulating layer; A metal oxide layer formed to have a predetermined width between the source and the drain on the insulating layer; And islands of a predetermined size formed on the metal oxide layer.
본 발명에 있어서, 상기 반도체 기판은 Si 기판이고, 상기 절연층은 SiO2 로 형성되며, 상기 금속박막은 50 nm 이하의 두께로 형성되며, 상기 금속 산화물층은 수십 nm 이하의 폭으로 형성되며, 상기 아일런드의 두께 및 크기는 각각 10nm 및 5 nm 이하이고 아일런드 간의 간격이 5nm 이하인 것이 바람직하다.In the present invention, the semiconductor substrate is a Si substrate, the insulating layer is formed of SiO 2 , the metal thin film is formed to a thickness of 50 nm or less, the metal oxide layer is formed to a width of several tens nm or less, The thickness and size of the island are preferably 10 nm and 5 nm or less, respectively, and the spacing between islands is 5 nm or less.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단일전자 트랜지스터의 제조 방법은, (가) 절연층이 형성된 반도체 기판 상에 소정 두께 이하의 금속박막을 증착하고 패터닝하여 소자 형성용 금속 패턴을 형성하는 단계; (나) 상기 소자 형성용 금속 패턴의 중앙부에 소정 폭을 산화시키는 금속 산화물층 형성단계; 및 (다) 상기 금속 산화물층 상에 소정 크기의 아일런드들을 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, in order to achieve the above object, a method of manufacturing a single electron transistor according to the present invention includes (a) depositing and patterning a metal thin film having a predetermined thickness or less on a semiconductor substrate on which an insulating layer is formed to form a metal pattern for forming an element. Forming; (B) a metal oxide layer forming step of oxidizing a predetermined width at a central portion of the element forming metal pattern; And (c) forming islands of a predetermined size on the metal oxide layer.
본 발명에 있어서, 상기 반도체 기판은 Si 기판이고, 상기 절연층은 상기 Si 기판 표면을 산화시키거나 SiO2 를 증착하여 형성되며, 상기 금속박막은 PVD법 혹은 CVD법으로 50 nm 이하의 두께로 증착하며, 상기 금속 패턴은 식각법 혹은 리프트-오프법으로 형성하며, 상기 금속 산화물층은 상기 금속 박막을 SPM으로 산화시키거나 혹은 리소그래피법을 이용하여 산화로에서 산화시켜 수십 nm 이하의 폭으로 형성하며, 상기 아일런드는 반도체 혹은 금속을 증착하면서 증착조건을 조절하여 두께 및 크기가 각각 10nm 및 5 nm 이하의 알갱이 모양으로 형성하는 것이 바람직하다.In the present invention, the semiconductor substrate is a Si substrate, the insulating layer is formed by oxidizing the surface of the Si substrate or by depositing SiO 2 , the metal thin film is deposited to a thickness of 50 nm or less by PVD method or CVD method The metal pattern is formed by an etching method or a lift-off method, and the metal oxide layer is formed by oxidizing the metal thin film by SPM or by oxidizing in an oxidation furnace using lithography to form a width of several tens of nm or less. In addition, the island is preferably formed in the shape of granules having a thickness and size of 10 nm and 5 nm or less by controlling deposition conditions while depositing a semiconductor or metal.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 단일전자 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 적층된 절연층; 상기 절연층 상에 소정 두께 이하의 반도체 박막에 소정 농도의 불순물을 도핑하여 형성된 소스 및 드레인; 상기 절연층 상의 상기 소스 및 드레인 사이에 소정의 폭을 갖도록 형성된 상기 반도체의 산화물층; 상기 산화물층 상에 형성된 소정 크기의 아일런드들;을 구비하여 된 것을 특징으로 한다.In addition, another single electron transistor according to the present invention to achieve the above object, a semiconductor substrate; An insulating layer laminated on the semiconductor substrate; A source and a drain formed by doping impurities of a predetermined concentration in the semiconductor thin film having a predetermined thickness or less on the insulating layer; An oxide layer of the semiconductor formed to have a predetermined width between the source and the drain on the insulating layer; And islands of a predetermined size formed on the oxide layer.
본 발명에 있어서, 상기 반도체 기판, 절연층 및 반도체 박막은 Si/SiO2/ /Si가 순차로 적층된 SOI 기판으로 형성되고, 상기 반도체 박막은 50 nm 이하의 두께로 형성되며, 상기 소스 및 드레인은 상기 반도체 박막에 n형 혹은 p형 불순물이 1020/cm3 농도로 도핑되어 형성되며, 상기 반도체 산화물층은 수십 nm 이하의 폭으로 형성되며, 상기 아일런드의 두께 및 크기는 각각 10nm 및 5 nm 이하이고, 아일런드 간의 간격이 5nm 이하인 것이 바람직하다.In the present invention, the semiconductor substrate, the insulating layer and the semiconductor thin film is formed of an SOI substrate in which Si / SiO 2 / / Si are sequentially stacked, the semiconductor thin film is formed to a thickness of 50 nm or less, the source and drain Is formed by doping n-type or p-type impurities to a concentration of 10 20 / cm 3 in the semiconductor thin film, and the semiconductor oxide layer is formed to a width of several tens of nm or less, and the thickness and size of the island are 10 nm and 5, respectively. It is preferable that it is nm or less and the spacing between islands is 5 nm or less.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 단일전자 트랜지스터의 제조 방법은, 소정값 이하의 두께를 갖는 SOI 기판 상부의 Si층을 패터닝하여 소자 형성용 Si 패턴을 형성하는 단계; 상기 Si 패턴의 소정 영역에 n형 불순물을 확산시켜 소스 및 드레인을 형성하는 단계; 상기 소스 및 드레인 사이에 소정 폭의 Si 패턴을 산화시켜 SiO2층을 형성하는 단계; 상기 SiO2층 상에 소정 크기의 아일런드들을 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, another method of manufacturing a single electron transistor according to the present invention in order to achieve the above object comprises the steps of: patterning the Si layer on the top of the SOI substrate having a thickness of less than a predetermined value to form a Si pattern for element formation; Diffusing n-type impurities in a predetermined region of the Si pattern to form a source and a drain; Oxidizing a Si pattern having a predetermined width between the source and the drain to form a SiO 2 layer; And forming islands of a predetermined size on the SiO 2 layer.
본 발명에 있어서, 상기 소스 및 드레인은 상기 Si 패턴의 소정 영역에 p형 불순물을 확산시켜 형성하고, 상기 소스 및 드레인은 상기 Si 패턴의 소정 영역에 n형 혹은 p형 이온을 주입시켜 형성하며, 상기 Si층은 50 nm 이하의 두께로 형성하며, 상기 SiO2층은 상기 Si 패턴을 SPM으로 산화시키거나 리소그래피법을 이용하여 산화로 속에서 산화시켜 수십 nm 이하의 폭을 갖도록 형성하며, 상기 아일런드는 반도체 혹은 금속을 증착하면서 증착 조건을 조절하여 두께 및 크기가 각각 10nm 및 5 nm 이하인 알갱이 모양으로 형성하는 것이 바람직하다.In the present invention, the source and drain are formed by diffusing p-type impurities in a predetermined region of the Si pattern, the source and drain are formed by implanting n-type or p-type ions into a predetermined region of the Si pattern, The Si layer is formed to a thickness of 50 nm or less, and the SiO 2 layer is formed to have a width of several tens nm or less by oxidizing the Si pattern in SPM or in an oxidation furnace using a lithography method. The run is preferably formed into granules having a thickness and a size of 10 nm and 5 nm or less by controlling deposition conditions while depositing a semiconductor or metal.
이하 도면을 참조하면서 본 발명에 따른 단일전자 트랜지스터 및 그 제조 방법을 상세하게 설명한다.Hereinafter, a single electron transistor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 단일전자 트랜지스터의 개략적인 수직 단면도이다. 도시된 바와 같이, 본 발명에 따른 단일전자 트랜지스터는, SiO2층(21b)이 형성된 Si 웨이퍼 기판(21) 상에 두께 50 nm 이하의 금속 박막으로 이루어진 소스(source)(22)와 드레인(drain)(23)이 구비되고, 그 사이에 동일한 두께의 금속 산화물층(24)이 수십 nm의 폭으로 형성되며, 이 금속 산화물층(24) 상에 나노미터(nm) 크기인 알갱이(granular) 모양의 아일런드(25)가 형성된 구조이다.2 is a schematic vertical cross-sectional view of a single electron transistor according to the present invention. As shown, the single electron transistor according to the present invention includes a source 22 and a drain 22 formed of a metal thin film having a thickness of 50 nm or less on the Si wafer substrate 21 on which the SiO 2 layer 21b is formed. 23, between which a metal oxide layer 24 having the same thickness is formed with a width of several tens of nm, and a granular shape having a nanometer size on the metal oxide layer 24 is formed. The island 25 is formed.
이상과 같은 구조의 단일전자 트랜지스터의 제조 방법은 다음과 같다.The manufacturing method of the single electron transistor of the above structure is as follows.
먼저, 표면이 임의 두께로 산화된 웨이퍼(wafer) 기판(21) 상에 도 3a에 도시된 바와 같이 두께 50 nm 이하의 금속 박막을 물리적(PVD) 혹은 화학적(CVD) 방법으로 증착한 다음, 식각에 의한 패터닝으로 소스, 드레인, 게이트(gate)가 될 금속 패턴(20)을 형성하거나, 혹은 리프트-오프 공정을 통해 표면이 산화된 Si 웨이퍼(21) 상에 50 nm 이하 두께의 금속 박막으로 소스, 드레인 및 게이트가 될 금속 패턴(20)을 형성한다. First, a metal thin film having a thickness of 50 nm or less is deposited by physical (PVD) or chemical (CVD) method, as shown in FIG. 3A, on a wafer substrate 21 whose surface is oxidized to an arbitrary thickness. Forming a metal pattern 20 to be a source, a drain, or a gate by patterning by a source, or as a metal thin film having a thickness of 50 nm or less on a Si wafer 21 whose surface is oxidized through a lift-off process A metal pattern 20 to be a drain and a gate is formed.
다음에, 도 3b에 도시된 바와 같이, 상기 방법들을 통해 형성된 소스와 드레인용 패턴(20) 사이의 중간 위치에 수십nm 폭의 금속 산화막(24)을 SPM(200)에 의해 형성하거나 혹은 리소그래피(lithography) 공정을 통해 산화로(oxidation furnace)에서 수십nm 폭의 산화막(24)을 형성한다.Next, as shown in FIG. 3B, a metal oxide film 24 having a width of several tens nm is formed by the SPM 200 or lithography at an intermediate position between the source and drain patterns 20 formed through the above methods. An oxide layer 24 having a width of several tens of nm is formed in an oxidation furnace through a lithography process.
다음에, 이와 같이 형성된 산화막(24)에, 도 3c에 도시된 바와 같이, 두께 10 nm 이하의 금속 혹은 반도체 박막을 증착하며 증착 조건을 조절하여 5 nm 이하의 알갱이 모양의 나노미터 단위의 결정(25)들을 형성한다.Next, as illustrated in FIG. 3C, a metal or semiconductor thin film having a thickness of 10 nm or less is deposited on the oxide film 24 formed as described above, and the deposition conditions are adjusted to have a grain-shaped nanometer unit crystal of 5 nm or less ( 25) form.
이와 같이 제작된 단일전자 트랜지스터에 있어서, 나노미터 단위의 결정들(25)을 아일런드로 이용하게 되는데, 아일런드와 아일런드 사이에는 약 5 nm 이하의 빈공간(hole)이 있다. 이 빈공간이 터널장벽으로 작용하게 되며 비교적 작은 캐패시턴스(capacitance) 값을 갖게 되어 상온 작동이 가능하며 소스(22)와 드레인(23) 사이의 거리(즉 산화물막(24)의 폭)을 작게하여 아일런드 숫자를 수 개로 제어하면 수십 마이크로 암페어(μA) 정도의 큰 전류값을 얻는다.In the single-electron transistor fabricated as described above, the nanometer-based crystals 25 are used as the island, and there is a hole of about 5 nm or less between the island and the island. This empty space acts as a tunnel barrier and has a relatively small capacitance value to allow room temperature operation and to reduce the distance between the source 22 and the drain 23 (that is, the width of the oxide film 24). By controlling the number of islands, a large current value of tens of microamps is obtained.
도 4는 본 발명에 따른 또 다른 단일전자 트랜지스터의 개략적인 수직 단면도이다. 도시된 바와 같이, 다른 실시예는, Si층의 두께가 50 nm 이하인 SOI(silicon on insulator) 기판(31)에서 Si층에 확산(diffusion) 혹은 이온 주입(ion-implantation) 공정이 실시되어 형성된 n+-Si 혹은 p+-Si의 소스(source)(32)와 드레인(drain)(33)이 구비되고, 그 사이에 동일한 두께의 SiO2 산화층(34)이 수십 nm의 폭으로 형성되며, 이 산화층(24) 상에 나노미터(nm) 크기인 알갱이(granular) 모양의 아일런드(35)가 형성된 구조이다.4 is a schematic vertical cross-sectional view of another single electron transistor according to the present invention. As shown, another embodiment is formed by performing a diffusion or ion-implantation process on a Si layer in a silicon on insulator (SOI) substrate 31 having a thickness of 50 nm or less. A source 32 and a drain 33 of + -Si or p + -Si are provided, and an SiO 2 oxide layer 34 having the same thickness is formed to have a width of several tens nm between them. A granular island 35 having a nanometer size is formed on the oxide layer 24.
이상과 같은 구조의 단일전자 트랜지스터의 제조 방법은 다음과 같다.The manufacturing method of the single electron transistor of the above structure is as follows.
먼저, Si층의 두께가 50 nm 이하인 SOI 기판(31)에서 Si층을 패터닝하여 도 5a에 도시된 바와 같이, 소스, 드레인, 게이트(gate)가 될 Si 패턴(31')을 형성한다. First, the Si layer is patterned on an SOI substrate 31 having a thickness of 50 nm or less to form a Si pattern 31 ′, which will be a source, a drain, and a gate, as shown in FIG. 5A.
다음에, 도 5b에 도시된 바와 같이, 소스와 드레인용 Si 패턴(31') 사이의 중간 위치에 수십nm 폭의 포토레지스트 패턴(36)을 형성하고 Si층에 확산(diffusion) 공정 혹은 이온 주입(ion-implantation) 공정을 통하여 n+-Si 혹은 p+-Si의 소스(source)(32)와 드레인(drain)(33)을 형성한다. 이 때, n형 혹은 p형 불순물의 농도는 1020/cm3 이 되도록 한다.Next, as shown in FIG. 5B, a photoresist pattern 36 having a width of several tens nm is formed at an intermediate position between the source and drain Si patterns 31 ′, and a diffusion process or ion implantation is performed on the Si layer. A source 32 and a drain 33 of n + -Si or p + -Si are formed through an ion-implantation process. At this time, the concentration of n-type or p-type impurities is set to 10 20 / cm 3 .
다음에, 포토레지스트 패턴(36)을 깨끗이 제거하고, 도 5c에 도시된 바와 같이, 소스와 드레인용 패턴(31') 사이의 중간 위치에 수십nm 폭의 산화막(34)을 SPM(300)에 의해 형성하거나 혹은 리소그래피(lithography) 공정을 통해 산화로(oxidation furnace)에서 수십nm 폭의 산화막(34)을 형성한다.Next, the photoresist pattern 36 is removed cleanly, and as shown in FIG. 5C, an oxide film 34 having a width of several tens nm is placed on the SPM 300 at an intermediate position between the source and drain patterns 31 ′. Or an oxide film 34 having a width of several tens of nm in an oxidation furnace through a lithography process.
다음에, 이와 같이 형성된 산화막(34)에, 도 5d에 도시된 바와 같이, 두께 10 nm 이하의 금속 혹은 반도체 박막을 증착하며 증착 조건을 조절하여 5 nm 이하의 알갱이 모양의 나노미터 단위의 결정(25)들을 형성한다. 이와 같이 제작된 단일전자 트랜지스터는 도 2의 단일전자 트랜지스터와 동일한 동작을 하게된다.Next, as illustrated in FIG. 5D, the oxide film 34 formed as described above is deposited with a metal or semiconductor thin film having a thickness of 10 nm or less, and the deposition conditions are adjusted to have a grain-shaped nanometer unit crystal of 5 nm or less ( 25) form. The single electron transistor manufactured as described above operates in the same manner as the single electron transistor of FIG. 2.
즉, 이상과 같은 방법으로 제작된 단일전자 트랜지스터에 있어서, 소스와 드레인 사이에 전압을 가하면 임의 전압에 이르러서야 전류가 흐른다. 이 때의 임의 전압을 쿠롱블러케이드 갭(Coulomb blockade gap) 전압이라 부르며 전류가 흐르지 않는 것은 전자 하나가 소스에서 아일런드로 터널됨에 따라 아일런드에 충전(charging)이 일어나 더 이상의 전자를 받아들일 수 없기 때문이다. That is, in a single electron transistor manufactured by the above method, when a voltage is applied between the source and the drain, the current flows only when the voltage reaches an arbitrary voltage. The random voltage at this time is called the Coulomb blockade gap voltage and no current flows, as one of the electrons tunnels from the source to the island, charging occurs in the island to accept more electrons. Because there is not.
만약, 이 충전 에너지 보다 큰 에너지를 게이트에 공급하면 쿠롱블러케이드는 일어나지 않게되어 임의의 전류가 흐른다. 그러므로 소스와 드레인 사이의 전압을 쿠롱블러케이드 갭 전압 이하로 고정시키고 게이트 전압을 조절하면 기존의 3 단자 트랜지스터와 유사하게 스위칭(switching)이 일어난다.If an energy larger than this charging energy is supplied to the gate, the coulomb blockage does not occur and an arbitrary current flows. Therefore, if the voltage between the source and drain is fixed below the Coulomb BLADE gap voltage and the gate voltage is adjusted, switching occurs similarly to conventional three-terminal transistors.
이상 설명한 바와 같이, 본 발명에 따른 단일전자 트랜지스터는 리프트-오프(Lift-off) 공정이나 식각(etching) 공정을 통해 얻은 금속 혹은 반도체 박막 세선(wire)에(패턴에) SPM(scanning probe microscopy)을 이용하여 수십nm 폭의 산화막을 형성한 후 그 산화막에 5 nm 이하의 알갱이(granular) 모양의 nm 단위의 결정립 들을 형성시켜 단일전자 트랜지스터를 제조함으로써, 이 들 nm 단위의 결정립들이 단일전자 트랜지스터의 아일런드(island)로 작용하여 상온 작동이 가능하며, 제작이 용이하다. 또한, 터널 장벽이 공기이므로 터널 장벽의 열화가 없어 오랫동안 신뢰성 있는 소자로서 작동한다. 더욱이 소스와 드레인 사이를 수십 nm 크기로 제어할 수 있어 수십 마이크로 암페어 의 비교적 큰 전류값을 얻을 수 있다. 따라서 본 발명에 의해 제작된 단일전자 트랜지스터는 차세대 초고집적(1 Tb) 메모리(memory) 및 로직(logic)에 응용될 수 있다.As described above, the single-electron transistor according to the present invention is a scanning probe microscopy (SPM) to a metal or semiconductor thin film (pattern) obtained through a lift-off process or an etching process. By forming a tens nm nm wide oxide film and forming grains of 5 nm or less granular nm units in the oxide film to fabricate a single-electron transistor. It works as an island and can operate at room temperature, and is easy to manufacture. In addition, since the tunnel barrier is air, there is no deterioration of the tunnel barrier, and thus it operates as a reliable device for a long time. In addition, a few tens of nm can be controlled between the source and drain, resulting in a relatively large current value of tens of microamps. Therefore, the single electron transistor fabricated by the present invention can be applied to next generation ultra high density (1 Tb) memory and logic.
도 1a 및 도 1b는 각각 종래의 단일전자 트랜지스터의 개략적인 수직 단면도,1A and 1B are schematic vertical cross-sectional views of a conventional single electron transistor, respectively;
도 2는 본 발명에 따른 단일전자 트랜지스터의 개략적인 수직 단면도,2 is a schematic vertical cross-sectional view of a single electron transistor according to the present invention;
도 3a 내지 도 3c는 도 2의 단일전자 트랜지스터의 제조 단계별 공정후의 수직 단면도,3A to 3C are vertical cross-sectional views after a step-by-step process of manufacturing the single electron transistor of FIG.
도 4은 본 발명에 따른 또 다른 단일전자 트랜지스터의 개략적인 수직 단면도,4 is a schematic vertical cross-sectional view of another single electron transistor according to the present invention;
그리고 도 5a 내지 도 5d는 도 4의 단일전자 트랜지스터의 제조 단계별 공정후의 수직 단면도이다.5A to 5D are vertical cross-sectional views after the step-by-step process of manufacturing the single electron transistor of FIG. 4.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1. Si/SiO2 기판 2. 소스1. Si / SiO 2 substrate 2. Source
3. 드레인 4. 아일런드3. Drain 4. Island
5. 터널 장벽5. Tunnel Barrier
11. SOI 기판 12. 소스11. SOI Substrate 12. Source
13. 드레인 14. 금속 입자(아일런드)13. Drain 14. Metallic particles (island)
15. 유전체 20. 금속15. Dielectric 20. Metal
21. Si/SiO2 기판 22. 소스21.Si/SiO 2 Substrate 22.Source
23. 드레인 24. 금속 산화물23. Drain 24. Metal Oxide
25. 아일런드25. Island
31. SOI 기판 32. 소스31.SOI substrate 32.Source
33. 드레인 34. SiO2 절연막33. Drain 34. SiO 2 insulating film
35. 아일런드35. Island
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