KR100462835B1 - Method of manufacturing build-up printed circuit board using metal bump - Google Patents

Abstract

본 발명은 빌드업 인쇄 회로 기판에 관한 것을, 특히 빌드업 인쇄 회로 기판의 층간 접속을 위한 비아 제조 방법 및 절연층 형성 방법을 제공한다.The present invention relates to a buildup printed circuit board, and in particular, provides a method of manufacturing vias and an insulating layer forming method for interlayer connection of a buildup printed circuit board.

본 발명은 보다 상세하게는, 빌드업 기판 제조에 이용되는 마이크로 비아 홀 기술을 대체하여 금속 범프를 이용하여 비아를 제조함으로써 스택 비아 홀과 전층 비아 홀 제조에 필요한 인쇄 회로 기판 제조 기술을 개시한다.More particularly, the present invention discloses a printed circuit board manufacturing technique required for manufacturing stacked via holes and full-layer via holes by manufacturing vias using metal bumps in place of the micro via hole technology used for manufacturing a build-up substrate.

Description

금속 범프를 이용한 인쇄 회로 기판 제조 방법{METHOD OF MANUFACTURING BUILD-UP PRINTED CIRCUIT BOARD USING METAL BUMP}Printed circuit board manufacturing method using metal bumps {METHOD OF MANUFACTURING BUILD-UP PRINTED CIRCUIT BOARD USING METAL BUMP}

본 발명은 빌드업(build-up) 인쇄 회로 기판(PCB; printed circuit board)에 관한 것으로, 특히 빌드업 인쇄 회로 기판의 층간 접속을 위한 비아(via) 제조 방법 및 절연층 형성 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a build-up printed circuit board (PCB), and more particularly, to a method of manufacturing a via and an insulating layer forming method for interlayer connection of a build-up printed circuit board.

본 발명은 보다 상세하게는, 빌드업 기판 제조에 이용되는 마이크로 비아 홀 (micro via hole) 기술을 대체하여 금속 범프를 이용하여 비아를 제조함으로써 스택 비아 홀(stack via hole)과 전층 비아 홀(all layer via hole) 제조에 필요한 인쇄 회로 기판 제조 기술에 관한 것이다.More specifically, the present invention provides a stack via hole and a full-layer via hole by replacing the micro via hole technology used to manufacture a build-up substrate to manufacture vias using metal bumps. layer via hole) to a printed circuit board manufacturing technology required for manufacturing.

최근의 전자 기기의 기술 동향은 이동 단말 또는 피디에이(PDA; personal digital assistant)와 같은 휴대용 기기(portable device)를 중심으로 고성능화, 고기능화, 소형화가 요구되고 있으며, 이러한 요구를 만족시키기 위한 인쇄 회로 기판 제조 기술로써 마이크로 비아 홀을 이용하는 빌드업 기판 제조 기술이 적용되고 있다. 마이크로 비아 홀은 일반적인 비아 홀에 비해 그 크기가 작으며, 관통 비아 홀이 아니기 때문에 회로 밀도 증가 요구에 대응이 용이하다.Recently, the technical trend of electronic devices is required for high performance, high functionality, and miniaturization, focusing on portable devices such as mobile terminals or personal digital assistants (PDAs), and manufacturing printed circuit boards to satisfy such demands. As a technology, a build-up substrate manufacturing technology using micro via holes is applied. The micro via hole is smaller in size than a general via hole, and is not a through via hole, so it is easy to meet the demand for increased circuit density.

현재의 마이크로 비아 홀 제조 기술은 크게 레이저를 이용하는 기술과 노광 방식을 이용하는 기술로 나누어진다. 레이저 가공 기술은 레이저 빔을 이용하여 절연체를 분해, 제거한 후 금속 전도체를 도금하는 방식이며, 노광 방식은 감광성 절연체를 선택적 감광, 현상, 제거한 후 금속 전도체를 도금하여 비아 홀을 구성하는 기술이다.Current micro via hole manufacturing technology is largely divided into a technique using a laser and a technique using an exposure method. The laser processing technology is a method of plating a metal conductor after disassembling and removing the insulator using a laser beam, and the exposure method is a technique of forming a via hole by plating a metal conductor after selective photosensitive insulator, development, and removal of the photosensitive insulator.

노광 방식을 이용하는 기술은 절연체 내부에 포함되어 있는 감광 성분에 의한 인쇄 회로 기판 자체의 내습 환경에 취약하다는 단점에 의해 일부만 적용되고 있으며 거의 대부분의 생산 현장에는 레이저 비아 홀 방식을 채택하고 있다.The technique using the exposure method is partially applied due to the weakness of the moisture resistant environment of the printed circuit board itself due to the photosensitive component contained in the insulator, and almost all production sites adopt the laser via hole method.

그런데, 전자 기기의 고성능화 추세에 따른 회로 밀도 증가 요구에 따라, 비아 홀을 수직으로 배열하는 스택 비아 홀과 비아 홀을 인쇄 회로 기판 전체 층에 배열하는 전층 비아 홀 기술이 요구되고 있는데, 현재의 마이크로 비아 홀을 가공 기술에서는 비아 홀 내부가 금속 전도체로 완전하게 채워지지 않기 때문에, 두개 이상의 비아 홀을 수직 방향으로 나란히 배열하기가 어렵다. 물론, 도금 기술 또는 금속 페이스트(paste)를 인쇄하여 마이크로 비아 홀 내부를 전도체로 완전히 채우는 방법이 제시되고 있으나 품질과 비용면에서 완전한 생산 기술로 적용되고 있지는 않은 실정이다.However, in accordance with the demand for increasing the circuit density according to the trend of increasing the performance of electronic devices, a stack via hole for vertically arranging the via holes and a full layer via hole technology for arranging the via holes in the entire layer of the printed circuit board are required. In processing via holes, it is difficult to arrange two or more via holes side by side in the vertical direction because the inside of the via hole is not completely filled with metal conductors. Of course, a method of completely filling the micro via hole with a conductor by printing a plating technique or a metal paste has been proposed, but it is not applied as a complete production technique in terms of quality and cost.

도1은 종래 기술에 따른 빌드업 기판의 단면을 나타낸 도면이다. 도1을 참조하면, 종래 기술에 따른 빌드업 기판은 에폭시 수지, BT 수지 등으로 형성된 절연층(10)과 상하면의 동박층(20, 20')으로 내층 회로를 구성한다. 그리고, 빌드업 기술로 새로운 층을 형성하기 위하여 레진이 도포된 동박(RCC; resin coated copper foil), 프리프레그(prepreg), 잉크, 필름 등으로 형성된 빌드업 절연층(30, 30')과 마이크로 비아 홀(40, 40')로 구성된다.1 is a cross-sectional view of a build-up substrate according to the prior art. Referring to FIG. 1, the build-up substrate according to the related art includes an insulating layer 10 formed of an epoxy resin, a BT resin, or the like, and an inner layer circuit composed of upper and lower copper foil layers 20 and 20 ′. In addition, build-up insulating layers 30 and 30 'formed of resin coated copper foil (RCC), prepreg, ink, film, and the like are formed to form a new layer using a build-up technique. It consists of via holes 40 and 40 '.

이때에, 마이크로 비아 홀(40, 40')은 빌드업 절연층(30, 30')을 레이저나 노광 방식을 이용하여 선택적으로 제거한 도금으로 전도층(41, 41')을 구성한 후 화학 식각 방식으로 회로를 구성하게 된다. 그런데, 종래 기술에 따른 빌드업 인쇄 회로 기판 기술은, 마이크로 비아 홀을 절연층과 절연층 사이에서 연결할 때에, 도1에서와 같이 하나의 비아 홀로부터 좌우로 확장하여 또다른 비아 홀과 연결하는 공법을 사용하게 되므로 회로 밀도 상의 손실이 있다.In this case, the micro via holes 40 and 40 'may be formed by chemically etching the conductive layers 41 and 41' by selectively removing the build-up insulating layers 30 and 30 'using a laser or an exposure method. The circuit is constructed. By the way, the conventional build-up printed circuit board technology, when connecting the micro via hole between the insulating layer and the insulating layer, as shown in Figure 1 by extending from side to side from one via hole to another via hole method Since there is a loss in the circuit density.

또한, 종래 기술은 비아 홀 내부가 금속 전도층으로 완전히 채워지지 않으므로 스택 비아 홀 형성이 매우 곤란하며, 더욱이 전층 비아 홀을 구성하는 경우, 전층의 마이크로 비아를 각각 가공하게 되어 비아 홀 가공 비용이 증가되는 문제가 발생할 수 있다.In addition, the conventional technique is very difficult to form a stack via hole because the inside of the via hole is not completely filled with a metal conductive layer. Furthermore, when forming a full-layer via hole, the via via processing cost is increased by processing the micro vias of the entire layer, respectively. Can cause problems.

따라서 본 발명의 제1 목적은 금속 범프와 빌드업 절연층 형성 방법을 이용하여 인쇄 회로 기판의 초미세 패턴화에 따른 마이크로 비아 홀의 스택 비아 홀 구조와 전층 비아 홀 구조를 갖는 인쇄 회로 기판 제조 방법을 제공하는데 있다.Accordingly, a first object of the present invention is to provide a method of manufacturing a printed circuit board having a stacked via hole structure and a full layer via hole structure of micro via holes according to ultrafine patterning of a printed circuit board using metal bumps and a buildup insulating layer forming method. To provide.

본 발명의 제조 목적은 상기 제1 목적에 부가하여, 금속 범프를 이용하여 인쇄 회로 기판의 열적, 전기적 신뢰성이 향상되고 저비용으로 제조될 수 있는 인쇄 회로 기판 제조 방법을 제공하는데 있다.In addition to the first object, a manufacturing object of the present invention is to provide a printed circuit board manufacturing method that can be manufactured at low cost and thermal and electrical reliability of the printed circuit board using metal bumps.

도1은 종래 기술에 따른 빌드업 기판의 단면을 나타낸 도면.1 is a cross-sectional view of a build-up substrate according to the prior art.

도2는 본 발명에 따른 금속 범프를 이용한 빌드업 인쇄 회로 기판 제조 공정 순서를 나타낸 일처리 흐름도.Figure 2 is a flow chart showing a build-up printed circuit board manufacturing process sequence using a metal bump according to the present invention.

도3은 본 발명에 따른 구리 도금 방식을 이용하여 형성한 구리 범프의 SEM 사진을 나타낸 도면.3 is a SEM photograph of a copper bump formed using a copper plating method according to the present invention.

도4a 내지 도4g는 본 발명에 따라 빌드업 인쇄 회로 기판을 제조하는 공정을 나타낸 순서도.4A-4G are flowcharts illustrating a process of manufacturing a buildup printed circuit board in accordance with the present invention.

도5는 본 발명에 따른 빌드업 인쇄 회로 기판 제조 방법으로 형성된 비아 홀 기판의 완성도를 나타낸 도면.5 is a view showing the completeness of the via-hole substrate formed by the method for manufacturing a build-up printed circuit board according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 인쇄 회로 기판1: printed circuit board

2 : 무전해 도금2: electroless plating

3 : 노광 레지스트3: exposure resist

4 : 금속 범프4: metal bump

5 : 빌드업 레지스트5: buildup resist

6 : 일정한 회로6: constant circuit

10, 11 : 절연층10, 11: insulation layer

12 : 표면 회로12: surface circuit

13 : 이너 비아 홀13: Inner Via Hall

20, 20' : 동박층20, 20 ': copper foil layer

30, 30' : 빌드업 절연층30, 30 ': buildup insulation layer

40, 40' : 마이크로 비아 홀41, 41' : 전도층40, 40 ': micro via hole 41, 41': conductive layer

상기 목적을 달성하기 위하여, 본 발명은 다층 인쇄 회로 기판에 있어 스택 비아 홀 및 전층 비아 홀을 형성하는 방법에 있어서, (a) 절연층과 표면 회로로 구성된 내층 회로 기판의 기판 전체 표면에 무전해 도금을 통해 도전층을 형성하는 단계; (b) 상기 도전층 상부에 감광성 노광 레지스트를 도표, 노광, 현상하여 선정된 부위에, 상기 노광 레지스트의 두께를 조절함으로써 형성하고자하는 금속 범프 높이를 결정하여, 금속 범프를 전기 도금 공정을 통해 형성하는 단계; (c) 상기 노광 레지스트를 제거하고 노출된 무전해 도금층을 제거한 후 빌드업 절연층을 전면에 인쇄 또는 코팅하는 단계; (d) 상기 빌드업 절연층 속에 묻혀 있는 금속 범프를 노출시키도록 상기 빌드업 절연층 표면을 연마하는 단계; 및 (e) 상기 연마 과정에서 노출된 금속 범프 표면 및 빌드업 절연층 표면에 전도층을 도금한 후 식각하여 도전 회로를 구성하는 단계를 포함하는 인쇄 회로 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a stack via hole and a full-layer via hole in a multilayer printed circuit board, the method comprising: (a) electroless to the entire surface of a substrate of an inner layer circuit board composed of an insulating layer and a surface circuit; Forming a conductive layer through plating; (b) forming a metal bump through an electroplating process by determining a metal bump height to be formed by adjusting the thickness of the exposure resist on a selected portion by charting, exposing and developing a photosensitive exposure resist on the conductive layer. Making; (c) removing the exposure resist and removing the exposed electroless plating layer and then printing or coating the buildup insulating layer on the entire surface; (d) polishing the build up insulation layer surface to expose the metal bumps embedded in the build up insulation layer; And (e) plating a conductive layer on the surface of the metal bump surface and the build-up insulating layer exposed during the polishing process and etching the conductive layer to form a conductive circuit.

이하에서는, 첨부도면 도2 내지 도5를 참조하여 본 발명에 따른 인쇄 회로 기판 제조 방법을 상세히 설명한다.Hereinafter, a method of manufacturing a printed circuit board according to the present invention will be described in detail with reference to the accompanying drawings.

도2는 본 발명에 따른 금속 범프를 이용한 빌드업 인쇄 회로 기판 제조 공정 순서를 나타낸 일처리 흐름도이다. 도2를 참조하면, 우선 노광과 도금 공정을 이용하여 금속 범프(bump)를 형성하고(단계 S100), 구리 범프는 내층 회로 전면에 무전해 동도금을 하여 전도층을 형성한 후에, 무전해 동도금 위에 감광상 포토 레지스트를 코팅한 후 범프를 형성하고자 하는 부분만을 현상 제거하여 내층 회로 부분을 개구하고, 전기 동도금으로 레지스트가 열린 부분에만 선택적으로 도금을 하여 범프를 형성한다. 이때에, 감광성 레지스트의 두께는 범프 높이와 동일하도록 하며, 노광 방식과 전기 도금 공정을 이용하여 전체 범프의 일괄 제작이 가능하다.Figure 2 is a flow chart showing a build-up printed circuit board manufacturing process sequence using a metal bump according to the present invention. Referring to Fig. 2, first, a metal bump is formed by using an exposure and plating process (step S100), and the copper bump is electroless copper plated on the entire inner layer circuit to form a conductive layer, and then on the electroless copper plating. After coating the photosensitive photoresist, only the portions to be formed with bumps are developed to open the inner circuit portion, and only the portions where the resist is opened by electroplating are selectively plated to form bumps. At this time, the thickness of the photosensitive resist is the same as the bump height, it is possible to batch production of the entire bump using the exposure method and the electroplating process.

도3은 본 발명에 따른 구리 도금 방식을 이용하여 형성한 구리 범프의 SEM 사진을 나타낸 도면이다. 다시 도2를 참조하면, 단계 S100에서 금속 범프를 형성한 후 빌드업 절연체를 인쇄 또는 코팅한다(단계 S110). 시판 중인 빌드업 절연체는 크게 잉크와 필름 형태로 구분할 수 있는데, 잉크 재료는 인쇄 회로 기판 제조 공정에 흔히 이용되는 스크린 인쇄 기법, 커튼 코타, 롤 코다 등의 인쇄 방법을 사용할 수 있다.3 is a SEM photograph of a copper bump formed using a copper plating method according to the present invention. Referring back to FIG. 2, after forming the metal bumps in step S100, the build-up insulator is printed or coated (step S110). Commercially available build-up insulators can be classified into ink and film forms, and ink materials may be printed using screen printing techniques, curtain coaters, and roll codas, which are commonly used in a printed circuit board manufacturing process.

이때에, 본 발명의 양호한 실시예로서 기판 전체에 인쇄된 잉크의 두께를 최대 편차 5㎛ 이내로 관리하는 것이 바람직하다. 또한, 필름 자재는 진공 밀착기나 핫 프레스를 이용하여 코팅할 수 있는데 자재 특성 상 두께 편차가 잉크보다는 적은 편이다. 빌드업 절연 재료의 종류와 관계없이 절연층의 두께는 금속 범프 높이보다 최대 10um 이내이어야 한다.At this time, as a preferred embodiment of the present invention, it is preferable to manage the thickness of the ink printed on the entire substrate within a maximum deviation of 5 m. In addition, the film material can be coated using a vacuum press or a hot press, the thickness variation of the material properties is less than the ink. Regardless of the type of build-up insulation material, the thickness of the insulation layer should be within 10um of the metal bump height.

이어서, 절연층은 금속 범프보다 높아야 하고, 비아를 제조하기 위해서는 금속 범프 상부에 있는 절연층을 연마 방법으로 제거하여야 한다(단계 S120). 본 발명의 양호한 실시예로서, 연마 공정은 샌드 벨트 또는 세라믹, 버퍼(buffer) 브러쉬를 사용하는 수평 연마기를 이용하여 제거할 수 있다. 절연층 연마 제거 공정은 추후 빌드업 절연층과 상부 금속 도금층 사이의 밀착력을 높이기 위해 반드시 필요한 공정이다.Subsequently, the insulating layer must be higher than the metal bumps, and in order to manufacture the vias, the insulating layer on the upper part of the metal bumps must be removed by a polishing method (step S120). As a preferred embodiment of the present invention, the polishing process can be removed using a sand belt or a horizontal polishing machine using a ceramic, buffer brush. The insulating layer polishing removal process is a necessary step in order to increase the adhesion between the build-up insulating layer and the upper metal plating layer later.

다시, 도2를 참조하면, 표면 연마 후(단계 S120), 금속 표면은 상부 표면을 노출하게 되고, 여기에 금속 도금을 한 후 원하는 금속 패턴을 형성한다(단계 S130). 이때에, 금속 패턴 형성 방법은 세미 어디티브 공정이나 일반적인 에칭 공적으로 형성 가능하다. 이러한 일련의 공정을 반복하면 비아 홀이 수직 방향으로 일렬로 배열되는 스택 비아가 형성될 뿐만 아니라 전층 비아 홀 기판 제조가 가능하다.Again, referring to FIG. 2, after the surface polishing (step S120), the metal surface exposes the upper surface, and metal plating is performed on the metal surface to form a desired metal pattern (step S130). At this time, the metal pattern formation method can be formed by a semi additive process or a general etching process. Repeating this series of processes not only forms stack vias in which the via holes are arranged in a vertical line, but also enables the production of full-layer via hole substrates.

도4a 내지 도4g는 본 발명에 따라 빌드업 인쇄 회로 기판을 제조하는 공정을 나타낸 순서도이다. 도4a를 참조하면 내층 회로를 구성하는 인쇄 회로 기판(1)은 절연층(11)과 표면 회로(12)로 구성이 되며 회로 디자인 구성에 따라 이너 비아 홀(inner via hole, 13)을 포함할 수 있다. 내층 회로 기판은 2층 이상의 층 구성을 할 수 있으며, 절연층(11)은 FR-4, 폴리이미드, BT 등을 사용할 수 있다.4A-4G are flowcharts illustrating a process of manufacturing a buildup printed circuit board in accordance with the present invention. Referring to FIG. 4A, the printed circuit board 1 constituting the inner layer circuit includes an insulating layer 11 and a surface circuit 12 and may include inner via holes 13 according to the circuit design configuration. Can be. The inner circuit board may have a layer structure of two or more layers, and the insulating layer 11 may use FR-4, polyimide, BT, or the like.

도4b를 참조하면, 금속 범프 형성을 위한 전기 도금 전도층으로 내층 기판 전체 표면에 무전해 도금(2)을 하여 전도층을 형성한다. 이어서, 도4c를 참조하면 내층 기관 표면에 감광성 노광 레지스트(3)를 코팅하고 노광, 현상 공정으로 금속 범프의 위치와 모양을 정의한다. 금속 범프의 높이는 노광 레지스트(3)의 높이에 의해 결정된다. 금속 범프(4)는 전기 도금으로 만들어 진다. 노광 레지스트(3)는 도금 레지스트 역활을 하여 노광 레지스트(3)가 없는 부분에만 선택적으로 전기 도금이 되어 금속 범프(4)를 형성한다.Referring to FIG. 4B, an electroplating conductive layer for forming metal bumps is formed on the entire surface of an inner substrate to electroless plate 2 to form a conductive layer. Next, referring to FIG. 4C, the photosensitive exposure resist 3 is coated on the surface of the inner layer engine, and the position and shape of the metal bumps are defined by an exposure and development process. The height of the metal bumps is determined by the height of the exposure resist 3. The metal bumps 4 are made by electroplating. The exposure resist 3 acts as a plating resist and is selectively electroplated only on the portion where the exposure resist 3 is not formed to form the metal bumps 4.

한편, 도4d를 참조하면, 금속 범프(4)를 형성하기 위한 도금을 마치면 노광레지스트(3)는 현상액을 사용하여 제거한다. 이때에, 현상액은 인쇄 회로 기판 제작 공정에 사용되는 일반적인 노광 레지스트의 현상액을 사용하여 제거할 수 있다. 레지스트를 제거하게 되면, 기판 표면에는 아직 무전해 도금층이 잔존하여 있는데 도금을 전도층 역할을 다 하였기 때문에 제거해야 한다. 무전해 도금층의 제거는 일반적인 황산, 과수, 또는 황산, 과산화수, 질산용액 타입의 소프트 에칭액을 사용하여 제거할 수 있다. 무전해 도금층은 금속 범프 아래 부분(2a)을 제외한 모든 부분이 제거된다. 또한, 소프트 에칭액에 의해 내층 회로(12)는 많은 부식을 받지 않는다. 또한, 노광 레지스트는 탄산나트륨을 통해 제거될 수 있다.On the other hand, referring to FIG. 4D, when the plating for forming the metal bumps 4 is finished, the exposure resist 3 is removed using a developer. At this time, the developer can be removed using a developer of a general exposure resist used in a printed circuit board manufacturing process. When the resist is removed, an electroless plating layer still remains on the surface of the substrate, and the plating has to be removed because it serves as a conductive layer. Removal of the electroless plating layer can be removed using a general etching solution of sulfuric acid, peroxide, or sulfuric acid, peroxide, nitric acid solution type. In the electroless plating layer, all parts except the lower part 2a of the metal bump are removed. In addition, the inner layer circuit 12 is not subjected to much corrosion by the soft etching solution. In addition, the exposure resist can be removed through sodium carbonate.

이어서, 도4e를 참조하면, 후속하여 빌드업용 레지스트(5)를 인쇄 또는 코팅한다. 빌드업용 잉크는 일반적인 스크린 인쇄법, 커튼 코다법, 롤 코타법 등으로 인쇄할 수 있다. 잉크 자재는 상, 하면을 동시에 인쇄할 수 없다는 단점이 있으나 인쇄 두께를 임의로 조절할 수 있다는 장점을 지닌다. 또 다른 유형의 빌드업용 자재는 필름 형태의 자재이다. 필름 형태의 레지스트는 진공 밀착기나 열 프레스 방식을 이용하여 코팅하는 방식으로 양면 동시에 코팅이 가능하다는 장점외에 일정하며 균일한 코팅 두께를 얻을 수 있다는 장점을 지닌다. 단점으로는 임의로 코팅 두께 조절이 어렵다는 점이다. 어느 재료를 사용하던지 빌드업용 레즈시트(5)의 인쇄 두께는 금속 범프의 높이보다 최대 10um 이내에서 관리하는 것이 이후 공정인 연마 공정에서 생산성과 수율을 높힐 수 있는 방법이다.4E, subsequently, the build-up resist 5 is printed or coated. The build-up ink can be printed by a general screen printing method, curtain coda method, roll cotta method, or the like. Ink material has the disadvantage that it can not print the upper and lower surfaces at the same time, but has the advantage that the printing thickness can be arbitrarily adjusted. Another type of buildup material is a film type material. The resist in the form of a film has the advantage of obtaining a constant and uniform coating thickness in addition to the advantage that both sides can be coated simultaneously by coating using a vacuum contactor or a hot press method. The disadvantage is that it is difficult to arbitrarily adjust the coating thickness. Regardless of which material is used, the printing thickness of the build-up red seat 5 is controlled within a maximum of 10 μm above the height of the metal bump, which is a method of increasing productivity and yield in a subsequent polishing process.

도4f 및 도4g를 참조하면, 금속 범프를 덮고 있는 빌드업 레지스트(5)를 제거하는 방법으로는 샌드벨트를 이용하는 방법과 부러쉬를 사용하는 방법으로 나누어진다. 어느 방법을 사용하더라도 연마 강도를 낮추면서 빌드업 레지스트(5)로 덮혀 있는 모든 금속 범프(4)를 노출시키기 위해서는 빌드업 레지스트(5)의 두께 관리가 핵심 해결 방안이다. 연마 횟수가 늘어나면 늘어날수록 내층 회로 기판의 팽창 정도가 커져 기판 전체의 치수 안정성에 문제가 생겨 전체적인 품질 저하 현상이 나타날 수 있다. 금속 범프(4)가 완전히 노출되면 상부 전도층을 형성해야 하는데 이는 무전해 도금과 전기 도금으로 상부 전도층을 형성할 수 있다. 상부 전도층은 그 디자인에 따라 식각되어 일정한 회로(6)를 구성한다.4F and 4G, the method of removing the build-up resist 5 covering the metal bumps is divided into a method of using a sand belt and a method of using a brush. Either way, thickness management of the buildup resist 5 is a key solution to expose all metal bumps 4 covered with the buildup resist 5 while lowering the polishing strength. As the number of polishing increases, the degree of expansion of the inner circuit board increases, which may cause a problem in overall dimensional stability, which may result in a deterioration in overall quality. When the metal bumps 4 are fully exposed, an upper conductive layer must be formed, which can be formed by electroless plating and electroplating. The upper conductive layer is etched according to its design to form a constant circuit 6.

도5는 본 발명에 따른 빌드업 인쇄 회로 기판 제조 방법으로 형성된 비아 홀 기판의 완성도를 나타낸 도면이다. 도5를 참조하면, 도4에 도시한 공정 순서가 따라 공정을 반복하면 전체 인쇄 회로 기판에 금속 범프로 구성된 비아 홀을 구성할 수 있으며 또한 전층 비아 홀을 구성할 수 있다.5 is a view showing the completeness of the via hole substrate formed by the method for manufacturing a build-up printed circuit board according to the present invention. Referring to FIG. 5, if the process is repeated according to the process sequence shown in FIG. 4, via holes formed of metal bumps may be formed on the entire printed circuit board, and a full-layer via hole may be formed.

본 발명에 따른 빌드업 인쇄 회로 기판 제조 공법을 다시 요약하면 다음과 같다. 내층 회로 구성을 마친 내층 회로 기판에 무전해 도금으로 전도층을 형성하고, 기판 표면에 감광성 노광 레지스트를 코팅한다. 여기에, 전기 도금으로 선택적으로 금속 범프를 도금한 다음 노광 레지스트와 무전해 도금층을 각각 제거한다. 이후, 빌드업 레지스트를 금속 범프가 형성된 내층 회로 기판에 인쇄한 후 표면 연마 공정으로 모든 금속 범프 표면을 노출시킨다. 추가로 무전해 도금과 전기 도금으로 추가적인 전도층을 형성한 후 식각하여 추가 회로를 구성한다. 이를 반복하면 스택 비아 홀과 전층 비아 홀 구조를 가지는 인쇄 회로 기판의 제조가 가능하게 된다.The build-up printed circuit board manufacturing method according to the present invention is summarized as follows. The conductive layer is formed by electroless plating on the inner layer circuit board after the inner layer circuit configuration, and a photosensitive exposure resist is coated on the surface of the substrate. Here, the metal bumps are selectively plated by electroplating, followed by removing the exposure resist and the electroless plating layer, respectively. The build-up resist is then printed onto the inner circuit board with the metal bumps formed and then all surface metal bump surfaces are exposed by a surface polishing process. In addition, additional conductive layers are formed by electroless plating and electroplating, followed by etching to form additional circuits. If this is repeated, it becomes possible to manufacture a printed circuit board having a stacked via hole and a full-layer via hole structure.

전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.The foregoing has outlined rather broadly the features and technical advantages of the present invention to better understand the claims of the invention which will be described later. Additional features and advantages that make up the claims of the present invention will be described below. It should be appreciated by those skilled in the art that the conception and specific embodiments of the invention disclosed may be readily used as a basis for designing or modifying other structures for carrying out similar purposes to the invention.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously changed, substituted, and changed without departing from the spirit or scope of the invention described in the claims.

이상에서 설명한 바와 같은 본 발명은 금속 범프를 이용함으로서 저비용으로 마이크로 비아 홀을 구성하여 인쇄 회로 기판의 제조 비용을 감소시킬 수 있으며, 전기적, 열적 특성을 향상시켜 인쇄 회로 기판의 신뢰도를 높이게 할 수 있는 유의 효과를 가져온다.As described above, the present invention can reduce the manufacturing cost of a printed circuit board by forming micro via holes at low cost by using metal bumps, and improve the reliability of the printed circuit board by improving electrical and thermal characteristics. Has a significant effect.

또한, 본 발명은 금속 범프를 이용하여 스택 비아 홀과 전층 비아 홀의 형성이 가능하게 되어 인쇄 회로 기판의 회로 밀도를 높여주게 되는 특유의 효과를 가져온다.In addition, the present invention enables the formation of stack via holes and full-layer via holes using metal bumps, resulting in a unique effect of increasing the circuit density of a printed circuit board.

Claims (8)

다층 인쇄 회로 기판에 있어 스택 비아 홀 및 전층 비아 홀을 형성하는 방법에 있어서,A method of forming a stack via hole and a full-layer via hole in a multilayer printed circuit board, (a) 절연층과 표면 회로로 구성된 내층 회로 기판의 기판 전체 표면에 무전해 도금을 통해 도전층을 형성하는 단계;(a) forming a conductive layer through electroless plating on the entire surface of the substrate of the inner layer circuit board composed of the insulating layer and the surface circuit; (b) 상기 도전층 상부에 감광성 노광 레지스트를 도포, 노광, 현상하여 선정된 부위에, 상기 노광 레지스트의 두께를 조절함으로써 형성하고자하는 금속 범프 높이를 결정하여, 금속 범프를 전기 도금 공정을 통해 형성하는 단계;(b) Applying, exposing and developing a photosensitive exposure resist on the conductive layer to determine a metal bump height to be formed by adjusting the thickness of the exposure resist, and forming the metal bump through an electroplating process. Making; (c) 상기 노광 레지스트를 제거하고 노출된 무전해 도금층을 제거한 후 빌드업 절연층을 전면에 인쇄 또는 코팅하는 단계;(c) removing the exposure resist and removing the exposed electroless plating layer and then printing or coating the buildup insulating layer on the entire surface; (d) 상기 빌드업 절연층 속에 묻혀 있는 금속 범프를 노출시키도록 상기 빌드업 절연층 표면을 연마하는 단계; 및(d) polishing the build up insulation layer surface to expose the metal bumps embedded in the build up insulation layer; And (e) 상기 연마 과정에서 노출된 금속 범프 표면 및 빌드업 절연층 표면에 전도층을 도금한 후 식각하여 도전 회로를 구성하는 단계(e) forming a conductive circuit by plating a conductive layer on the exposed metal bump surface and the build-up insulating layer surface during the polishing process and then etching them. 를 포함하는 인쇄 회로 제조 방법.Printed circuit manufacturing method comprising a. 제1 항에 있어서, 상기 단계 (a)에서 무전해 도금을 니켈 및 구리 도금 공정을 포함하는 인쇄 회로 기판 제조 방법.The method of claim 1, wherein the electroless plating in the step (a) comprises a nickel and copper plating process. 삭제delete 제1항에 있어서, 상기 단계 (b)에서 전기 도금은 구리 도금인 것을 특징으로 하는 인쇄 회로 기판 제조 방법.The method of claim 1, wherein the electroplating in step (b) is copper plating. 제1 항에 있어서, 상기 단계 (c)의 무전해 전기 도금층의 제거는 황산, 과산화수 및 질산 용액을 통해 제거하는 것을 특징으로 하는 인쇄 회로 기판 제조 방법.The method of claim 1, wherein the removal of the electroless electroplating layer of step (c) is performed through a sulfuric acid, peroxide and nitric acid solution. 제1 항에 있어서, 상기 단계 (c)에서 상기 노광 레지스트는 탄산나트륨을 통해 제거하는 것을 특징으로 하는 인쇄 회로 기판 제조 방법.The method of claim 1, wherein in step (c), the exposure resist is removed through sodium carbonate. 제1 항에 있어서, 상기 단계 (c)의 빌드업 절연층을 형성하는 액상 재료는 인쇄하여, 필름재료는 진공 밀착 방법과 열 프레스 방법을 통해 형성하는 것을 특징으로 하는 인쇄 회로 기판 제조 방법.The method of claim 1, wherein the liquid material forming the build-up insulating layer of step (c) is printed, and the film material is formed by a vacuum adhesion method and a heat press method. 제1 항에 있어서, 상기 단계 (c)의 빌드업 절연층의 두께를 금속 범프의 높이에 대해 10㎛ 내의 범위로 유지함을 특징으로 하는 인쇄 회로 기판 제조 방법.The method of manufacturing a printed circuit board according to claim 1, wherein the thickness of the build-up insulating layer of step (c) is maintained within a range of 10 m with respect to the height of the metal bumps.