JP2005039233A - Substrate having via hole and its producing process - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a substrate in which wiring density, reliability and mass productivity are enhanced. <P>SOLUTION: The process for producing a substrate having via holes comprises a step for forming a first conductor pattern 22 on a first transfer substrate 21 having conductivity, a step for forming a second conductor pattern 32 on a second transfer substrate, a step for pressing the first conductor pattern supported on the first transfer substrate and the second conductor pattern supported on the second transfer substrate through an insulating material 25, a step for stripping the second transfer substrate, and a step for performing plating by conducting the first transfer substrate such that the via hole 35 is filled with a plating metal and a filled via 36 is formed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ビアホールを有する基板およびその製造方法に係り、特にフィルドビアによるプリント配線板内の層間接続構造に関する。   The present invention relates to a substrate having a via hole and a manufacturing method thereof, and more particularly to an interlayer connection structure in a printed wiring board using filled vias.

プリント配線基板において層間接続を行う方法としては、従来、スルーホール法が広く用いられてきたが、近時の電子機器の小型化の要請から、より微細・高密度な配線形成が可能なビルドアップ法が急速に実用化されつつある。図７Ａ，７Ｂおよび図８Ａ，８Ｂは、それぞれスルーホール法とビルドアップ法における層間接続の工程を示すものである。   Conventionally, the through-hole method has been widely used as a method for interlayer connection in printed wiring boards. However, due to the recent demand for miniaturization of electronic devices, build-up that enables finer and higher-density wiring formation is possible. The law is rapidly being put into practical use. 7A and 7B and FIGS. 8A and 8B show the interlayer connection process in the through-hole method and the build-up method, respectively.

図７Ａ，７Ｂに示すようにスルーホール法では、表面に導体箔１，２を備えた絶縁基板３にドリル加工によって穴４を開け（同図（ａ）〜（ｂ））、その内壁を含む全面に無電解めっきを施して下地導体層５を形成した後（同図（ｃ））、電解めっき６を施すことにより電気的接続を形成する（同図（ｄ））。さらに、レジストパターン７を形成し（同図（ｅ））、エッチングを行った後（同図（ｆ））、レジスト７を剥離する（同図（ｇ））。   As shown in FIGS. 7A and 7B, in the through-hole method, a hole 4 is formed by drilling in an insulating substrate 3 having conductor foils 1 and 2 on its surface (FIGS. 7A and 7B), and the inner wall thereof is included. After electroless plating is performed on the entire surface to form the underlying conductor layer 5 (FIG. (C)), electrical connection is formed by applying electrolytic plating 6 ((d) in the same figure). Further, after forming a resist pattern 7 (FIG. (E)) and etching (FIG. (F)), the resist 7 is peeled off (FIG. (G)).

一方、図８Ａ，８Ｂに示すビルドアップ法では、コア基板１１（同図（ａ））の表面に導体パターン１２を形成し（同図（ｂ））、その上に絶縁層１３を設け（同図（ｃ））、ビアホール１４を形成する（同図（ｄ））。そして、下地導体層１５を形成し（同図（ｅ））、めっきレジスト１６を配した後（同図（ｆ））、電解めっき１７を施す（同図（ｇ））。その後、レジスト１６を剥離し（同図（ｈ））、下地導体層１５をエッチングにより除去する（同図（ｉ））。   On the other hand, in the build-up method shown in FIGS. 8A and 8B, the conductor pattern 12 is formed on the surface of the core substrate 11 (FIG. 8A) (FIG. 8B), and the insulating layer 13 is provided thereon (see FIG. 8A). (C), a via hole 14 is formed ((d) in the figure). Then, an underlying conductor layer 15 is formed (FIG. (E)), a plating resist 16 is disposed (FIG. (F)), and then electrolytic plating 17 is applied (FIG. (G)). Thereafter, the resist 16 is peeled off ((h) in the same figure), and the underlying conductor layer 15 is removed by etching ((i) in the same figure).

さらに、ビアホール内がめっき金属で充填されたフィルドビアを形成する工法として下記特許文献記載の発明がある。   Furthermore, there is an invention described in the following patent document as a method for forming a filled via filled with a plating metal in a via hole.

特開２０００−５９０２２号公報JP 2000-59022 A

特開２０００−７７８４５号公報JP 2000-77845 A

ところで、在来のスルーホール法では、ＮＣドリルマシンを使用しても、ドリル刃の折損や加工時の刃の首振り等の問題から、形成できる穴の径はせいぜい１００μｍ程度が限度であり、ランド面積が近時の高密度配線化を制限する要因となりつつある。また、スルーホール法では、穴中心部に導体が存在しないから接続抵抗が大きいこと、ウエットエッチングを使用したサブトラクティブ法により導体パターンを通常形成するため、十分な精度が得られず、ファインパターンに対応することが出来ないこと、さらに基板の薄層化が進み、加工時の取り扱いが難しくなるなどの不利な面が顕在化してきた。   By the way, in the conventional through-hole method, even if an NC drill machine is used, the diameter of the hole that can be formed is limited to about 100 μm at most because of problems such as breakage of the drill blade and swinging of the blade during processing. The land area is becoming a factor limiting the recent high-density wiring. In addition, in the through-hole method, since there is no conductor in the center of the hole, the connection resistance is large, and since the conductor pattern is usually formed by the subtractive method using wet etching, sufficient accuracy cannot be obtained, and the fine pattern cannot be obtained. Disadvantages such as inability to cope with the problem and further thinning of the substrate have made it difficult to handle during processing.

一方、近時急速に普及してきたビルドアップ法においても次のような問題があり、さらなる改良が望まれる。すなわち、工程数が多く量産性が悪い点、下地導体層の形成に使用するパラジウムが樹脂表面に残留して基板の信頼性を低下させるおそれがある点、接続のためのランドが必要で接続部の面積を十分小さくすることが出来ない点、導通信頼性を高めるためフィルドビアを形成しようとすると、めっき時間が長くなり、量産性が低下する点である。さらに、導体パターンの形成がセミアディティブ法であり、フルアディティブ法より精度が低下せざるを得ないこと、また、各工程におけるハンドリング性を確保するためにある程度厚いコア基板が必要となって基板の薄層化に不利であることである。   On the other hand, the build-up method that has been rapidly spread recently has the following problems, and further improvement is desired. That is, the number of processes is large and the mass productivity is poor. The palladium used to form the underlying conductor layer may remain on the resin surface and reduce the reliability of the board. The area cannot be made sufficiently small, and when a filled via is formed in order to improve the conduction reliability, the plating time becomes long and the mass productivity is lowered. Furthermore, the formation of the conductor pattern is a semi-additive method, and the accuracy is inevitably lower than that of the full additive method, and a somewhat thick core substrate is required to ensure handling in each process. It is disadvantageous for thinning.

他方、前記特許文献記載の発明では、配線導体と接して接着層あるいは電着樹脂層が設けられており、これが電気的特性に悪影響を及ぼすおそれがある。接着剤や電着樹脂のＱ値は一般に低く、これらが配線部の誘電損失を増大させるからである。この点は、特に高周波領域で顕著となる。また、接着時に接着層をある程度軟化させる必要があるが、このときビア用穴内に接着剤が流れ込み、ビアホールの接続信頼性を低下させる危険性がある。特に、穴径２００μｍ以下の小径のビアホールではこの問題が生じやすい。   On the other hand, in the invention described in the patent document, an adhesive layer or an electrodeposition resin layer is provided in contact with the wiring conductor, which may adversely affect the electrical characteristics. This is because the Q value of the adhesive or the electrodeposition resin is generally low, and these increase the dielectric loss of the wiring portion. This is particularly noticeable in the high frequency region. Further, it is necessary to soften the adhesive layer to some extent at the time of bonding, but at this time, the adhesive flows into the via hole, and there is a risk of reducing the connection reliability of the via hole. In particular, this problem is likely to occur in a small diameter via hole having a hole diameter of 200 μm or less.

さらに、接着層が導電体の底面のみと接着する構造であるから、ピール強度に劣り、特に微細かつ導体層が厚いハイアスペクトパターンの場合には、導体層が剥離しやすくなる一方で、これを防止するためにパターン全体を接着層の内部に埋め込もうとすれば、ビア内に接着剤が流れ込んで接続信頼性を低下させるという前に述べた問題が生じやすくなる。   Furthermore, since the adhesive layer is a structure that adheres only to the bottom surface of the conductor, the peel strength is inferior, and in the case of a high aspect pattern with a fine and thick conductor layer, the conductor layer tends to peel off, If an attempt is made to embed the entire pattern in the adhesive layer in order to prevent it, the above-mentioned problem that the adhesive flows into the via and lowers the connection reliability is likely to occur.

そこで本発明の目的は、このような従来の基板構造における問題を解消して配線密度および基板の信頼性を高め、特に基板の量産性を向上させることにある。   Accordingly, an object of the present invention is to eliminate such problems in the conventional substrate structure, increase the wiring density and the reliability of the substrate, and particularly improve the mass productivity of the substrate.

前記目的を達成して課題を解決するため、本発明に係る第一の基板製造方法は、導電性を有する第一の転写用基板の表面に第一の導体パターンを形成する工程と、前記転写用基板とは別の第二の転写用基板の表面に第二の導体パターンを形成する工程と、前記第一の転写用基板に支持された第一の導体パターンと前記第二の転写用基板に支持された第二の導体パターンとを絶縁材を介在させてプレスする工程と、前記第二の転写用基板を剥離する工程と、該第二の転写用基板を剥離した剥離面側から前記第一の導体パターンに達するビアホール用の穴を穿設する工程と、該ビアホール用の穴内にめっき金属が充填されるよう前記第一の転写用基板に通電してめっきを行う工程とを含む。   In order to achieve the object and solve the problem, a first substrate manufacturing method according to the present invention includes a step of forming a first conductor pattern on a surface of a first transfer substrate having conductivity, and the transfer Forming a second conductor pattern on the surface of a second transfer substrate different from the transfer substrate, the first conductor pattern supported by the first transfer substrate, and the second transfer substrate Pressing the second conductor pattern supported by the insulating material, separating the second transfer substrate, and peeling the second transfer substrate from the peeled surface side. A step of forming a hole for a via hole reaching the first conductor pattern; and a step of performing plating by energizing the first transfer substrate so that the plating metal is filled in the hole for the via hole.

このように本発明の第一の基板製造方法では、導電性を有する転写用基板に基板（第一の導体パターン、絶縁材および第二の導体パターン）を支持した状態でビアホール用の穴を穿設加工し、ビアの底部のみに通電してビアホールめっきを行うから、めっき液を内包するボイドの発生が抑制され、転写用基板に大電流を供給してフィルドビアめっきを短時間で行うことが可能となる。また、下地導体層の形成や下地導体のエッチング工程が不要となるから、ビルドアップ工法と較べて工程数を減少させることが出来るとともに、下地導体層が不要で、基板表面にパラジウムが残ることがないから、基板の信頼性を向上させることが出来る。さらに処理工程中、処理すべき基板が転写用基板に支持されているから、厚いコア基板を必要とせず、基板（絶縁材）を薄くしても加工性が低下することがない。また、フィルドビアにより層間接続を行うから接続抵抗を小さくすることが出来る。   As described above, according to the first substrate manufacturing method of the present invention, holes for via holes are formed in a state where the substrate (first conductor pattern, insulating material and second conductor pattern) is supported on the conductive transfer substrate. Since the via hole plating is performed by energizing only the bottom of the via, the generation of voids containing the plating solution is suppressed, and a large current can be supplied to the transfer substrate to perform the filled via plating in a short time. It becomes. In addition, since the formation of the underlying conductor layer and the etching process of the underlying conductor are not necessary, the number of processes can be reduced compared to the build-up method, and the underlying conductor layer is unnecessary and palladium remains on the substrate surface. Therefore, the reliability of the substrate can be improved. Furthermore, since the substrate to be processed is supported by the transfer substrate during the processing step, a thick core substrate is not required, and the workability does not deteriorate even if the substrate (insulating material) is thinned. Further, since the interlayer connection is performed by filled vias, the connection resistance can be reduced.

また、本発明に係る第二の基板製造方法は、導電性を有する第一の転写用基板の表面に第一の導体パターンを形成する工程と、前記転写用基板とは別の第二の転写用基板の表面に、ビアホールを形成すべき領域に対しても導体が配置されるよう第二の導体パターンを形成する工程と、前記第一の転写用基板に支持された第一の導体パターンと前記第二の転写用基板に支持された第二の導体パターンとを絶縁材を介在させてプレスする工程と、前記第二の転写用基板を剥離する工程と、該第二の転写用基板を剥離した剥離面に、前記ビアホール形成すべき領域以外の領域を覆うレジストパターンを配する工程と、前記第二の導体パターンのうちの、前記ビアホールを形成すべき領域の導体をエッチングにより除去する工程と、前記レジストパターンをマスクとしてブラスト法により前記第一の導体パターンに達するビアホール用の穴を穿設する工程と、該ビアホール用の穴内にめっき金属が充填されるよう前記第一の転写用基板に通電してめっきを行う工程とを含む。   The second substrate manufacturing method according to the present invention includes a step of forming a first conductor pattern on the surface of the first transfer substrate having conductivity, and a second transfer different from the transfer substrate. Forming a second conductor pattern on the surface of the transfer substrate so that a conductor is disposed even in a region where a via hole is to be formed; and a first conductor pattern supported by the first transfer substrate; Pressing the second conductive pattern supported by the second transfer substrate with an insulating material interposed therebetween, peeling the second transfer substrate, and the second transfer substrate. A step of disposing a resist pattern covering a region other than the region where the via hole is to be formed on the peeled surface, and a step of removing the conductor in the region where the via hole is to be formed in the second conductor pattern by etching. And the resist pattern Forming a via hole that reaches the first conductor pattern by blasting using a mask as a mask, and energizing the first transfer substrate so that the plated metal is filled in the via hole. Plating.

第二の基板製造方法は、前記第一の製造方法と同様に、転写用基板を利用してフィルドビアを形成して層間接続を行うものであるが、ビア用の穴の形成をブラスト法により行う。ブラスト法によれば、例えばレーザによりビアを形成する場合と較べ、低コストに基板を製造することが可能となる。   In the second substrate manufacturing method, as in the first manufacturing method, a filled via is formed by using a transfer substrate to perform interlayer connection, but a via hole is formed by a blast method. . According to the blast method, for example, it is possible to manufacture a substrate at a lower cost than in the case of forming a via by a laser.

また、かかる第二の基板製造方法において、ビアホール形成領域の導体をエッチングして除去する工程では、当該導体をオーバーエッチングすることにより、形成すべきビアホールの径より大きく除去することがある。   Further, in the second substrate manufacturing method, in the step of removing the conductor in the via hole forming region by etching, the conductor may be removed larger than the diameter of the via hole to be formed by over-etching.

これは、電流集中により穴周縁部からめっきが上方に異常に析出成長して絶縁不良を起こすような危険性を回避し、基板の信頼性を高めるためである。これについては、発明の実施の形態の欄において図面を参照しつつ詳しく説明する。   This is to avoid the danger that the plating abnormally precipitates and grows upward from the peripheral edge of the hole due to the current concentration, thereby improving the reliability of the substrate. This will be described in detail in the section of the embodiment of the present invention with reference to the drawings.

また、本発明に係る第三の基板製造方法は、導電性を有する第一の転写用基板の表面に第一の導体パターンを形成する工程と、前記転写用基板とは別の第二の転写用基板の表面に、ビアホールとの接続を行う導体配線を含む第二の導体パターンを形成する工程と、前記第一の転写用基板に支持された第一の導体パターンと前記第二の転写用基板に支持された第二の導体パターンとを絶縁材を介在させてプレスする工程と、前記第二の転写用基板を剥離する工程と、該第二の転写用基板を剥離した剥離面に、ビアホールを形成すべき領域以外の領域を覆うレジストパターンを配する工程と、前記第二の導体パターンのうちの、前記ビアホールを形成すべき領域に存在する導体をエッチングにより除去する工程と、前記レジストパターンをマスクとしてブラスト法により前記第一の導体パターンに達するビアホール用の穴を穿設する工程と、該ビアホール用の穴内にめっき金属が充填されるよう前記第一の転写用基板に通電してめっきを行い、該めっきにより該ビアホールと前記導体配線とを電気的に接続してランドレスビアホールを形成する工程とを含む。   The third substrate manufacturing method according to the present invention includes a step of forming a first conductor pattern on the surface of the first transfer substrate having conductivity, and a second transfer different from the transfer substrate. Forming a second conductor pattern including a conductor wiring for connection to a via hole on the surface of the substrate for transfer, the first conductor pattern supported on the first transfer substrate and the second transfer pattern A step of pressing the second conductor pattern supported by the substrate with an insulating material interposed therebetween, a step of peeling the second transfer substrate, and a peeling surface from which the second transfer substrate is peeled, Providing a resist pattern covering a region other than a region where a via hole is to be formed; removing a conductor existing in a region where the via hole is to be formed in the second conductor pattern by etching; and the resist Mask pattern A step of forming a hole for a via hole reaching the first conductor pattern by a blasting method, and energizing the first transfer substrate so that the plating metal is filled in the hole for the via hole. And forming a landless via hole by electrically connecting the via hole and the conductor wiring by the plating.

かかる本発明の基板製造方法では、フィルドビアを形成するめっき処理（めっき成長）によって、該フィルドビアとこれに接続すべき第二導体パターン形成側面の導体配線との接続を直接行うから、ランドレス化（ランドを設けない）が可能となり、配線密度をより向上させることが可能となる。   In the substrate manufacturing method of the present invention, since the filled via is directly connected to the conductor wiring on the side of the second conductor pattern forming side to be connected by plating treatment (plating growth) for forming a filled via, No land is provided), and the wiring density can be further improved.

前記絶縁材としては、ビニルベンジルエーテル化合物に機能性材料を混入した複合材料によって形成した絶縁材を使用する場合がある。   As the insulating material, an insulating material formed of a composite material in which a functional material is mixed in a vinyl benzyl ether compound may be used.

かかる材料を使用すれば、例えば転写用基板として機械的特性に優れたＳＵＳ基板を使用したときに該転写用基板との剥離性が良好となるとともに、機能性材料（例えばシリカフィラー）の添加によって基板特性を向上させる（例えば低誘電率かつ高Ｑ値とする）ことが可能となる。   When such a material is used, for example, when a SUS substrate having excellent mechanical properties is used as a transfer substrate, the peelability from the transfer substrate is improved and a functional material (for example, silica filler) is added. The substrate characteristics can be improved (for example, a low dielectric constant and a high Q value).

また、本発明に係る基板は、絶縁層と、該絶縁層の一方の面に形成した第一の導体パターンと、該絶縁層の他方の面に形成した第二の導体パターンと、該第一の導体パターンと第二の導体パターンとを接続するビアホールとを含む基板であって、前記第一および第二の導体パターンは、転写用基板上に各導体パターンを形成した後、前記絶縁層となる絶縁材の各面に各導体パターンを転写して形成したものであり、前記ビアホールは、ホール内にめっき金属が充填されたフィルドビアである。   The substrate according to the present invention includes an insulating layer, a first conductor pattern formed on one surface of the insulating layer, a second conductor pattern formed on the other surface of the insulating layer, and the first conductor pattern. And a via hole that connects the second conductor pattern to the second conductor pattern, wherein the first and second conductor patterns are formed on the transfer substrate, and then formed on the transfer layer. Each conductor pattern is transferred to each surface of an insulating material to be formed, and the via hole is a filled via in which a plated metal is filled in the hole.

また、本発明に係る別の基板は、絶縁層と、該絶縁層の一方の面に形成した第一の導体パターンと、該絶縁層の他方の面に形成した第二の導体パターンと、該第一の導体パターンと第二の導体パターンとを接続するビアホールとを含む基板であって、前記第一および第二の導体パターンは、前記絶縁層に埋め込まれ、該絶縁層の一方の面と他方の面とが、ともに略平面となっており、前記ビアホールは、ホール内にめっき金属が充填されたフィルドビアである。   Another substrate according to the present invention includes an insulating layer, a first conductor pattern formed on one surface of the insulating layer, a second conductor pattern formed on the other surface of the insulating layer, A substrate including a via hole connecting the first conductor pattern and the second conductor pattern, wherein the first and second conductor patterns are embedded in the insulating layer; and one surface of the insulating layer; Both of the other surfaces are substantially flat, and the via hole is a filled via in which a plated metal is filled in the hole.

かかる基板では、上記絶縁層の両面（第一の導体パターンの形成層および第二の導体パターンの形成層）が平坦になるため、積層精度を高めることが出来る。すなわち、当該基板を積層して多層基板を形成する場合に、基板上に重ねる絶縁材の樹脂の流動が抑えられ、厚さの制御が容易となるとともに、層間のズレを抑えることが可能となる。また、ホール内にめっき金属が充填されたフィルドビアにより層間接続を行うから、電気抵抗および熱抵抗を小さくすることが出来る。   In such a substrate, since both surfaces of the insulating layer (the first conductive pattern forming layer and the second conductive pattern forming layer) are flattened, the lamination accuracy can be increased. That is, when a multilayer substrate is formed by stacking the substrates, the flow of the resin of the insulating material stacked on the substrate can be suppressed, the thickness can be easily controlled, and the gap between the layers can be suppressed. . Further, since the interlayer connection is performed by filled vias filled with plated metal in the holes, the electrical resistance and the thermal resistance can be reduced.

また、上記基板では、第一および第二の導体パターンの導体ライン幅および導体ライン間隙を、ともに３０μｍ以下とすることがある。   In the substrate, both the conductor line width and conductor line gap of the first and second conductor patterns may be 30 μm or less.

このような基板構造によれば、微細配線が可能となり、当該基板を使用して形成する電子部品や機能モジュール等を小型・薄型化することができ、設計を容易にすることも可能となる。   According to such a substrate structure, fine wiring is possible, electronic parts and functional modules formed using the substrate can be reduced in size and thickness, and design can be facilitated.

さらに、上記基板では、第一の導体パターンの導体ライン厚さをｔ1、導体ライン幅をｗ1、第二の導体パターンの導体ライン厚さをｔ2、導体ライン幅をｗ2としたときに、ｔ1／ｗ1およびｔ2／ｗ2がともに１．０以上である場合がある。   Further, in the above substrate, when the conductor line thickness of the first conductor pattern is t1, the conductor line width is w1, the conductor line thickness of the second conductor pattern is t2, and the conductor line width is w2, t1 / There are cases where both w1 and t2 / w2 are 1.0 or more.

このように導体ライン幅すなわち配線導体の線路幅に対する導体ライン厚さの比（アスペクト比）ｔ1／ｗ1およびｔ2／ｗ2を１．０以上とする本発明の基板構造によれば、配線の電気抵抗を小さくすることができ、これにより伝送損失や発熱を小さく抑えることが可能となる。   Thus, according to the substrate structure of the present invention in which the ratio (aspect ratio) t1 / w1 and t2 / w2 of the conductor line thickness to the conductor line width, ie, the line width of the wiring conductor, is 1.0 or more, the electrical resistance of the wiring Thus, transmission loss and heat generation can be reduced.

さらに本発明に係る電子部品は、前記本発明に係る基板に、一以上の表面実装部品を実装したものである。   Furthermore, the electronic component according to the present invention is obtained by mounting one or more surface mount components on the substrate according to the present invention.

本発明によれば、配線密度および基板の信頼性を高め、基板の量産性を向上させることが出来る。本発明の他の目的、特徴および利点は、以下の本発明の実施の形態および実施例の説明により明らかにする。   According to the present invention, the wiring density and the reliability of the substrate can be increased, and the mass productivity of the substrate can be improved. Other objects, features, and advantages of the present invention will become apparent from the following description of embodiments and examples of the present invention.

以下、添付図面の図１から図６を参照しつつ本発明の実施形態を説明する。尚、図中、同一の符号は、同一又は相当部分を示す。   Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 6 of the accompanying drawings. In the drawings, the same reference numerals denote the same or corresponding parts.

〔第一実施形態〕
図１は、本発明の第一の実施形態に係る基板製造方法を示す工程図である。同図に示すようにこの実施形態では、次のようにして層間接続を行い、基板を製造する。 [First embodiment]
FIG. 1 is a process diagram showing a substrate manufacturing method according to a first embodiment of the present invention. As shown in the figure, in this embodiment, a substrate is manufactured by performing interlayer connection as follows.

まず、転写用基板２１を用意し（図１Ａ（ａ））、転写用基板２１の表面に第一の導体パターン２２を形成する（同図（ｂ））。また、別の（第二の）転写用基板３１を用意してその表面に第二の導体パターン３２を形成する（同図（ｃ））。これらの転写用基板２１，３１としては、例えば縦１００ｍｍ、横１００ｍｍ、厚さ０．１ｍｍのＳＵＳ３０４ＴＡ材を使用することが出来る。また、導体パターン２２，３２の形成は、例えばパターンめっき法により行う。このとき、レジストとして例えば厚さ２９μｍのドライフィルムを使用し、硫酸銅めっきで厚さ２０μｍのパターンを形成する。第二導体パターン３２の形成にあたっては、ビアホールを形成する位置の外側に例えば幅５０μｍのドーナツ状のパターンを配置しておく。その後、レジストを剥離する。   First, a transfer substrate 21 is prepared (FIG. 1A (a)), and a first conductor pattern 22 is formed on the surface of the transfer substrate 21 (FIG. 1 (b)). Further, another (second) transfer substrate 31 is prepared, and a second conductor pattern 32 is formed on the surface (FIG. 3C). As these transfer substrates 21 and 31, for example, SUS304TA material having a length of 100 mm, a width of 100 mm, and a thickness of 0.1 mm can be used. The conductor patterns 22 and 32 are formed by, for example, a pattern plating method. At this time, for example, a dry film having a thickness of 29 μm is used as the resist, and a pattern having a thickness of 20 μm is formed by copper sulfate plating. In forming the second conductor pattern 32, a donut-shaped pattern having a width of 50 μm, for example, is disposed outside the position where the via hole is formed. Thereafter, the resist is peeled off.

次に、第二転写用基板３１を反転して第一転写用基板２１に対向させ、これら転写用基板２１，３１の間に絶縁材２５を挟んで真空プレスすることにより導体パターン２２，３２の転写を行う（同図（ｄ）〜（ｅ））。絶縁材２５には、例えばビニルベンジルエーテル化合物樹脂（ＶＢ）に平均粒径５μｍの球状シリカフィラーを４０ｖｏｌ％（体積パーセント）混入した複合材料により形成した厚さ４０μｍの接着シートを使用することが出来る。転写後の層間絶縁層の厚さ（各導体パターン２２，３２の間隔）は２０μｍとなる。ビニルベンジルエーテル化合物樹脂により形成したかかる絶縁材は、ＳＵＳ基板との剥離性が良好である点で好ましい。   Next, the second transfer substrate 31 is inverted to face the first transfer substrate 21, and an insulating material 25 is sandwiched between the transfer substrates 21 and 31 to perform vacuum pressing, thereby forming the conductor patterns 22 and 32. Transfer is performed ((d) to (e) in the figure). For the insulating material 25, for example, an adhesive sheet having a thickness of 40 μm formed of a composite material obtained by mixing 40 vol% (volume percent) of a spherical silica filler having an average particle diameter of 5 μm into vinyl benzyl ether compound resin (VB) can be used. . The thickness of the interlayer insulating layer after the transfer (the interval between the conductor patterns 22 and 32) is 20 μm. Such an insulating material formed of a vinyl benzyl ether compound resin is preferable in terms of good peelability from the SUS substrate.

プレス後、第二転写用基板３１を剥離し（図１Ｂ（ｆ））、所定のビアホール形成位置に例えばＵＶＹＡＧレーザで第一導体パターン層２２に達するビアホール用の穴３５を開ける（同図（ｇ））。ビアホール３５の直径は、例えばトップ径が１００μｍ、ボトム径が７０μｍである。その後、例えば過マンガン酸カリ系のデスミア液を使用してスミアを除去する。   After pressing, the second transfer substrate 31 is peeled off (FIG. 1B (f)), and a via hole 35 reaching the first conductor pattern layer 22 is opened at a predetermined via hole formation position by, for example, a UVYAG laser (FIG. )). For example, the via hole 35 has a top diameter of 100 μm and a bottom diameter of 70 μm. Thereafter, smear is removed using, for example, a potassium permanganate desmear solution.

そして、第一転写用基板２１に通電してめっきを行い、下面の第一導体パターン２２側から銅を析出させてホール３５内を充填していき、フィルドビア３６を形成する（同図（ｈ））。このときのめっき条件は、例えば硫酸銅５水塩２００ｇ／ｌおよび硫酸１００ｇ／ｌのめっき液を使用し、８Ａ／ｄｍ2電流密度でめっきを行う。めっき時間は３０分間である。 Then, the first transfer substrate 21 is energized to perform plating, and copper is deposited from the first conductor pattern 22 side on the lower surface to fill the hole 35, thereby forming a filled via 36 (FIG. 11 (h)). ). As the plating conditions at this time, for example, a plating solution of copper sulfate pentahydrate 200 g / l and sulfuric acid 100 g / l is used, and plating is performed at a current density of 8 A / dm 2 . The plating time is 30 minutes.

穴内がめっき銅３６で充填されたら、第一転写用基板２１を剥離し（同図（ｉ））、本実施形態に係る層間接続構造を完成する。尚、さらに公知の手法により該基板の両面に絶縁材と導体パターンを適宜積層して多層基板を形成することが可能である。   When the inside of the hole is filled with the plated copper 36, the first transfer substrate 21 is peeled off ((i) in the figure) to complete the interlayer connection structure according to the present embodiment. Furthermore, it is possible to form a multilayer substrate by appropriately laminating an insulating material and a conductor pattern on both surfaces of the substrate by a known method.

〔第二実施形態〕
図２は、本発明の第二の実施形態に係る基板製造方法を示す工程図である。 [Second Embodiment]
FIG. 2 is a process diagram showing a substrate manufacturing method according to the second embodiment of the present invention.

同図に示すようにこの実施形態は、前記第一実施形態（図１Ａ（ａ）〜図１Ｂ（ｆ））と同様にして第一および第二の転写用基板にそれぞれ所定の導体パターン２２，３２を形成し、絶縁材２５を介在させてプレスを行い、第二転写用基板を剥離する。ただし、この実施形態では、ビアホールを形成する位置４１の上面部も導体で覆われるように第二の導体パターン３２を形成する。   As shown in the figure, this embodiment is similar to the first embodiment (FIGS. 1A (a) to 1B (f)), and the predetermined conductor patterns 22 are respectively formed on the first and second transfer substrates. 32 is formed, pressing is performed with the insulating material 25 interposed therebetween, and the second transfer substrate is peeled off. However, in this embodiment, the second conductor pattern 32 is formed so that the upper surface portion of the position 41 where the via hole is formed is also covered with the conductor.

そして、第二転写用基板を剥離した剥離面（第二導体パターン側の面）に対して、ビアホールを形成すべき位置４１以外の領域を覆うレジストパターン４２を配する（同図（ａ））。このレジスト４２としては、例えばドライフィルムを使用することができ、ビアホール形成位置４１に、当該形成すべきビアホール径に合わせて例えば直径１００μｍの穴（レジストが無い部分）が配置されるようにレジスト４２を形成する。   Then, a resist pattern 42 covering a region other than the position 41 where the via hole is to be formed is disposed on the peeling surface (the surface on the second conductor pattern side) from which the second transfer substrate has been peeled (FIG. 5A). . As this resist 42, for example, a dry film can be used, and the resist 42 is arranged so that, for example, a hole (a portion having no resist) having a diameter of 100 μm is arranged at the via hole forming position 41 in accordance with the diameter of the via hole to be formed. Form.

その後、エッチングを行い、ビアホール形成位置４１の導体（第二導体パターン３２）を除去する（同図（ｂ））。このとき、当該導体３２をオーバーエッチングすることにより、形成すべきビアホールの径より大きく除去する。これは、次の理由による。   Thereafter, etching is performed to remove the conductor (second conductor pattern 32) at the via hole forming position 41 (FIG. 5B). At this time, the conductor 32 is removed by being overetched to be larger than the diameter of the via hole to be formed. This is due to the following reason.

図３（ａ）に示すように、ビアホール径（トップ径）ちょうどに導体３２をエッチングした場合（ビアホールの周縁まで導体３２がある状態とする）、後に述べるフィルドビアを形成する工程で、ビア穴内がめっき銅で満たされ、ランド部（第二導体パターン３２）と接続した時点（同図（ｂ））から当該ランド部３２も通電されることになるため、めっき析出が生じる。このとき、特に当該ランド部３２の内縁角部（穴内縁）３２ａは電流集中によってめっきの成長速度が速く、このため同図（ｃ）並びにレジストを除去した状態を表す同図（ｄ）に示すような上方に突出した突起部４５が形成されてしまうおそれがある。このような突起部４５は、特に層間が小さくなるほど絶縁不良の原因となる可能性があり好ましくない。   As shown in FIG. 3A, when the conductor 32 is etched to exactly the via hole diameter (top diameter) (the conductor 32 is present up to the periphery of the via hole), in the process of forming a filled via described later, Since the land portion 32 is also energized from the time when it is filled with the plated copper and connected to the land portion (second conductor pattern 32) ((b) in the figure), plating deposition occurs. At this time, in particular, the inner edge corner portion (hole inner edge) 32a of the land portion 32 has a high growth rate of plating due to current concentration. Therefore, FIG. 10C and FIG. There exists a possibility that the protrusion part 45 which protruded upwards may be formed. Such a protrusion 45 is not preferable because it may cause insulation failure as the interlayer becomes smaller.

そこで、前記本発明の第二の製造方法並びに本実施形態では、ビアホール形成部４１の第二導体３２をオーバーエッチングし、形成すべきビアホールの径より大きく導体を除去することとした。これにより、かかるめっき突起部４５の発生を防ぎ、基板の信頼性を向上させることが出来る。   Therefore, in the second manufacturing method and the present embodiment of the present invention, the second conductor 32 of the via hole forming portion 41 is over-etched to remove the conductor larger than the diameter of the via hole to be formed. Thereby, generation | occurrence | production of this plating protrusion part 45 can be prevented and the reliability of a board | substrate can be improved.

第二導体パターン３２のエッチングの後、ブラスト加工により絶縁層２５にビアホール用の穴４３を開ける（図２（ｃ））。ブラスト加工によれば、多数のビアホールを一度に形成することができ、また設備も簡便なのでレーザ加工に較べ、基板の製造コストを低減させることが出来る。   After etching the second conductor pattern 32, a hole 43 for a via hole is opened in the insulating layer 25 by blasting (FIG. 2C). According to the blasting process, a large number of via holes can be formed at one time, and the equipment is simple, so that the manufacturing cost of the substrate can be reduced as compared with laser processing.

その後、第一転写用基板２１に通電して前記第一の実施形態と同様にフィルドビア３６を形成し（図２（ｄ））、レジスト４２を除去した後、転写用基板２１を剥離する（同図（ｅ））。尚、かかるフィルドビア形成には、第二導体３２のランド部内縁はレジスト４２によって覆われているから、前に述べたようなめっき突起部は形成されない。   Thereafter, the first transfer substrate 21 is energized to form a filled via 36 as in the first embodiment (FIG. 2D), and after removing the resist 42, the transfer substrate 21 is peeled off (same as above). (E). In the formation of filled vias, since the inner edge of the land portion of the second conductor 32 is covered with the resist 42, the plating protrusion as described above is not formed.

〔第三実施形態〕
図４は、本発明の第三の実施形態を示す工程図である。この実施形態は、前記第一および第二実施形態と同様に、転写法およびフィルドビアを利用して層間接続を形成するものであるが、ランドを設けないランドレスビアホールにより層間接続を行うものである。 [Third embodiment]
FIG. 4 is a process diagram showing a third embodiment of the present invention. In this embodiment, as in the first and second embodiments, the interlayer connection is formed by using the transfer method and filled via, but the interlayer connection is performed by a landless via hole in which no land is provided. .

まず前記第一実施形態（図１Ａ（ａ）〜図１Ｂ（ｆ））と同様にして第一および第二の転写用基板にそれぞれ所定の導体パターン２２，３２を形成し、絶縁材２５を介在させてプレスを行い、第二転写用基板を剥離する。ただし、この実施形態では、図４Ａ（ａ１）および（ａ２）に示すように、ビアホール形成位置４１の上面部の少なくとも一部に導体が存在するように第二の導体パターン３２を形成する。この例では、同図（ａ２）に示すように当該ビアホール形成位置４１に円形形状に導体が配されるように第二導体パターン３２を形成したが、この形状は特に問わず、例えば図５に示すように配線５１（これは第二導体パターン３２の一部である）をそのまま当該ビアホール形成位置４１に突出させたような形態であっても構わない。尚、図４Ａおよび４Ｂの（ａ２）〜（ｅ２）は、基板を上面側から見た平面図である。   First, in the same manner as in the first embodiment (FIGS. 1A (a) to 1B (f)), predetermined conductor patterns 22 and 32 are formed on the first and second transfer substrates, respectively, and an insulating material 25 is interposed. Then, pressing is performed to peel off the second transfer substrate. However, in this embodiment, as shown in FIGS. 4A (a1) and (a2), the second conductor pattern 32 is formed so that the conductor exists in at least a part of the upper surface portion of the via hole forming position 41. In this example, the second conductor pattern 32 is formed so that the conductor is arranged in a circular shape at the via hole forming position 41 as shown in FIG. As shown, the wiring 51 (which is a part of the second conductor pattern 32) may be projected as it is to the via hole forming position 41. In addition, (a2)-(e2) of FIG. 4A and 4B is the top view which looked at the board | substrate from the upper surface side.

次に、前記第二実施形態と同様に、第二転写用基板の剥離面（第二導体パターン側の面）に対して、ビアホールを形成すべき位置４１以外の領域を覆うレジストパターン４２を配し（図４Ａ（ａ１），（ａ２））、ビアホール形成位置４１の導体３２をエッチングして除去する（同図（ｂ１），（ｂ２））。   Next, as in the second embodiment, a resist pattern 42 that covers a region other than the position 41 where the via hole is to be formed is arranged on the peeling surface (second conductor pattern side surface) of the second transfer substrate. Then (FIGS. 4A (a1) and (a2)), the conductor 32 at the via hole formation position 41 is removed by etching (FIG. 4 (b1) and (b2)).

そして、ブラスト加工により第一導体パターン２２に達するビアホール用の穴４３を開けた後（同図（ｃ１），（ｃ２））、第一転写用基板２１に通電してビアホール内が銅で充填されたフィルドビア３６を形成し（図４Ｂ（ｄ１），（ｄ２））、第一転写用基板２１を剥離する（同図（ｅ１），（ｅ２））。   Then, after forming a via hole hole 43 reaching the first conductor pattern 22 by blasting (FIGS. (C1) and (c2)), the first transfer substrate 21 is energized to fill the via hole with copper. Then, the filled via 36 is formed (FIG. 4B (d1), (d2)), and the first transfer substrate 21 is peeled off (FIG. 4 (e1), (e2)).

このような実施形態によれば、配線の高密度化の制限要因と近時なりつつあるランドを不要化することが出来るから、より一層の高密度配線を実現することが可能となる。   According to such an embodiment, it is possible to eliminate the land that is becoming a limiting factor for increasing the density of wiring and the lands that are becoming more recent, and thus it is possible to realize even higher density wiring.

上記第一から第三の実施形態に係る製造方法の利点を纏めれば次のとおりである。   The advantages of the manufacturing methods according to the first to third embodiments are summarized as follows.

第一に、基板の配線密度を向上させることが出来る点である。フルアディティブ法であるから、緻密かつ高精度の導体パターンを形成することができ、ファインパターンに対応することが出来る。また、第三の実施形態のようにランドレス化が可能であり、接続部の面積を小さくすることが出来る。   First, the wiring density of the substrate can be improved. Since it is a full additive method, a precise and highly accurate conductor pattern can be formed and it can respond to a fine pattern. Further, as in the third embodiment, landless formation is possible, and the area of the connection portion can be reduced.

第二に、量産性が良好となる。例えばビルドアップ工法と比較した場合、下地導体層の形成工程、並びに下地導体のエッチング工程を省くことが可能で、工程数が少ないからである。また、転写用基板を使用してビアを下から埋めていくので、大電流で短時間にフィルドビアめっきが可能であり、めっき処理の時間を少なくすることが出来る。   Second, mass productivity is improved. For example, when compared with the build-up method, the formation process of the base conductor layer and the etching process of the base conductor can be omitted, and the number of processes is small. In addition, since the via is filled from the bottom using the transfer substrate, filled via plating can be performed in a short time with a large current, and the plating processing time can be reduced.

第三に、信頼性が高くかつ高性能な基板を製造することが出来る。下地導体層が不要で、基板表面にパラジウムが残ることがないからである。また、接続抵抗の小さいフィルドビアで層間接続を行うからである。   Third, a highly reliable and high performance substrate can be manufactured. This is because the base conductor layer is unnecessary and palladium does not remain on the substrate surface. In addition, the interlayer connection is performed with a filled via having a low connection resistance.

第四に、製造工程におけるハンドリング性に優れる。工程内で常に転写用基板が少なくとも片側にあるから、取り扱いが容易になるからである。転写用基板としてＳＵＳ板等の機械強度の高い転写板を使用可能であり、厚いコア基板を必要としないから、層間絶縁層の厚さを薄くすることができ、例えば１００μｍ以下の薄い層間絶縁層を有する多層基板も容易に製造することが可能となる。   Fourth, it is excellent in handling properties in the manufacturing process. This is because the transfer substrate is always on at least one side in the process, so that handling becomes easy. As a transfer substrate, a transfer plate with high mechanical strength such as a SUS plate can be used, and since a thick core substrate is not required, the thickness of the interlayer insulating layer can be reduced. For example, a thin interlayer insulating layer of 100 μm or less It is also possible to easily manufacture a multilayer substrate having

〔第四実施形態〕
図６は、本発明の第四の実施形態に係る基板構造を示すものである。同図に示すようにこの実施形態の基板は、絶縁材２５と、絶縁材２５の一方の面に形成した第一の導体パターン２２と、絶縁材２５の他方の面に形成した第二の導体パターン３２とを有するもので、第一および第二の各導体パターン２２，３２を絶縁材２５に埋め込むように形成し、絶縁材２５の両面２５ａ，２５ｂが略平面となるようにした。このように構成すれば、当該基板を積層して多層基板を形成する場合に、基板上に重ねる絶縁材の樹脂の流動を抑え、積層基板の厚さ制御を容易にすることが出来るとともに、層間のズレを防ぐことが可能となる。 [Fourth embodiment]
FIG. 6 shows a substrate structure according to the fourth embodiment of the present invention. As shown in the figure, the substrate of this embodiment includes an insulating material 25, a first conductor pattern 22 formed on one surface of the insulating material 25, and a second conductor formed on the other surface of the insulating material 25. The first and second conductor patterns 22 and 32 are formed so as to be embedded in the insulating material 25, and both surfaces 25a and 25b of the insulating material 25 are substantially flat. According to this structure, when a multilayer substrate is formed by stacking the substrates, it is possible to suppress the resin flow of the insulating material superimposed on the substrate and to easily control the thickness of the multilayer substrate, and It is possible to prevent the deviation.

また、第一の導体パターン２２と第二の導体パターン３２とを接続するビアホール３６は、ホール内にめっき金属を充填したフィルドビアとする。これにより層間接続部における電気抵抗を小さくすることが出来る。   The via hole 36 that connects the first conductor pattern 22 and the second conductor pattern 32 is a filled via in which a plated metal is filled in the hole. Thereby, the electrical resistance in an interlayer connection part can be made small.

また、第一および第二の導体パターン２２，３２における導体ライン幅ｗ1，ｗ2および導体ライン間隙ｗ0をともに３０μｍ以下とする。これにより、微細配線が可能となり、当該基板を使用して形成する電子部品や機能モジュール等を小型・薄型化することが出来る。   The conductor line widths w1 and w2 and the conductor line gap w0 in the first and second conductor patterns 22 and 32 are both set to 30 μm or less. As a result, fine wiring becomes possible, and electronic components and functional modules formed using the substrate can be reduced in size and thickness.

さらに、第一の導体パターン２２における導体ライン厚さをｔ1、第二の導体パターン３２における導体ライン厚さをｔ2としたときに、ｔ1／ｗ1およびｔ2／ｗ2がともに１．０以上となるように各導体パターン２２，３２を形成する。これにより配線の電気抵抗を小さくし、伝送損失を低減することが出来る。   Further, when the conductor line thickness in the first conductor pattern 22 is t1, and the conductor line thickness in the second conductor pattern 32 is t2, both t1 / w1 and t2 / w2 are 1.0 or more. Each of the conductor patterns 22 and 32 is formed. This can reduce the electrical resistance of the wiring and reduce transmission loss.

尚、本実施形態に係る基板を製造するにあたっては、上記第一から第三の実施形態に係る基板製造方法を適宜使用することが可能である。   In manufacturing the substrate according to the present embodiment, the substrate manufacturing methods according to the first to third embodiments can be appropriately used.

以上、本発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者にとって明らかである。   Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and it will be apparent to those skilled in the art that various modifications can be made within the scope of the claims. .

（ａ）から（ｅ）は、本発明の第一の実施形態に係る基板製造方法の工程を順次示す基板断面図である。(A) to (e) are substrate cross-sectional views sequentially showing the steps of the substrate manufacturing method according to the first embodiment of the present invention. （ｆ）から（ｉ）は、同じく本発明の第一の実施形態に係る基板製造方法の工程を順次示す基板断面図である。(F) to (i) are substrate cross-sectional views sequentially showing the steps of the substrate manufacturing method according to the first embodiment of the present invention. （ａ）から（ｅ）は、本発明の第二の実施形態に係る基板製造方法の工程を順次示す基板断面図である。(A) to (e) are substrate cross-sectional views sequentially showing the steps of the substrate manufacturing method according to the second embodiment of the present invention. （ａ）から（ｄ）は、本発明の第二の製造方法並びに第二の実施形態の利点を説明するための基板断面図である。(A) to (d) are substrate cross-sectional views for explaining the advantages of the second manufacturing method and the second embodiment of the present invention. （ａ１）から（ｃ１）は、本発明の第三の実施形態に係る基板製造方法の工程を順次示す基板断面図である。また、（ａ２）から（ｃ２）は、前記（ａ１）から（ｃ１）の各平面図である。(A1) to (c1) are substrate cross-sectional views sequentially showing the steps of the substrate manufacturing method according to the third embodiment of the present invention. Further, (a2) to (c2) are plan views of (a1) to (c1). （ｄ１）から（ｅ１）は、本発明の第三の実施形態に係る基板製造方法の工程を順次示す基板断面図である。また、（ｄ２）から（ｅ２）は、前記（ｄ１）から（ｅ１）の各平面図である。(D1) to (e1) are substrate cross-sectional views sequentially showing the steps of the substrate manufacturing method according to the third embodiment of the present invention. Further, (d2) to (e2) are plan views of (d1) to (e1). 前記第三の実施形態における変形例を示す平面図である。It is a top view which shows the modification in said 3rd embodiment. 本発明の第四の実施形態に係る基板を示す断面図である。It is sectional drawing which shows the board | substrate which concerns on 4th embodiment of this invention. （ａ）から（ｄ）は、従来のスルーホール法による層間接続の工程を順次示す基板断面図である。(A) to (d) are substrate cross-sectional views sequentially showing steps of interlayer connection by a conventional through-hole method. （ｅ）から（ｇ）は、従来のスルーホール法による層間接続の工程を順次示す基板断面図である。(E) to (g) are cross-sectional views of the substrate sequentially illustrating steps of interlayer connection by a conventional through-hole method. （ａ）から（ｅ）は、従来のビルドアップ法における層間接続の工程を順次示す基板断面図である。(A) to (e) are substrate cross-sectional views sequentially showing interlayer connection steps in a conventional build-up method. （ｆ）から（ｉ）は、従来のビルドアップ法における層間接続の工程を順次示す基板断面図である。(F) to (i) are cross-sectional views of the substrate sequentially illustrating the steps of interlayer connection in the conventional build-up method.

符号の説明Explanation of symbols

２１，３１ 転写用基板
２２，３２ 導体パターン
２５ 絶縁材
３５、４３ ビアホール用穴
３６ フィルドビア
４２ レジスト 21 and 31 Transfer substrate 22 and 32 Conductor pattern 25 Insulating material 35 and 43 Hole for via hole 36 Filled via 42 Resist

Claims (10)

導電性を有する第一の転写用基板の表面に第一の導体パターンを形成する工程と、
前記転写用基板とは別の第二の転写用基板の表面に第二の導体パターンを形成する工程と、
前記第一の転写用基板に支持された第一の導体パターンと前記第二の転写用基板に支持された第二の導体パターンとを絶縁材を介在させてプレスする工程と、
前記第二の転写用基板を剥離する工程と、
該第二の転写用基板を剥離した剥離面側から前記第一の導体パターンに達するビアホール用の穴を穿設する工程と、
該ビアホール用の穴内にめっき金属が充填されるよう前記第一の転写用基板に通電してめっきを行う工程と
を含むことを特徴とする基板の製造方法。 Forming a first conductor pattern on the surface of the first transfer substrate having conductivity;
Forming a second conductor pattern on the surface of a second transfer substrate different from the transfer substrate;
Pressing the first conductor pattern supported on the first transfer substrate and the second conductor pattern supported on the second transfer substrate with an insulating material interposed therebetween;
Peeling the second transfer substrate;
Forming a hole for a via hole reaching the first conductor pattern from the side of the peeled surface from which the second transfer substrate is peeled;
And a step of performing plating by energizing the first transfer substrate so that the plating metal is filled in the via hole. 導電性を有する第一の転写用基板の表面に第一の導体パターンを形成する工程と、
前記転写用基板とは別の第二の転写用基板の表面に、ビアホールを形成すべき領域に対しても導体が配置されるよう第二の導体パターンを形成する工程と、
前記第一の転写用基板に支持された第一の導体パターンと前記第二の転写用基板に支持された第二の導体パターンとを絶縁材を介在させてプレスする工程と、
前記第二の転写用基板を剥離する工程と、
該第二の転写用基板を剥離した剥離面に、前記ビアホール形成すべき領域以外の領域を覆うレジストパターンを配する工程と、
前記第二の導体パターンのうちの、前記ビアホールを形成すべき領域の導体をエッチングにより除去する工程と、
前記レジストパターンをマスクとしてブラスト法により前記第一の導体パターンに達するビアホール用の穴を穿設する工程と、
該ビアホール用の穴内にめっき金属が充填されるよう前記第一の転写用基板に通電してめっきを行う工程と
を含むことを特徴とする基板の製造方法。 Forming a first conductor pattern on the surface of the first transfer substrate having conductivity;
Forming a second conductor pattern on the surface of a second transfer substrate different from the transfer substrate, so that a conductor is disposed even for a region where a via hole is to be formed;
Pressing the first conductor pattern supported on the first transfer substrate and the second conductor pattern supported on the second transfer substrate with an insulating material interposed therebetween;
Peeling the second transfer substrate;
Disposing a resist pattern covering a region other than the region where the via hole is to be formed on the release surface from which the second transfer substrate is peeled;
Removing the conductor in the region where the via hole is to be formed in the second conductor pattern by etching;
Forming a hole for a via hole reaching the first conductor pattern by a blast method using the resist pattern as a mask;
And a step of performing plating by energizing the first transfer substrate so that the plating metal is filled in the via hole. 前記ビアホール形成領域の導体をエッチングして除去する工程では、当該導体を、形成すべきビアホールの径より大きく除去するようオーバーエッチングする
ことを特徴とする請求項２に記載の基板の製造方法。 The method for manufacturing a substrate according to claim 2, wherein in the step of removing the conductor in the via hole forming region by etching, the conductor is over-etched so as to be removed larger than the diameter of the via hole to be formed. 導電性を有する第一の転写用基板の表面に第一の導体パターンを形成する工程と、
前記転写用基板とは別の第二の転写用基板の表面に、ビアホールとの接続を行う導体配線を含む第二の導体パターンを形成する工程と、
前記第一の転写用基板に支持された第一の導体パターンと前記第二の転写用基板に支持された第二の導体パターンとを絶縁材を介在させてプレスする工程と、
前記第二の転写用基板を剥離する工程と、
該第二の転写用基板を剥離した剥離面に、ビアホール形成すべき領域以外の領域を覆うレジストパターンを配する工程と、
前記第二の導体パターンのうちの、前記ビアホールを形成すべき領域に存在する導体をエッチングにより除去する工程と、
前記レジストパターンをマスクとしてブラスト法により前記第一の導体パターンに達するビアホール用の穴を穿設する工程と、
該ビアホール用の穴内にめっき金属が充填されるよう前記第一の転写用基板に通電してめっきを行い、該めっきにより該ビアホールと前記導体配線とを電気的に接続してランドレスビアホールを形成する工程と
を含むことを特徴とする基板の製造方法。 Forming a first conductor pattern on the surface of the first transfer substrate having conductivity;
Forming a second conductor pattern including a conductor wiring for connection to a via hole on the surface of a second transfer substrate different from the transfer substrate;
Pressing the first conductor pattern supported on the first transfer substrate and the second conductor pattern supported on the second transfer substrate with an insulating material interposed therebetween;
Peeling the second transfer substrate;
Arranging a resist pattern covering a region other than a region where a via hole is to be formed on a peeling surface from which the second transfer substrate is peeled;
Removing the conductor existing in the region where the via hole is to be formed in the second conductor pattern by etching; and
Forming a hole for a via hole reaching the first conductor pattern by a blast method using the resist pattern as a mask;
Conducting plating by energizing the first transfer substrate so that the plating metal is filled in the via hole, and forming a landless via hole by electrically connecting the via hole and the conductor wiring by the plating. A process for producing a substrate comprising the steps of: 前記絶縁材として、ビニルベンジルエーテル化合物に機能性材料を混入した複合材料によって形成した絶縁材を使用する
請求項１から４のいずれか一項に記載の基板の製造方法。 The method for manufacturing a substrate according to any one of claims 1 to 4, wherein an insulating material formed of a composite material in which a functional material is mixed in a vinyl benzyl ether compound is used as the insulating material. 絶縁層と、該絶縁層の一方の面に形成した第一の導体パターンと、該絶縁層の他方の面に形成した第二の導体パターンと、該第一の導体パターンと第二の導体パターンとを接続するビアホールとを含む基板であって、
前記第一および第二の導体パターンは、転写用基板上に各導体パターンを形成した後、前記絶縁層となる絶縁材の各面に各導体パターンを転写して形成したものであり、
前記ビアホールは、ホール内にめっき金属が充填されたフィルドビアである
ことを特徴とする基板。 Insulating layer, first conductor pattern formed on one surface of the insulating layer, second conductor pattern formed on the other surface of the insulating layer, the first conductor pattern and the second conductor pattern A via hole that connects to the substrate,
The first and second conductor patterns are formed by forming each conductor pattern on a transfer substrate and then transferring each conductor pattern to each surface of the insulating material to be the insulating layer.
The via hole is a filled via in which a plated metal is filled in the hole. 絶縁層と、該絶縁層の一方の面に形成した第一の導体パターンと、該絶縁層の他方の面に形成した第二の導体パターンと、該第一の導体パターンと第二の導体パターンとを接続するビアホールとを含む基板であって、
前記第一および第二の導体パターンは、前記絶縁層に埋め込まれ、
該絶縁層の一方の面と他方の面とが、ともに略平面となっており、
前記ビアホールは、ホール内にめっき金属が充填されたフィルドビアである
ことを特徴とする基板。 Insulating layer, first conductor pattern formed on one surface of the insulating layer, second conductor pattern formed on the other surface of the insulating layer, the first conductor pattern and the second conductor pattern A via hole that connects to the substrate,
The first and second conductor patterns are embedded in the insulating layer;
Both the one surface and the other surface of the insulating layer are substantially flat,
The via hole is a filled via in which a plated metal is filled in the hole. 前記第一および第二の導体パターンにおける導体ライン幅および導体ライン間隙を、ともに３０μｍ以下とした
ことを特徴とする請求項６または７に記載の基板。 The substrate according to claim 6 or 7, wherein both the conductor line width and the conductor line gap in the first and second conductor patterns are 30 μm or less. 前記第一の導体パターンにおける導体ライン厚さをｔ1、導体ライン幅をｗ1、前記第二の導体パターンにおける導体ライン厚さをｔ2、導体ライン幅をｗ2としたときに、ｔ1／ｗ1およびｔ2／ｗ2がともに１．０以上である
ことを特徴とする請求項６から８のいずれか一項に記載の基板。 When the conductor line thickness in the first conductor pattern is t1, the conductor line width is w1, the conductor line thickness in the second conductor pattern is t2, and the conductor line width is w2, t1 / w1 and t2 / The substrate according to any one of claims 6 to 8, wherein both w2 are 1.0 or more. 請求項６から９のいずれか一項に記載の前記基板に、一以上の表面実装部品を実装した電子部品。 An electronic component in which one or more surface-mounted components are mounted on the substrate according to any one of claims 6 to 9.
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