KR100460064B1 - Method for forming metal wiring of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법을 개시하며, 개시된 본 발명의 방법은, 소정의 하지층이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 KrF 광원에 감응하는 제1레지스트를 도포하는 단계와, 상기 제1레지스트를 콘택 형성용 노광마스크와 KrF 광원을 이용하여 노광하는 단계와, 상기 노광된 제1레지스트 상에 I-line 광원에 감응하는 제2레지스트를 도포하는 단계와, 상기 제2레지스트를 금속배선 형성용 노광마스크와 I-line 광원을 이용하여 노광하는 단계와, 상기 노광된 제2레지스트와 제1레지스트를 현상하여 T자형 레지스트 패턴을 형성하는 단계와, 상기 T자형 레지스트 패턴을 E-빔으로 경화시키는 단계와, 상기 경화된 T자형 레지스트 패턴을 마스크로 층간절연막을 식각해서 하지층을 노출시키는 콘택홀 및 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계와, 상기 잔류된 T자형 레지스트 패턴을 제거하는 단계와, 상기 콘택홀 및 트렌치를 매립하도록 층간절연막 상에 금속막을 증착하는 단계와, 상기 층간절연막이 노출될 때까지 상기 금속막을 연마하는 단계를 포함한다. 본 발명에 따르면, 듀얼-다마신(dual-damascene) 공정을 이용하는 것으로 인해 인접하는 금속배선들간의 브릿지 발생을 방지할 수 있으며, 그리고, 1회의 현상 및 식각 공정만으로 콘택홀 및 금속배선 형성 영역이 한정되도록 하는 것으로 인해 전체 공정 수를 줄일 수 있다.The present invention discloses a method for forming a metal wiring of a semiconductor device, the method of the present invention is to form an interlayer insulating film on a semiconductor substrate provided with a predetermined base layer, and to react with a KrF light source on the interlayer insulating film Applying a first resist, exposing the first resist using a contact forming exposure mask and a KrF light source, and applying a second resist sensitive to an I-line light source on the exposed first resist Exposing the second resist using an exposure mask for forming a metal wiring and an I-line light source, and developing the exposed second resist and the first resist to form a T-shaped resist pattern; And curing the T-shaped resist pattern with an E-beam, and etching the interlayer insulating layer using the cured T-shaped resist pattern as a mask to expose the underlying layer. Forming a trench defining a metal wiring formation region, removing the remaining T-shaped resist pattern, depositing a metal film on the interlayer insulating film to fill the contact hole and the trench, and forming the interlayer insulating film Polishing the metal film until exposed. According to the present invention, the use of a dual-damascene process can prevent the generation of bridges between adjacent metal wires, and the contact hole and the metal wire formation region can be formed by only one development and etching process. Being limited can reduce the overall number of processes.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 듀얼-다마신(dual-damascene) 공정 및 서로 다른 광원에 감응하는 이종(異種)의 레지스트를 이용한 금속배선 형성방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to a method of forming a metal wiring using a dual-damascene process and heterogeneous resists sensitive to different light sources. will be.
반도체 메모리 소자의 집적도가 증가함에 따라, 메모리 셀들은 스택(Stack) 구조화되고 있으며, 이에 따라, 각 셀들간의 전기적 연결을 위한 금속배선도 배선 설계를 용이하게 할 수 있는 다층 구조로 형성되고 있다. 이러한 다층금속배선 구조는 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.As the degree of integration of semiconductor memory devices increases, memory cells are stacked in structure, and thus, metal wiring diagrams for electrical connection between the cells are formed in a multi-layer structure that can facilitate wiring design. Such a multilayer metal wiring structure has advantages in that the wiring design can be freely set and the setting of the wiring resistance and the current capacity can be made free.
한편, 금속배선 물질로서는 전기 전도도가 비교적 우수한 알루미늄(Al) 또는 그의 합금막이 주로 사용되어 왔으며, 최근에는 텅스텐은 물론, 알루미늄에 비해 전기 전도도가 더 우수한 구리(Cu)를 이용하려는 연구가 진행되고 있다.Meanwhile, aluminum (Al) or an alloy film thereof having relatively high electrical conductivity has been mainly used as a metal wiring material, and recently, studies have been conducted to use tungsten as well as copper (Cu) having better electrical conductivity than aluminum. .
이하에서는 종래의 금속배선 형성방법을 개략적으로 설명하도록 한다.Hereinafter, a conventional metal wiring forming method will be described schematically.
우선, 금속막의 증착 및 포토리소그라피 공정을 이용한 금속막의 패터닝을 통해 하부 금속배선을 형성한 상태에서, 상기 하부 금속배선을 포함한 소정의 하지층이 형성된 반도체 기판 상에 HDP(High Density Plasma) 증착 방식에 따라 층간절연막을 증착한 후, CMP(Chemical Mechanical Polishing) 공정으로 그 표면을 평탄화시킨다.First, in the state where the lower metal wiring is formed through the deposition of the metal film and the patterning of the metal film using a photolithography process, a high density plasma (HDP) deposition method is applied to a semiconductor substrate on which a predetermined base layer including the lower metal wiring is formed. After the deposition of the interlayer insulating film, the surface is planarized by a chemical mechanical polishing (CMP) process.
그런다음, 상기 층간절연막의 일부분을 식각하여 하부 금속배선을 노출시키는 콘택홀을 형성하고, 이어서, 상기 콘택홀이 완전 매립되도록 층간절연막 상에 텅스텐막을 증착한 후, 상기 텅스텐막을 연마하여 상기 콘택홀 내에 상기 하부 금속배선과 전기적으로 콘택된 콘택플러그를 형성한다.Then, a part of the interlayer insulating film is etched to form a contact hole exposing the lower metal wiring, and then a tungsten film is deposited on the interlayer insulating film so that the contact hole is completely filled, and then the tungsten film is polished to polish the contact hole. A contact plug in electrical contact with the lower metal wiring is formed in the inside.
다음으로, 콘택플러그 및 층간절연막 상에 금속막을 증착한 후, 포토리소그라피 공정을 이용한 금속막의 패터닝을 통해 상기 콘택플러그와 콘택되는 상부 금속배선을 형성하고, 이 결과로서, 다층금속배선 구조를 완성한다.Next, after depositing a metal film on the contact plug and the interlayer insulating film, the upper metal wiring contacting the contact plug is formed by patterning the metal film using a photolithography process, and as a result, a multi-layer metal wiring structure is completed. .
그러나, 전술한 종래의 금속배선 형성방법은, 도 1에 도시된 바와 같이, 금속막의 식각 특성과 관련하여 금속막의 건식 식각 후에 인접하는 금속배선들(4)간에 브릿지(Bridge : 10)가 발생할 수 있으며, 또한, 금속막이 화합물 형태로 잔류됨으로써 소자의 전기적 특성에 악영향을 미치게 되는 문제점이 있다. 특히, 이러한 문제는 반도체 소자의 고집적화가 진행됨에 따라 더욱 심각할 것으로 예상된다.However, in the above-described conventional method for forming metal wiring, as shown in FIG. 1, a bridge 10 may occur between adjacent metal wirings 4 after dry etching of the metal film in relation to the etching characteristics of the metal film. In addition, there is a problem that the metal film remains in the form of a compound, which adversely affects the electrical characteristics of the device. In particular, such a problem is expected to become more serious as the integration of semiconductor devices proceeds.
도 1에서, 미설명된 도면부호 1은 반도체 기판, 2는 층간절연막, 그리고, 3은 콘택플러그를 각각 나타낸다.In FIG. 1, reference numeral 1 denotes a semiconductor substrate, 2 an interlayer insulating film, and 3 a contact plug, respectively.
따라서, 상기와 같은 문제를 해결하기 위해 금속배선을 형성하기 위한 다른 방법으로서 다마신(damascene), 특히, 듀얼-다마신(dual-damascene) 공정을 이용한 금속배선 공정이 제안되었다.Accordingly, in order to solve the above problem, a metallization process using a damascene, in particular, a dual-damascene process has been proposed as another method for forming metallization.
상기 듀얼-다마신 공정은 콘택플러그 및 금속배선을 개별적 공정을 통해 각각 형성하는 방식이 아니라, 층간절연막 내에 콘택플러그 형성 영역을 포함한 금속배선이 형성될 영역을 미리 한정한 후에 금속막의 증착 및 금속막의 CMP를 통해 상기 콘택플러그 및 금속배선이 동시에 형성되도록 하는 공정이다.The dual damascene process is not a method of forming contact plugs and metal wirings separately through a separate process, but rather defining a region where a metal wiring including a contact plug forming region is to be formed in an interlayer insulating film, and then depositing a metal film and forming a metal film. The contact plug and the metal wiring are formed at the same time through the CMP.
그런데, 상기 듀얼-다마신 공정은 인접하는 금속배선들간의 브릿지 발생을 방지할 수 있다는 잇점은 있지만, 콘택홀 및 금속배선 형성 영역을 한정하기 위해레지스트의 도포, 노광 및 현상을 포함하는 마스크 공정과 층간절연막에 대한 식각 공정이 각각 2회씩 수행되어야 하므로, 공정 상의 번거로움이 있다.By the way, the dual damascene process has the advantage of preventing the occurrence of bridges between adjacent metal lines, but the mask process including the application, exposure and development of the resist to limit the contact hole and the metal wiring formation region; Since the etching process for the interlayer insulating film has to be performed twice each, there is a troublesome process.
이에, 종래에는 포지티브(positive) 레지스트와 네가티브(negative) 레지스트를 이용하여 마스크 공정 및 식각 공정을 1회씩만 수행하도록 하는 방법이 제안되었다.Thus, conventionally, a method of performing a mask process and an etching process only once by using a positive resist and a negative resist has been proposed.
도 2a 내지 도 2c는 포지티브 레지스트 및 네가티브 레지스트를 이용한 듀얼-다미신 공정을 설명하기 위한 도면으로서, 이를 설명하면 다음과 같다.2A to 2C are diagrams for describing a dual-damicin process using a positive resist and a negative resist, which will be described below.
도 2a를 참조하면, 하부 금속배선을 포함한 소정의 하지층(도시안됨)이 형성된 반도체 기판(21) 상에 표면 평탄화가 이루어진 층간절연막(22)을 형성한다. 그런다음, 상기 층간절연막(22) 상에 포지티브 레지스트(23)를 도포하고, 이어, 콘택 형성 영역을 한정하는 제1노광마스크(도시안됨)를 이용하여 상기 포지티브 레지스트(23)를 노광한다. 도면부호 23a는 노광된 포지티브 레지스트 부분을 나타낸다.Referring to FIG. 2A, an interlayer insulating film 22 having surface planarization is formed on a semiconductor substrate 21 on which a predetermined base layer (not shown) including a lower metal wiring is formed. Then, a positive resist 23 is applied on the interlayer insulating film 22, and then the positive resist 23 is exposed using a first exposure mask (not shown) defining a contact formation region. Reference numeral 23a denotes the exposed positive resist portion.
도 2b를 참조하면, 상기 노광된 포지티브 레지스트(23) 상에 네가티브 레지스트(24)를 도포하고, 그런다음, 트렌치 형성 영역을 한정하는 제2노광마스크(도시안됨)를 이용하여 상기 네가티브 레지스트(24)를 노광한다. 도면부호 24a는 노광되지 않은 네가티브 레지스트 부분을 나타낸다.Referring to FIG. 2B, a negative resist 24 is applied onto the exposed positive resist 23, and then the negative resist 24 using a second exposure mask (not shown) defining a trench formation region. ) Is exposed. Reference numeral 24a denotes an unexposed negative resist portion.
도 2c를 참조하면, 상기 기판 결과물에 대한 현상 공정을 통해 노광되지 않은 레지스트 부분과 그 아래의 노광된 포지티브 레지스트 부분을 동시에 제거하고, 이를 통해, T자형의 레지스트 패턴(25)을 형성한다.Referring to FIG. 2C, a portion of the unexposed resist and a portion of the exposed positive resist below are simultaneously removed through a development process for the substrate resultant, thereby forming a T-shaped resist pattern 25.
이후, 도시하지는 않았으나, 상기 T자형 레지스트 패턴을 식각 장벽으로해서그 아래의 층간절연막을 식각함으로써 하부 금속배선을 노출시키는 콘택홀 및 상부 금속배선 형성 영역을 한정하는 트렌치를 동시에 형성하고, 이어, 상기 콘택홀 및 트렌치 내에 금속막을 매립시켜 콘택플러그 및 상부 금속배선을 형성한다.Subsequently, although not shown, a trench defining a contact hole exposing the lower metal interconnection and an upper metal interconnection formation region is simultaneously formed by etching the interlayer insulating layer under the T-shaped resist pattern as an etch barrier. A metal film is embedded in the contact hole and the trench to form the contact plug and the upper metal wiring.
그러나, 포지티브 레지스트와 네가티브 레지스트를 이용한 듀얼-다마신 공정은, 도 2c에 도시된 바와 같이, 포지티브 레지스트와 네가티브 레지스트의 경계 부분(A)에서 취약한 부분이 발생하게 되고, 이로 인해, 공정 신뢰성은 물론 금속배선의 신뢰성을 확보할 수 없게 되는 문제점이 있다.However, the dual damascene process using the positive resist and the negative resist, as shown in Fig. 2c, generates a weak portion at the boundary portion A of the positive resist and the negative resist, thereby, not only process reliability but also process reliability. There is a problem that the reliability of the metal wiring cannot be secured.
즉, 도 2c에서의 A 부분의 경우, 네가티브 레지스트는 빛에 의해 반응하여 후속에서 현상 용액에 의해 식각되지 않지만, 그 아래의 포지티브 레지스트는 빛에 의해 반응하였기 때문에 현상 용액이 A 부분으로 스며들 경우에는 식각이 일어나게 된다. 이에 따라, 필연적으로 T자형 레지스트 패턴의 형상 변경이 일어나는 바, 이렇게 형상 변형이 일어난 T자형 레지스트 패턴을 식각 장벽으로해서 층간절연막을 식각하는 것으로 인해 공정 신뢰성 및 금속배선의 신뢰성을 확보할 수 없게 된다.That is, in the case of the portion A in FIG. 2C, the negative resist reacts with light and is not subsequently etched by the developing solution, but since the positive resist below reacts with light, the developing solution penetrates into the A portion. Etching will occur. Accordingly, inevitably, the shape change of the T-shaped resist pattern occurs. As a result of etching the interlayer insulating film using the T-shaped resist pattern having the shape deformation as an etching barrier, process reliability and reliability of the metal wiring cannot be secured. .
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 듀얼-다마신을 이용하면서 공정 단순화를 얻을 수 있음은 물론 신뢰성 확보가 가능한 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of securing the process as well as ensuring the reliability while using dual damascene, which has been devised to solve the above problems. .
도 1은 종래의 금속배선 형성방법에서의 문제점을 설명하기 위한 도면.1 is a view for explaining a problem in the conventional metal wiring forming method.
도 2a 내지 도 2c는 포지티브 및 네가티브 레지스트를 이용한 듀얼-다마신 공정을 설명하기 위한 도면.2A-2C illustrate a dual-damascene process using positive and negative resists.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.3A to 3F are cross-sectional views illustrating processes for forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
31 : 반도체 기판 32 : 층간절연막31 semiconductor substrate 32 interlayer insulating film
33 : KrF 레지스트 34 : I-line 레지스트33 KrF resist 34 I-line resist
35 : 레지스트 패턴 36 : E-빔35 resist pattern 36 E-beam
37 ; 콘택플러그 38 : 금속배선37; Contact Plug 38: Metal Wiring
40 : 콘택 형성용 노광마스크 42 : 금속배선 형성용 노광마스크40: exposure mask for contact formation 42: exposure mask for metal wiring formation
C : 콘택홀 T : 트렌치C: contact hole T: trench
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하지층이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 KrF 광원에 감응하는 제1레지스트를 도포하는 단계; 상기 제1레지스트를 콘택 형성용 노광마스크와 KrF 광원을 이용하여 노광하는 단계; 상기 노광된 제1레지스트 상에 I-line 광원에 감응하는 제2레지스트를 도포하는 단계; 상기 제2레지스트를 금속배선 형성용 노광마스크와 I-line 광원을 이용하여 노광하는 단계; 상기 노광된 제2레지스트와 제1레지스트를 현상하여 T자형 레지스트 패턴을 형성하는 단계; 상기 T자형 레지스트 패턴을 E-빔으로 경화시키는 단계; 상기 경화된 T자형 레지스트 패턴을 마스크로 층간절연막을 식각해서 하지층을 노출시키는 콘택홀 및 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계; 상기 잔류된 T자형 레지스트 패턴을 제거하는 단계; 상기 콘택홀 및 트렌치를 매립하도록 상기 층간절연막 상에 금속막을 증착하는 단계; 및 상기 층간절연막이 노출될 때까지 상기 금속막을 연마하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.In order to achieve the above object, the present invention, forming an interlayer insulating film on a semiconductor substrate provided with a predetermined base layer; Applying a first resist sensitive to a KrF light source on the interlayer insulating film; Exposing the first resist using a contact forming exposure mask and a KrF light source; Applying a second resist sensitive to an I-line light source on the exposed first resist; Exposing the second resist using an exposure mask for forming metal wiring and an I-line light source; Developing the exposed second resist and the first resist to form a T-shaped resist pattern; Curing the T-shaped resist pattern with an E-beam; Forming a trench defining a contact hole and a metal wiring forming region exposing the underlying layer by etching the interlayer insulating layer using the cured T-shaped resist pattern as a mask; Removing the remaining T-shaped resist pattern; Depositing a metal film on the interlayer insulating film to fill the contact hole and the trench; And polishing the metal film until the interlayer insulating film is exposed.
본 발명에 따르면, 듀얼-다마신 공정을 이용하는 것으로 인해 인접하는 금속배선들간의 브릿지 발생을 방지할 수 있으며, 아울러, 1회의 현상 및 식각 공정만으로 콘택홀 및 금속배선 영역이 한정되도록 하는 것으로 인해 전체 공정 수를 줄일 수 있다.According to the present invention, due to the dual damascene process, it is possible to prevent the generation of bridges between adjacent metal wires, and to limit the contact hole and the metal wire area by only one development and etching process. The number of processes can be reduced.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 다층금속배선 형성방법을 설명하기 위한 공정별 단면도이다.3A to 3F are cross-sectional views of processes for describing a method of forming a multi-layer metal wiring of a semiconductor device according to an embodiment of the present invention.
도 3a를 참조하면, 하부 금속배선 등을 포함한 소정의 하지층(도시안됨)이 형성된 반도체 기판(31)을 마련하고, 상기 반도체 기판(31) 상에 HDP 방식으로 층간절연막으로 증착한 후, CMP 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(32) 상에 KrF(λ=248㎚) 광원에 감응하는 레지스트(33 : 이하, KrF 레지스트라 칭함)를 도포하고, 이어서, 콘택 형성용 노광마스크(40)와 KrF 광원을 이용하여 콘택 형성 영역에 해당하는 KrF 레지스트 부분을 선택적으로 노광한다. 도면부호 33a는 노광된 KrF 레지스트 부분을 나타낸다.Referring to FIG. 3A, a semiconductor substrate 31 having a predetermined base layer (not shown) including lower metal wirings and the like is formed, deposited on the semiconductor substrate 31 using an interlayer insulating film in an HDP manner, and then CMP. The surface is planarized through the process. Then, a resist (hereinafter referred to as KrF resist) 33 is applied on the interlayer insulating film 32 to the KrF (λ = 248 nm) light source. Then, the contact forming exposure mask 40 and the KrF light source are applied. To selectively expose a portion of the KrF resist corresponding to the contact formation region. Reference numeral 33a denotes an exposed KrF resist portion.
도 3b를 참조하면, 선택적 노광이 이루어진 KrF 레지스트(33) 상에 I-line(λ=365㎚) 광원에 감응하는 레지스트(34 : 이하, I-line 레지스트라 칭함)을 도포한다. 그런다음, 금속배선 형성용 노광마스크(42)와 I-line 광원을 이용하여 금속배선 형성 영역에 해당하는 L-line 레지스트 부분을 선택적으로 노광한다. 도면부호 34a는 노광된 I-line 레지스트 부분을 나타낸다.Referring to FIG. 3B, a resist 34 (hereinafter referred to as an I-line resist) that is sensitive to an I-line (λ = 365 nm) light source is applied onto the KrF resist 33 on which selective exposure has been performed. Then, the L-line resist portion corresponding to the metal wiring formation region is selectively exposed using the metallization forming exposure mask 42 and the I-line light source. Reference numeral 34a denotes an exposed I-line resist portion.
여기서, 상기 KrF 레지스트(33)는 I-line 광원에 감응하지 않기 때문에 상기 I-line 레지스트(34)가 노광되는 동안 KrF 레지스트(33)는 노광되지 않으며, 이에 따라, 상기 I-line 레지스트(34)의 노광만 이루어질 뿐, KrF 레지스트(33)의 노광은 이루어지지 않는다. 따라서, 상기 KrF 레지스트(33)와 I-line 레지스트(34)의 경계가 구조적으로 취약하게 되는 현상이 방지되는 바, 이후의 공정 자체는 물론최종적으로 형성되는 금속배선의 신뢰성을 확보할 수 있게 된다.Here, since the KrF resist 33 is not sensitive to the I-line light source, the KrF resist 33 is not exposed while the I-line resist 34 is exposed, and thus, the I-line resist 34 ) Is only exposed, not the KrF resist 33. Therefore, the phenomenon in which the boundary between the KrF resist 33 and the I-line resist 34 becomes structurally weak is prevented, thereby ensuring the reliability of the metal wiring formed as well as the final process itself. .
한편, 상기 I-line 레지스트(34)는 단순히 마스크의 역할만을 하므로, 도포 균일도(coating uniformity)는 크게 중요하지 않으며, 그래서, 과도 노광이 이루어져도 큰 문제는 발생되지 않는다.On the other hand, since the I-line resist 34 merely serves as a mask, the coating uniformity is not very important, so even if overexposure is made, no big problem occurs.
도 3c를 참조하면, 상기 기판 결과물에 대해 현상 공정을 수행하여 노광된 KrF 레지스트 부분과 I-line 레지스트 부분을 제거하고, 이를 통해, T자형 레지스트 패턴(35)을 형성한다. 그런다음, 이렇게 형성된 T자형 레지스트 패턴(35)과 그 아래에 배치된 층간절연막(32)간의 식각 선택비(etch selectivity)를 조절하기 위해 E-빔(36)을 조사시켜 상기 레지스트 패턴(25)을 경화(curing)시킨다.Referring to FIG. 3C, a development process is performed on the substrate product to remove the exposed KrF resist portion and the I-line resist portion, thereby forming a T-shaped resist pattern 35. Then, the resist pattern 25 is irradiated with an E-beam 36 to adjust the etch selectivity between the T-shaped resist pattern 35 thus formed and the interlayer insulating layer 32 disposed thereunder. Curing
여기서, 상기 레지스트 패턴(35)과 층간절연막(32)간의 식각 선택비는 상기 E-빔(36)의 조사량과 조사 시간에 따라 조절 가능하며, 또한, KrF 레지스트(33)의 두께와 상기 KrF 레지스트(33)의 도포후에 수행하는 베이크(Bake) 시간 및 온도에 따라 조절 가능하다.Here, the etching selectivity between the resist pattern 35 and the interlayer insulating film 32 can be adjusted according to the irradiation amount of the E-beam 36 and the irradiation time, and the thickness of the KrF resist 33 and the KrF resist It can be adjusted according to the baking time and temperature performed after application of (33).
도 3d를 참조하면, T자형 레지스트 패턴(35)을 식각 장벽으로 해서 그 아래의 노출된 층간절연막 부분을 건식 식각한다. 이때, I-line 레지스트(34)와 KrF 레지스트(33)간의 식각 선택비에 의해 HDP 산화막으로 이루어진 층간절연막(32)의 일부 두께가 식각되며, 동시에, 노출된 KrF 레지스트 부분의 일부 두께가 식각된다.Referring to FIG. 3D, the portion of the exposed interlayer insulating film below is dry-etched using the T-shaped resist pattern 35 as an etching barrier. At this time, the thickness of the interlayer insulating film 32 made of the HDP oxide film is etched by the etching selectivity between the I-line resist 34 and the KrF resist 33, and at the same time, the part of the exposed KrF resist portion is etched. .
도 3e를 참조하면, 상기 결과물에 대해 계속적으로 건식 식각을 수행하되, 적정 타겟(target)까지 콘택홀 식각이 이루어지면, O2가스를 첨가한 플라즈마 식각을 행하여 노출된 KrF 레지스트 부분이 완전히 제거되도록 하고, 이어, 연속적인식각을 행하여 상기 층간절연막(32) 내에 하지층, 즉, 하부 금속배선을 노출시키는 콘택홀(C)과 금속배선, 즉, 상부 금속배선이 형성될 영역을 한정하는 트렌치(T)를 형성한다. 여기서, 상기 콘택홀의 식각 깊이는 KrF 레지스트(33)의 두께를 조절하는 것에 의해 결정할 수 있다.Referring to FIG. 3E, dry etching is continuously performed on the resultant, but when contact hole etching is performed to an appropriate target, the exposed KrF resist portion is completely removed by performing plasma etching with addition of O 2 gas. Next, a trench defining a contact hole C for exposing the underlying layer, that is, the lower metal wiring, and the region in which the metal wiring, that is, the upper metal wiring, is formed in the interlayer insulating layer 32 by performing continuous etching. Form T). Here, the etching depth of the contact hole may be determined by adjusting the thickness of the KrF resist 33.
도 3f를 참조하면, 잔류된 T자형 레지스트 패턴을 제거한 상태에서, 상기 층간절연막(32) 상에 콘택홀(C) 및 트렌치(T)를 매립하도록 알루미늄, 구리, 텅스텐 등의 금속막을 증착한다. 그런다음, 상기 층간절연막(32)이 노출될 때까지 상기 금속막의 표면을 CM하고, 이를 통해, 하지층과 콘택되는 콘택플러그(37)를 포함한 금속배선(38)을 형성한다.Referring to FIG. 3F, a metal film such as aluminum, copper, tungsten, or the like is deposited on the interlayer insulating layer 32 to fill the contact hole C and the trench T with the remaining T-shaped resist pattern removed. Then, the surface of the metal film is CM until the interlayer insulating film 32 is exposed, thereby forming a metal wiring 38 including a contact plug 37 in contact with the underlying layer.
이상에서와 같이, 본 발명은 듀얼-다마신 공정을 이용하여 금속배선을 형성하므로 인접하는 금속배선들간의 브릿지 발생을 방지할 수 있다.As described above, the present invention forms a metal wiring using a dual-damascene process, thereby preventing the occurrence of bridges between adjacent metal wirings.
또한, 본 발명의 방법은 듀얼-다마신 공정을 이용하면서 서로 다른 광원에 감응하는 이종(異種)의 레지스트를 이용한 마스크 공정을 적용함으로써 마스크 공정 및 식각 공정을 1회로 줄일 수 있으며, 그래서, 공정 단순화를 얻을 수 있어서 생산성을 향상시킬 수 있다.In addition, the method of the present invention can reduce the mask process and the etching process by one time by applying a mask process using heterogeneous resists that are sensitive to different light sources while using the dual-damacin process, thus simplifying the process. Can be obtained to improve the productivity.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
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